JPH0394465A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0394465A JPH0394465A JP23110989A JP23110989A JPH0394465A JP H0394465 A JPH0394465 A JP H0394465A JP 23110989 A JP23110989 A JP 23110989A JP 23110989 A JP23110989 A JP 23110989A JP H0394465 A JPH0394465 A JP H0394465A
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- JP
- Japan
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- section
- microprocessor
- region
- basic cell
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- Pending
Links
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関するものである．
従来の技術
−ａに、１チップマイクロコンピュータは、ＣＰＬＪ（
中央処理装置）、ＲＯＭ（リードオンリーメモリ）、Ｒ
ＡＭ（ランダムアクセスメモリ）のａ能を持ったマイク
ロプロセッサ部分と周辺機能装置部分より構成されてお
り、ユーザの回路仕様を満足させるために、通常ＲＯＭ
の内容およびＲＯＭの容量，ＲＡＭの容量、そして周辺
機能を変えて作っている． 従来の１チップマイクロコンピュータを半導体装置とし
て製造する場合、ユーザの回路仕様に応じて、トランジ
スタを構成するゲート、拡散形戒マスクなどのほぼ全マ
スクを新しく作っていた．発明が解決しようとする課題 しかし、従来の１チップマイクロコンピュータの製造で
は、トランジスタ素子形成が含まれているため、製造期
間が長く約４０日から５０日かかっていた．また、ユー
ザ回路に応じた品種専用のマスクも１１枚必要とした． 本発明は上記問題を解決するもので、製造期間の大幅な
短縮が可能であり、ユーザ専用マスクも少なくてすむ製
造方法を提供することを目的とするものである． 課題を解決するための手段 上記問題を解決するために、本発明は、マイクロプロセ
ッサとゲートアレイ基本セルを組み合わせて同一半導体
基板内に配置し、マスタースライス方式としてゲートア
レイ基本セルを使って周辺機能およびＲＯＭ，ＲＡＭの
補助容量を構威し、配線工程以降で所望の回路を形成す
るものである．作用 上記構戒により、マイクロプロセッサとゲートアレイ基
本セルを組み合わせ、１チップマイクロコンピュータを
マスタースライス方式として配線工程以降で所望の回路
を形成するので、製造期間を大幅に短縮することができ
、また、専用マスクも削減できる． 実施例 以下本発明の一実施例を図面をもとに詳細に説明する． 第１図に１チップマイクロコンピュータのシステム概略
構成図を示す．第１図において、マイクロプロセッサ１
はＣＰＵ２とＲＯＭ３とＲＡＭ４およびバスライン５で
構成されており、このマイクロプロセッサ１と周辺機能
部６とはインターフエイス部７を介して接続されている
． 第２図は本発明の一実施例の半導体装置の製造方法を説
明するための半導体基板上の配置例を示す構成図である
．ここで、領域８は入出力端子を構成する入出力回路部
、領域９はマイクロプロセッサ部、領域１０はゲートア
レイの基本セルを配列したゲートアレイ基本セル部であ
る．第１図のようなシステムを構戒するため、第１図の
インターフェイス７と周辺機能部６を第２図の領域１０
のゲートアレイ基本セル部で実現している．前記領域８
の入出力回路部および領域１０のゲートアレイ基本セル
部はマスタースライス方式としてコンタクトホール形成
以降の配線工程のみで、たとえばユーザ所望の回路に形
成することができる。また、領域９のマイクロプロセッ
サ部のＲＯＭなどの内容変更に関しては、同様にコンタ
クトホール形成以降の配線工程で可能である．すなわち
、ユーザ所望の回路仕様、たとえばＲＯＭ内容の変更、
周辺機能の変更、さらにＲＯＭ容量，ＲＡＭ容量の増加
の場合においても、ＲＯＭ容量，ＲＡＭ容量の増加分を
領域１０のゲートアレイ基本セル部で形成することによ
り、配線工程以降で対応することが可能となる． 発明の効果 以上のように、本発明によれば、１チップマイクロコン
ピュータをマスタースライス方式であらかじめトランジ
スタを形成しておき、ユーザの回路仕様に応じて配線工
程以降で所望の回路を形戒するため、ユーザ専用の製造
期間が従来４０日〜５０日かかつていたものが、１０日
程度となり、大幅な短縮となる．また、ユーザ専用マス
クも従来１１枚だったものが、４枚となり、開発コスト
の削減となる．
中央処理装置）、ＲＯＭ（リードオンリーメモリ）、Ｒ
ＡＭ（ランダムアクセスメモリ）のａ能を持ったマイク
ロプロセッサ部分と周辺機能装置部分より構成されてお
り、ユーザの回路仕様を満足させるために、通常ＲＯＭ
の内容およびＲＯＭの容量，ＲＡＭの容量、そして周辺
機能を変えて作っている． 従来の１チップマイクロコンピュータを半導体装置とし
て製造する場合、ユーザの回路仕様に応じて、トランジ
スタを構成するゲート、拡散形戒マスクなどのほぼ全マ
スクを新しく作っていた．発明が解決しようとする課題 しかし、従来の１チップマイクロコンピュータの製造で
は、トランジスタ素子形成が含まれているため、製造期
間が長く約４０日から５０日かかっていた．また、ユー
ザ回路に応じた品種専用のマスクも１１枚必要とした． 本発明は上記問題を解決するもので、製造期間の大幅な
短縮が可能であり、ユーザ専用マスクも少なくてすむ製
造方法を提供することを目的とするものである． 課題を解決するための手段 上記問題を解決するために、本発明は、マイクロプロセ
ッサとゲートアレイ基本セルを組み合わせて同一半導体
基板内に配置し、マスタースライス方式としてゲートア
レイ基本セルを使って周辺機能およびＲＯＭ，ＲＡＭの
補助容量を構威し、配線工程以降で所望の回路を形成す
るものである．作用 上記構戒により、マイクロプロセッサとゲートアレイ基
本セルを組み合わせ、１チップマイクロコンピュータを
マスタースライス方式として配線工程以降で所望の回路
を形成するので、製造期間を大幅に短縮することができ
、また、専用マスクも削減できる． 実施例 以下本発明の一実施例を図面をもとに詳細に説明する． 第１図に１チップマイクロコンピュータのシステム概略
構成図を示す．第１図において、マイクロプロセッサ１
はＣＰＵ２とＲＯＭ３とＲＡＭ４およびバスライン５で
構成されており、このマイクロプロセッサ１と周辺機能
部６とはインターフエイス部７を介して接続されている
． 第２図は本発明の一実施例の半導体装置の製造方法を説
明するための半導体基板上の配置例を示す構成図である
．ここで、領域８は入出力端子を構成する入出力回路部
、領域９はマイクロプロセッサ部、領域１０はゲートア
レイの基本セルを配列したゲートアレイ基本セル部であ
る．第１図のようなシステムを構戒するため、第１図の
インターフェイス７と周辺機能部６を第２図の領域１０
のゲートアレイ基本セル部で実現している．前記領域８
の入出力回路部および領域１０のゲートアレイ基本セル
部はマスタースライス方式としてコンタクトホール形成
以降の配線工程のみで、たとえばユーザ所望の回路に形
成することができる。また、領域９のマイクロプロセッ
サ部のＲＯＭなどの内容変更に関しては、同様にコンタ
クトホール形成以降の配線工程で可能である．すなわち
、ユーザ所望の回路仕様、たとえばＲＯＭ内容の変更、
周辺機能の変更、さらにＲＯＭ容量，ＲＡＭ容量の増加
の場合においても、ＲＯＭ容量，ＲＡＭ容量の増加分を
領域１０のゲートアレイ基本セル部で形成することによ
り、配線工程以降で対応することが可能となる． 発明の効果 以上のように、本発明によれば、１チップマイクロコン
ピュータをマスタースライス方式であらかじめトランジ
スタを形成しておき、ユーザの回路仕様に応じて配線工
程以降で所望の回路を形戒するため、ユーザ専用の製造
期間が従来４０日〜５０日かかつていたものが、１０日
程度となり、大幅な短縮となる．また、ユーザ専用マス
クも従来１１枚だったものが、４枚となり、開発コスト
の削減となる．
第１図は１チップマイクロコンピュータのシステム概略
構戒図、第２図は本発明の一実施例における半導体装置
の製造方法を説明するための半導体基板上の配置例を示
す構戒図である．１・・・マイクロプロセッサ、６・・
・周辺機能部、７・・・インターフェイス、８・・・入
出力回路部、９・・・マイクロプロセッサ部、１０・・
・ゲートアレイ基本セル部． 第／図 第２図
構戒図、第２図は本発明の一実施例における半導体装置
の製造方法を説明するための半導体基板上の配置例を示
す構戒図である．１・・・マイクロプロセッサ、６・・
・周辺機能部、７・・・インターフェイス、８・・・入
出力回路部、９・・・マイクロプロセッサ部、１０・・
・ゲートアレイ基本セル部． 第／図 第２図
Claims (1)
- １、半導体基板内に、マイクロプロセッサとゲートアレ
イ基本セルを配列し、マスタースライス方式として配線
工程以降で所望の回路を形成する半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23110989A JPH0394465A (ja) | 1989-09-06 | 1989-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23110989A JPH0394465A (ja) | 1989-09-06 | 1989-09-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0394465A true JPH0394465A (ja) | 1991-04-19 |
Family
ID=16918443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23110989A Pending JPH0394465A (ja) | 1989-09-06 | 1989-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0394465A (ja) |
-
1989
- 1989-09-06 JP JP23110989A patent/JPH0394465A/ja active Pending
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