JPH02209750A - マスタスライス方式の半導体集積回路装置 - Google Patents
マスタスライス方式の半導体集積回路装置Info
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- JPH02209750A JPH02209750A JP1030579A JP3057989A JPH02209750A JP H02209750 A JPH02209750 A JP H02209750A JP 1030579 A JP1030579 A JP 1030579A JP 3057989 A JP3057989 A JP 3057989A JP H02209750 A JPH02209750 A JP H02209750A
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- bipolar transistor
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- 238000000034 method Methods 0.000 abstract description 4
- 230000010354 integration Effects 0.000 description 2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、基本素子としてバイポーラトランジスタ素子
とＭＯＳトランジスタ素子とを含んでいるマスタスライ
ス方式の半導体集積回路装置に関するものである。
とＭＯＳトランジスタ素子とを含んでいるマスタスライ
ス方式の半導体集積回路装置に関するものである。
本発明は、上記の様なマスタスライス方式の半導体集積
回路装置において、半導体チップ上の少なくとも一部で
バイポーラトランジスタ素子の列とＭｏＳトランジスタ
素子の列とを交互に配置することによって、回路設計の
自由度が非常に大きくなる様にしたものである。
回路装置において、半導体チップ上の少なくとも一部で
バイポーラトランジスタ素子の列とＭｏＳトランジスタ
素子の列とを交互に配置することによって、回路設計の
自由度が非常に大きくなる様にしたものである。
基本素子としてバイポーラトランジスタ素子とＭＯＳト
ランジスタ素子とを含んでいるマスタスライスの従来例
としては、第３図及び第４図に示す様なマスタスライス
がある。
ランジスタ素子とを含んでいるマスタスライスの従来例
としては、第３図及び第４図に示す様なマスタスライス
がある。
第３図に示す第１従来例はバイポーラトランジスタ素子
を主体とするものであり、半導体チップ１１上に、オペ
アンプを構成しているバイポーラトランジスタ素子１２
のブロックや、アナログスイッチを構成しているＭＯＳ
トランジスタ素子１３のブロック等が配置されている。
を主体とするものであり、半導体チップ１１上に、オペ
アンプを構成しているバイポーラトランジスタ素子１２
のブロックや、アナログスイッチを構成しているＭＯＳ
トランジスタ素子１３のブロック等が配置されている。
第４図に示す第２従来例はＭＯＳトランジスタ素子を主
体とするものであり、半導体チップｌｌ上に、ゲートア
レイを構成しているＭＯＳトランジスタ素子１４のブロ
ックや、入出力回路を構成しているバイポーラトランジ
スタ素子１５のブロック等が配置されている。
体とするものであり、半導体チップｌｌ上に、ゲートア
レイを構成しているＭＯＳトランジスタ素子１４のブロ
ックや、入出力回路を構成しているバイポーラトランジ
スタ素子１５のブロック等が配置されている。
なお、基本素子としてバイポーラトランジスタ素子とＭ
ＯＳトランジスタ素子とを含んでいるマスタスライスと
しては、上述の様なり１−ＭＯＳマスタスライスの他に
、Ｂ１−ＣＭＯＳマスタスライス（例えば、日経エレク
トロニクス １９８８．４．１８（隘４５５） ｐ、２
２７−２４１）があるが、やはり第３図及び第４図に示
した様な構成を有している。
ＯＳトランジスタ素子とを含んでいるマスタスライスと
しては、上述の様なり１−ＭＯＳマスタスライスの他に
、Ｂ１−ＣＭＯＳマスタスライス（例えば、日経エレク
トロニクス １９８８．４．１８（隘４５５） ｐ、２
２７−２４１）があるが、やはり第３図及び第４図に示
した様な構成を有している。
〔発明が解決しようとする課題〕
ところが、上述の第１及び第２従来例の何れも、特定用
途には最適化されているものの、バイポーラトランジス
タ素子１２．１５の数とＭＯＳ）ランジスタ素子１３．
１４の数との比が固定されている。このため、上述の第
１及び第２従来例では、回路設計の自由度が小さい。
途には最適化されているものの、バイポーラトランジス
タ素子１２．１５の数とＭＯＳ）ランジスタ素子１３．
１４の数との比が固定されている。このため、上述の第
１及び第２従来例では、回路設計の自由度が小さい。
本発明によるマスタスライス方式の半導体集積回路装置
では、半導体チップ２１上の少なくとも一部でバイポー
ラトランジスタ素子２２の列とＭＯＳトランジスタ素子
２３の列とが交互に配置されている。
では、半導体チップ２１上の少なくとも一部でバイポー
ラトランジスタ素子２２の列とＭＯＳトランジスタ素子
２３の列とが交互に配置されている。
本発明によるマスタスライス方式の半導体集積回路装置
では、バイポーラトランジスタ素子２２の列上を配線領
域とすればチャネル型のＭＯＳマスタスライスとして使
用可能であり、ＭＯＳ）ランジスタ素子２３の列上を配
線領域とすればチャネル型のバイポーラマスタスライス
として使用可能であり、バイポーラトランジスタ素子２
２とＭＯＳトランジスタ素子２３とを使用すればＢ１−
ＭＯＳマスタスライスとして使用可能であり、更にＬつ
の半導体チップ２１上に上記３種を混在させることもで
きる。
では、バイポーラトランジスタ素子２２の列上を配線領
域とすればチャネル型のＭＯＳマスタスライスとして使
用可能であり、ＭＯＳ）ランジスタ素子２３の列上を配
線領域とすればチャネル型のバイポーラマスタスライス
として使用可能であり、バイポーラトランジスタ素子２
２とＭＯＳトランジスタ素子２３とを使用すればＢ１−
ＭＯＳマスタスライスとして使用可能であり、更にＬつ
の半導体チップ２１上に上記３種を混在させることもで
きる。
［実施例〕
以下、Ｂ１−ＣＭＯＳマスタスライス方式の半導体集積
回路装置に適用した本発明の第１及び第２実施例を、第
１図及び第２図を参照しながら説明する。
回路装置に適用した本発明の第１及び第２実施例を、第
１図及び第２図を参照しながら説明する。
第１図が、第１実施例を示している。この第１実施例で
は、半導体チップ２１の中央部でバイポーラトランジス
タ素子２２の列とＣＭＯＳトランジスタ素子２３の列と
が交互に敷き詰められている。従って、各トランジスタ
素子２２．２３の列中及び列と列との間には、配線専用
の領域は設けられていない。
は、半導体チップ２１の中央部でバイポーラトランジス
タ素子２２の列とＣＭＯＳトランジスタ素子２３の列と
が交互に敷き詰められている。従って、各トランジスタ
素子２２．２３の列中及び列と列との間には、配線専用
の領域は設けられていない。
また、各トランジスタ素子２２．２３０列全体を囲んで
、入出力回路を構成しているバイポーラトランジスタ素
子２４のブロックが設けられている。
、入出力回路を構成しているバイポーラトランジスタ素
子２４のブロックが設けられている。
この様な第１実施例では、配線工程は回路中で使用する
トランジスタ素子２２．２３に対する電極窓の開口から
行い、回路中で使用しないトランジスタ素子２２．２３
に対する電極窓の開口は行わない。そして、電極窓を開
口していないトランジスタ素子２２．２３の列上を配線
領域として使用する。
トランジスタ素子２２．２３に対する電極窓の開口から
行い、回路中で使用しないトランジスタ素子２２．２３
に対する電極窓の開口は行わない。そして、電極窓を開
口していないトランジスタ素子２２．２３の列上を配線
領域として使用する。
従って、ＣＭＯＳトランジスタ素子２３の列に対しての
み電極窓を開口し、バイポーラトランジスタ素子２２の
列上を配線領域とすれば、この半導体チップ２１の全体
をチャネル型のＣＭＯＳマスタスライスとして使用する
ことができる。
み電極窓を開口し、バイポーラトランジスタ素子２２の
列上を配線領域とすれば、この半導体チップ２１の全体
をチャネル型のＣＭＯＳマスタスライスとして使用する
ことができる。
このとき、ＣＭＯＳトランジスタ素子２３の列と幅とバ
イポーラトランジスタ素子２２の列の幅との比を、例え
ば１：２という様に最適化しておけば、同一チップサイ
ズのチャネル型ＣＭＯＳマスタスライスと同程度の集積
度を得ることができる。
イポーラトランジスタ素子２２の列の幅との比を、例え
ば１：２という様に最適化しておけば、同一チップサイ
ズのチャネル型ＣＭＯＳマスタスライスと同程度の集積
度を得ることができる。
また逆に、バイポーラトランジスタ素子２２の列に対し
てのみ電極窓を開口し、ＣＭＯＳトランジスタ素子２３
の列上を配線領域とすれば、この半導体チップ２１の全
体をチャネル型のバイポーラマスタスライスとして使用
することができる。
てのみ電極窓を開口し、ＣＭＯＳトランジスタ素子２３
の列上を配線領域とすれば、この半導体チップ２１の全
体をチャネル型のバイポーラマスタスライスとして使用
することができる。
このときも、バイポーラトランジスタ素子２２の列の幅
とＣＭＯＳトランジスタ素子２３の列の幅との比を最適
化しておけば、同一チップサイズのチャネル型バイポー
ラマスタスライスと同程度の集積度を得ることができる
。
とＣＭＯＳトランジスタ素子２３の列の幅との比を最適
化しておけば、同一チップサイズのチャネル型バイポー
ラマスタスライスと同程度の集積度を得ることができる
。
また、バイポーラトランジスタ素子２２とＣＭＯＳトラ
ンジスタ素子２３との両方を適当に使用することによっ
て、両方のトランジスタ素子２２．２３を組み合わせた
機能ブロックを構成することもできる。
ンジスタ素子２３との両方を適当に使用することによっ
て、両方のトランジスタ素子２２．２３を組み合わせた
機能ブロックを構成することもできる。
更にまた、半導体チップ２１を幾つかの領域に分割し、
各々の領域に対して上記の様な配線工程を行うことによ
って、１つの半導体チップ２１に上記の３種を混在させ
ることもできる。
各々の領域に対して上記の様な配線工程を行うことによ
って、１つの半導体チップ２１に上記の３種を混在させ
ることもできる。
第２図は、第２実施例を示している。この第２実施例で
は、半導体チップ２１の中央部にはＣＭＯＳ）ランジス
タ素子２５のみが敷き詰められており、その両側に上述
の第１実施例と同様にバイポーラトランジスタ素子２２
の列とＣＭＯＳトランジスタ素子２３の列とが交互に敷
き詰められている。
は、半導体チップ２１の中央部にはＣＭＯＳ）ランジス
タ素子２５のみが敷き詰められており、その両側に上述
の第１実施例と同様にバイポーラトランジスタ素子２２
の列とＣＭＯＳトランジスタ素子２３の列とが交互に敷
き詰められている。
この様な第２実施例では、ＣＭＯ５Ｉ−ランジスタ素子
２５でメモリを構成すれば、メモリでは配線領域が不要
であるので、ＣＭＯＳ）ランジスタ素子２５を有効に使
用することができる。
２５でメモリを構成すれば、メモリでは配線領域が不要
であるので、ＣＭＯＳ）ランジスタ素子２５を有効に使
用することができる。
なお、以上の第１及び第２実施例の何れにおいてもバイ
ポーラトランジスタ素子２２と共にＣＭＯＳトランジス
タ素子２３を用いているが、このＣＭＯＳトランジスタ
素子２３の代りに通常のＭＯＳ）ランジスタ素子を用い
てもよい。
ポーラトランジスタ素子２２と共にＣＭＯＳトランジス
タ素子２３を用いているが、このＣＭＯＳトランジスタ
素子２３の代りに通常のＭＯＳ）ランジスタ素子を用い
てもよい。
である。
Claims (1)
- 【特許請求の範囲】 １、基本素子としてバイポーラトランジスタ素子とＭＯ
Ｓトランジスタ素子とを含んでいるマスタスライス方式
の半導体集積回路装置において、半導体チップ上の少な
くとも一部で前記バイポーラトランジスタ素子の列と前
記ＭＯＳトランジスタ素子の列とが交互に配置されてい
るマスタスライス方式の半導体集積回路装置。 ２、前記バイポーラトランジスタ素子の列及び前記ＭＯ
Ｓトランジスタ素子の列を囲んで入出力用のバイポーラ
トランジスタ素子のブロックが設けられている請求項１
記載のマスタスライス方式の半導体集積回路装置。 ３、前記半導体チップの中央部に前記ＭＯＳトランジス
タ素子のブロックが設けられており、前記半導体チップ
の周辺部に前記バイポーラトランジスタ素子の列及び前
記ＭＯＳトランジスタ素子の列が設けられている請求項
１記載のマスタスライス方式の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030579A JPH02209750A (ja) | 1989-02-09 | 1989-02-09 | マスタスライス方式の半導体集積回路装置 |
| EP90301089A EP0382415B1 (en) | 1989-02-09 | 1990-02-02 | Semiconductor integrated circuit devices |
| DE69012848T DE69012848T2 (de) | 1989-02-09 | 1990-02-02 | Integrierte Halbleiterschaltungsanordnungen. |
| KR1019900001391A KR100190468B1 (ko) | 1989-02-09 | 1990-02-06 | 마스타 슬라이스 방식의 반도체 집적 회로 장치 |
| US07/476,606 US5101258A (en) | 1989-02-09 | 1990-02-07 | Semiconductor integrated circuit device of master slice approach |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030579A JPH02209750A (ja) | 1989-02-09 | 1989-02-09 | マスタスライス方式の半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02209750A true JPH02209750A (ja) | 1990-08-21 |
Family
ID=12307765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030579A Pending JPH02209750A (ja) | 1989-02-09 | 1989-02-09 | マスタスライス方式の半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH02209750A (ja) |
| KR (1) | KR100190468B1 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228641A (ja) * | 1987-03-18 | 1988-09-22 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-02-09 JP JP1030579A patent/JPH02209750A/ja active Pending
-
1990
- 1990-02-06 KR KR1019900001391A patent/KR100190468B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228641A (ja) * | 1987-03-18 | 1988-09-22 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100190468B1 (ko) | 1999-06-01 |
| KR900013623A (ko) | 1990-09-06 |
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