JPH0267760A - ゲートアレイ - Google Patents
ゲートアレイInfo
- Publication number
- JPH0267760A JPH0267760A JP21956788A JP21956788A JPH0267760A JP H0267760 A JPH0267760 A JP H0267760A JP 21956788 A JP21956788 A JP 21956788A JP 21956788 A JP21956788 A JP 21956788A JP H0267760 A JPH0267760 A JP H0267760A
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- JP
- Japan
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- gate array
- cells
- wiring
- wiring region
- cpu
- Prior art date
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- Pending
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 7
- 239000010703 silicon Substances 0.000 claims abstract description 7
- 230000010354 integration Effects 0.000 abstract description 6
- 239000002184 metal Substances 0.000 abstract description 3
- 238000007796 conventional method Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 238000003491 array Methods 0.000 description 5
- 239000002131 composite material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、シリコンチップ上にゲート回路を配列し、こ
れらのゲート回路を配線して集積回路を作成するゲート
アレイにおいて、配線領域にもＣＰＵコアセル、ゲート
回路等を設けたゲートアレイに関する。
れらのゲート回路を配線して集積回路を作成するゲート
アレイにおいて、配線領域にもＣＰＵコアセル、ゲート
回路等を設けたゲートアレイに関する。
［従来の技術］
第４図に示すように、従来のゲートアレイは、例えば２
対のＰチャンネルトランジスタ及びＮチャンネルトラン
ジスタを有するゲート回路を形成する基本セル１ａが複
数個並んで列をなし、この上うな基本セル列Ｉが適宜な
間隔を有してシリコンチップ２上に複数組配置される。
対のＰチャンネルトランジスタ及びＮチャンネルトラン
ジスタを有するゲート回路を形成する基本セル１ａが複
数個並んで列をなし、この上うな基本セル列Ｉが適宜な
間隔を有してシリコンチップ２上に複数組配置される。
尚、前記基本セル列１の列と列との間隔部は、基本セル
列どうしを接続するための配線がなされる配線領域３で
ある。
列どうしを接続するための配線がなされる配線領域３で
ある。
ゲートアレイは、基本セル１ａを使用してＮＡＮＤ、Ｎ
ＯＲ，インバータ、フリップフロップ等の論理セルか構
成され、それらの論理セル間を配線領域３上でメタル配
線接続することで回路を構成するものである。このよう
に従来、配線領域３は、論理セル間の配線のみにしか利
用してぃなかった。
ＯＲ，インバータ、フリップフロップ等の論理セルか構
成され、それらの論理セル間を配線領域３上でメタル配
線接続することで回路を構成するものである。このよう
に従来、配線領域３は、論理セル間の配線のみにしか利
用してぃなかった。
又、同じシリコンチップ２上にゲートアレイと例えばア
ナログ−デジタル（以下ＡＤと略す）コンバータセル５
や中央演算処理部（以下ＣＰＵと略す）コア６が配置さ
れるいわゆる複合ゲートアレイの場合、従来は第５図に
示すように、ゲートアレイ部４と、ＡＤコンバータセル
５．、ＣＰＵコア６等とは完全に分離された構成であっ
た。
ナログ−デジタル（以下ＡＤと略す）コンバータセル５
や中央演算処理部（以下ＣＰＵと略す）コア６が配置さ
れるいわゆる複合ゲートアレイの場合、従来は第５図に
示すように、ゲートアレイ部４と、ＡＤコンバータセル
５．、ＣＰＵコア６等とは完全に分離された構成であっ
た。
［発明が解決しようとする課題］
従来のゲートアレイは、上述したように基本セル列１と
配線領域３とが分離されており、高機能の大規模集積回
路（以下ＬＳＩと略す）を実現するためには、それらの
基本セルｌａを使用して回路を構成しなければならなか
った。基本セルは単一の比較的大きなトランジスタを使
用しており集積度がどうしても低くなるという問題点が
あった。
配線領域３とが分離されており、高機能の大規模集積回
路（以下ＬＳＩと略す）を実現するためには、それらの
基本セルｌａを使用して回路を構成しなければならなか
った。基本セルは単一の比較的大きなトランジスタを使
用しており集積度がどうしても低くなるという問題点が
あった。
又、第５図に示すような従来の複合ゲートアレイでは、
ＣＰＵセル等の高機能のメガセル部分をゲートアレイ部
分から分離独立させているためにそれを使用しない場合
は、完全に未使用の領域ができてしまい、これをさける
ためには様々のマスターウェハーのラインアップをそろ
えなければならず、ゲートアレイが有する利点である短
納期及び低開発費と、多機能及び高密度とを同時に実現
するのはむずかしいという問題点があった。
ＣＰＵセル等の高機能のメガセル部分をゲートアレイ部
分から分離独立させているためにそれを使用しない場合
は、完全に未使用の領域ができてしまい、これをさける
ためには様々のマスターウェハーのラインアップをそろ
えなければならず、ゲートアレイが有する利点である短
納期及び低開発費と、多機能及び高密度とを同時に実現
するのはむずかしいという問題点があった。
本発明は、上述した問題点を解決するためになされたも
ので、シリコンチップ上に動作に関係しない未使用の領
域が発生せず、したがってシリコンチップ上の集積度が
向上するとともに、多機能であり、短納期、低開発費な
ゲートアレイを提供することを目的とする。
ので、シリコンチップ上に動作に関係しない未使用の領
域が発生せず、したがってシリコンチップ上の集積度が
向上するとともに、多機能であり、短納期、低開発費な
ゲートアレイを提供することを目的とする。
［課題を解決するための手段］
ノリコンチップ上に列状に設けられる基本セル列の間に
配線領域を備えたゲートアレイにおいて、前記配線領域
に信号処理用素子を設けたことを特徴とする。
配線領域を備えたゲートアレイにおいて、前記配線領域
に信号処理用素子を設けたことを特徴とする。
［作用］
上記のように構成することで、配線領域は、配線に使用
されるだけでなくなり、ゲートアレイ部の集積度が向上
するとともに基本セル列と信号処理用素子との組み合わ
せを容易にする。
されるだけでなくなり、ゲートアレイ部の集積度が向上
するとともに基本セル列と信号処理用素子との組み合わ
せを容易にする。
［実施例］
本発明の一実施例を示す第１図ないし第３図において、
第４図及び第５図と同じ構成部分については同じ符号を
付している。
第４図及び第５図と同じ構成部分については同じ符号を
付している。
本発明のゲートアレイ部４においては、配線領域３にお
いて、通常配線やメタルコンタクト等を形成する層の下
方の層にＡＤコンバータセル５、ＣＰＵセル６、デジタ
ル−アナログ（以下ＤＡと略す）コンバータセルフ等の
メガセルやスーパーセルを設けているので、第１図に示
すように従来では配線領域３であった基本セルｌの列と
列との間にＡＤコンバータセル５、ＣＰＵセル６等を設
けることができる。又、第２図及び第３図に示すように
、ＣＰＵセル６と基本セル列１とを組み合わせたりＡＤ
コンバータ５と基本セル列ｌとを組み合わせたりするこ
ともできる。
いて、通常配線やメタルコンタクト等を形成する層の下
方の層にＡＤコンバータセル５、ＣＰＵセル６、デジタ
ル−アナログ（以下ＤＡと略す）コンバータセルフ等の
メガセルやスーパーセルを設けているので、第１図に示
すように従来では配線領域３であった基本セルｌの列と
列との間にＡＤコンバータセル５、ＣＰＵセル６等を設
けることができる。又、第２図及び第３図に示すように
、ＣＰＵセル６と基本セル列１とを組み合わせたりＡＤ
コンバータ５と基本セル列ｌとを組み合わせたりするこ
ともできる。
このように、上述の実施例ではゲートアレイの配線領域
部分にＣＰＵセル、ＡＤコンバータセル等を備えること
により、チップ面積の有効利用を可能として集積度を高
めることができる。また、ゲートアレイチップの配線領
域の下層にメガセルやスーパーセルを予め形成しておく
ことによって、これらのメガセルやスーパーセルを使用
する場合には上記の予め形成されたメガセルやスーパー
セル領域上に配線やコンタクトを形成することによって
ユーザの特別仕様による特殊機能を備えたゲートアレイ
を容易に作成することができ一方、これらのセルを使用
しない場合は通常のゲートアレイとして使用でき本発明
のゲートアレイは、非常に融通性に富む。したがって少
ないゲートアレイマスターのラインアップでユーザーの
仕様に合った高機能、多機能の集積回路を実現すること
ができるとともに、開発費を安価にすることができる。
部分にＣＰＵセル、ＡＤコンバータセル等を備えること
により、チップ面積の有効利用を可能として集積度を高
めることができる。また、ゲートアレイチップの配線領
域の下層にメガセルやスーパーセルを予め形成しておく
ことによって、これらのメガセルやスーパーセルを使用
する場合には上記の予め形成されたメガセルやスーパー
セル領域上に配線やコンタクトを形成することによって
ユーザの特別仕様による特殊機能を備えたゲートアレイ
を容易に作成することができ一方、これらのセルを使用
しない場合は通常のゲートアレイとして使用でき本発明
のゲートアレイは、非常に融通性に富む。したがって少
ないゲートアレイマスターのラインアップでユーザーの
仕様に合った高機能、多機能の集積回路を実現すること
ができるとともに、開発費を安価にすることができる。
さらに種々の回路構成が簡単に実現できろことより、ゲ
ートアレイの設計、製造に要する時間を短縮できる。
ートアレイの設計、製造に要する時間を短縮できる。
［発明の効果コ
以上詳述したように本発明によれば、配線領域に信号処
理用素子を備えるようにしたので、ゲートアレイチップ
の集積度か向上するとともに信号処理用素子と基本セル
列との組み合わせが自由にでき、多機能かつ高密度なな
ゲートアレイを提供することができる。さらに本発明の
ゲートアレイは安価であり、短期間で製造できる。
理用素子を備えるようにしたので、ゲートアレイチップ
の集積度か向上するとともに信号処理用素子と基本セル
列との組み合わせが自由にでき、多機能かつ高密度なな
ゲートアレイを提供することができる。さらに本発明の
ゲートアレイは安価であり、短期間で製造できる。
第１図ないし第３図は、本発明のゲートアレイの構成を
示す平面図、第４図及び第５図は従来のゲートアレイの
構成を示す平面図である。 ・基本セル、２・・ノリコンチップ、 ・・配線領域、４・・・ゲートアレイ、・ＡＤコンバー
タセル、６・・ｃＰＵセル、・・ＤＡコンバータセル。
示す平面図、第４図及び第５図は従来のゲートアレイの
構成を示す平面図である。 ・基本セル、２・・ノリコンチップ、 ・・配線領域、４・・・ゲートアレイ、・ＡＤコンバー
タセル、６・・ｃＰＵセル、・・ＤＡコンバータセル。
Claims (1)
- （１）シリコンチップ上に列状に設けられる基本セル列
の間に、配線領域を備えたゲートアレイにおいて、前記
配線領域に信号処理用素子を設けたことを特徴とするゲ
ートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21956788A JPH0267760A (ja) | 1988-09-01 | 1988-09-01 | ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21956788A JPH0267760A (ja) | 1988-09-01 | 1988-09-01 | ゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267760A true JPH0267760A (ja) | 1990-03-07 |
Family
ID=16737536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21956788A Pending JPH0267760A (ja) | 1988-09-01 | 1988-09-01 | ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267760A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100338435B1 (ko) * | 1993-06-21 | 2002-10-25 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체집적회로장치및그제조방법 |
-
1988
- 1988-09-01 JP JP21956788A patent/JPH0267760A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100338435B1 (ko) * | 1993-06-21 | 2002-10-25 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체집적회로장치및그제조방법 |
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