KR100437314B1 - 동일 어드레스에 대한 데이터의 입력 후 출력을 수행할 수있는 반도체 메모리 장치 - Google Patents

동일 어드레스에 대한 데이터의 입력 후 출력을 수행할 수있는 반도체 메모리 장치 Download PDF

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Abstract

동일 어드레스에 대한 데이터의 입력 후 출력을 수행할 수 있는 반도체 메모리 장치가 게시된다. 본 발명의 반도체 메모리 장치는 소정의 입/출력경로를 통하여 메모리 블럭으로/으로부터 데이터를 입/출력하되, 어드레스가 입력되면, 자발적으로 행 어드레스 경로를 프리차아징하는 반도체 메모리 장치에 관한 것으로, 입력경로를 포함하며, 소정의 입력명령에 응답하여 입력경로를 통해 데이터를 메모리 블럭에 입력하는 데이터 입력부; 출력경로를 포함하며, 데이터 입력부로부터 입력경로상의 데이터를 제공받으며, 입력 명령시에 지정되는 동일 어드레스에 대한 독출명령에 응답하여 출력경로를 통해 데이터 입력부로부터 제공받은 데이터를 출력하는 데이터 출력부; 및 입력경로상의 데이터를 출력경로상으로 전송하는 데이터 전달부를 구비한다. 이에 따라, 본 발명의 반도체 메모리 장치는 메모리 블럭으로 데이터가 입력된 다음 행 어드레스 경로가 프리차아징 및 등화되더라도, 동일 어드레스의 독출명령에 대하여, 데이터를 출력할 수 있다.

Description

동일 어드레스에 대한 데이터의 입력 후 출력을 수행할 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF OUTPUTTING DATA FROM AN ADDRESS AFTER INPUTTING THE DATA TO THE ADDRESS}
본 발명은 전자 회로에 관한 것으로서, 특히 데이터의 입/출력이 가능한 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 크게 롬(ROM: Read Only Memory)과 램(RAM: Random Access Memory)으로 분류될 수 있다. 램은 고유의 어드레스(Address)를 가지는 복수의 메모리 셀을 각각 포함하는 다수의 메모리 블럭에 데이터를 자유롭게 입/출력할 수 있는 메모리 장치이다.
램은 메모리 블럭으로 입력되는 데이터를 안내하는 입력경로를 구비하여, 외부로부터 데이터의 입력명령이 수신되면, 즉, 외부 어드레스 신호, 메모리 장치를 선택하는 외부 칩 선택신호 및 기입 인에이블 신호가 활성화되는 경우, 상기 입력경로를 통해 외부로부터 입력되는 데이터를 메모리 블럭의 지정된 어드레스에 저장한다.
또한, 램은 메모리 블럭으로부터 출력되는 데이터를 안내하기 위한 출력경로를 구비하여, 외부로부터 데이터의 출력명령이 수신되면, 즉 외부 어드레스 신호, 외부 칩 선택신호 및 독출 인에이블 신호가 활성화되는 경우, 출력경로를 통해 메모리 블럭의 지정된 어드레스에 저장된 데이터를 외부로 출력한다.
상기와 같이 데이터의 입출력 동작을 수행할 수 있는 종래 기술의 반도체 메모리 장치는 외부 어드레스 신호의 입력 후, 일정 시간이 지나면, 오토 펄스(Auto-Pulse)를 발생시켜 행 어드레스 경로를 프리차아징(Precharging) 및 등화(Equalizing)시킨다.
그러나, 전술한 종래 기술의 반도체 메모리 장치는, 메모리 블럭의 소정 어드레스로 데이터를 입력하고, 계속하여 상기 어드레스에 입력된 데이터를 출력할 경우, 행 어드레스 경로가 오토 펄스에 의해 프리차아징 및 등화되어 있으므로, 상기 어드레스의 메모리 셀에 저장된 데이터를 출력할 수 없다는 문제점이 있다.
본 발명은 전술한 종래 기술의 문제점을 효과적으로 해결하기 위하여, 데이터의 입력 후 동일 어드레스에 대한 데이터의 출력을 수행할 수 있는 반도체 메모리 장치를 제공함에 그 목적이 있다.
도면의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도1은 본 발명의 동일 어드레스에 대한 데이터의 입력 후 출력을 수행할 수 있는 반도체 메모리 장치를 개념적으로 나타내는 블럭도이다.
도2는 도1의 데이터 입력부를 구체적으로 나타내는 회로도이다.
도3은 도1의 데이터 전달부를 구체적으로 나타내는 회로도이다.
도4는 도1의 데이터 출력부를 구체적으로 나타내는 회로도이다.
도5는 도1에 도시된 반도체 메모리 장치에서, 데이터의 입/출력에 관련되는 신호들의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
110: 데이터 입력부 120: 데이터 전달부
130: 데이터 출력부
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 소정의 입/출력경로를 통하여 메모리 블럭으로/으로부터 데이터를 입/출력하되, 어드레스가 입력되면, 자발적으로 행 어드레스 경로를 프리차아징하는 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 입력경로를 포함하며, 소정의 입력명령에 응답하여 상기 입력경로를 통해 상기 데이터를 상기 메모리 블럭에 입력하는 데이터 입력부; 상기 출력경로를 포함하며, 상기 데이터 입력부로부터 상기 입력경로상의 데이터를 제공받으며, 상기 입력 명령시에 지정되는 동일 어드레스에 대한 독출명령에 응답하여 상기 출력경로를 통해 상기 데이터 입력부로부터 제공받은 데이터를 출력하는 데이터 출력부; 및 상기 입력경로상의 데이터를 상기 출력경로상으로 전송하는 데이터 전달부를 구비한다. 상기 데이터 전달부는 소정의 제1전송제어신호의 활성화에 응답하여, 상기 입력경로상의 데이터를 상기 출력경로상으로 전송하기 위한 제1전송 게이트; 및 상기 입력명령이 발생되고 상기 데이터가 입력되면, 상기 제1전송제어신호를 활성화시키는 제1전송신호 발생회로를 포함한다. 그리고, 상기 제1전송제어신호는 상기 입력명령 발생시, 상기 데이터의 입력시점으로부터 소정시간이 경과한 후에 활성화되는 보존제어신호에 응답하여 활성화된다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 선택되는 메모리 셀에 소정의 데이터 입력경로를 통해 데이터를 입력하거나 소정의 데이터 출력경로를 통해 상기 메모리 셀의 데이터를 출력하는 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 선택되는 메모리 셀에 입력되는 데이터를 상기 출력경로상에 보존하며, 외부로부터 상기 메모리 셀에 저장된 데이터의 독출명령이 입력되는 경우, 상기 출력경로 상에 보존된 데이터를 출력한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도1 내지 도5를 참조하여 본 발명의 바람직한 실시예에 따른 동일 어드레스에 대한 데이터의 입력 후 출력을 즉시 수행할 수 있는 반도체 메모리 장치에 대하여 상세히 설명한다.
도1은 본 발명의 바람직한 일실시예에 따른 반도체 메모리 장치를 개념적으로 나타내는 블럭도이다. 도1을 참조하면, 본 발명의 반도체 메모리 장치는 데이터 입력부(110), 데이터 전달부(120) 및 데이터 출력부(130)를 구비한다.
상기 데이터 입력부(110)는 소정의 데이터 입력명령에 의하여 데이터를 데이터 전달부(120) 및 메모리 블럭(도시되지 않음)쪽으로 안내한다. 설명의 편의를 위해, 본 명세서에서는 외부로부터 입력되어, 입력버퍼 등의 회로를 거쳐 상기 데이터 입력부(110)에 의하여 수신되는 데이터, 즉 메모리 장치의 외부에 가까운 데이터를 외부 입력 데이터(DIN)라 하고, 데이터 입력부(110)로부터 출력되어 데이터 전달부(120) 및 메모리 블럭으로 입력되는 데이터, 즉 메모리 블럭쪽에 가까운 데이터를 내부 입력 데이터(FDI)라 한다.
상기 데이터 입력부(110)는, 도2에 도시된 바와 같이, 구체적으로 제1인버터(210), 제2인버터(220) 및 입력경로(230)를 포함한다. 상기 제1인버터(210)와 제2인버터(220)는 외부 입력 데이터(DIN)를 버퍼링한다. 상기 입력경로(230)는 외부 입력 데이터(DIN)가 제1 및 제2인버터(210, 220)에 의해 버퍼링되어, 데이터 전달부(120) 및 메모리 블럭쪽으로 입력되도록, 상기 외부 입력 데이터(DIN)를 안내한다. 이러한 경우, 상기 내부 입력 데이터(FDI)는 외부 입력 데이터(DIN)와 동일한 값을 가진다.
상기 데이터 전달부(120)는 입력경로(230)에 의해 안내된 내부 입력 데이터(FDI)를 보존 데이터(FDI_DO)로 변환하여 데이터 출력부(130)로 전송한다.
상기 데이터 전달부(120)는, 도3에 도시된 바와 같이, 제3인버터(310), 제1전송신호 발생회로(320), 제4인버터(330) 및 제1전송 게이트(340)를 포함한다.
상기 제3인버터(310)는 입력경로(230)에 의해 안내된 내부 입력 데이터(FDI)를 입력받은 다음, 상기 내부 입력 데이터(FDI)를 반전시켜 출력한다.
상기 제1전송신호 발생회로(320)는 입력명령 발생시에 활성화되는 제1전송제어신호(TX1)를 발생시켜, 제4인버터(330) 및 제1전송 게이트(340)로 제공한다. 본 실시예에서, 상기 제1전송신호 발생회로(320)는 기입 인에이블 신호(WE) 및 상기 입력명령 발생시에 활성화되는 보존제어신호(DINEB)를 입력받아 논리곱하고, 상기 논리곱된 결과를 반전시켜 출력하는 낸드 게이트(NAND gate)(322)로 구현된다. 상기 보존제어신호(DINEB)는 입력명령시, 즉 기입 인에이블 신호(WE)의 논리상태가 "하이"일 때, 외부 데이터가 입력되고 소정의 시간이 경과한 후에 "하이"로 된다(도5의 "T1"참조). 이러한 경우, 상기 낸드 게이트(322)의 출력신호인 제1전송제어신호(TX1)는, 상기 입력명령의 발생시, 상기 외부 입력 데이터(DIN)의 입력시점으로부터 소정 시간이 경과한 후에 "로우"로 된다.
상기 제4인버터(330)는 제1전송제어신호(TX1)의 논리상태를 반전시켜 제1전송 게이트(340)로 제공한다.
상기 제1전송 게이트(340)는 제1전송제어신호(TX1)에 의하여 게이팅되는 제1피모스 트랜지스터(342)와, 제4인버터(330)의 출력신호에 의하여 게이팅되는 제1엔모스 트랜지스터(344)를 구비한다. 이에 따라, 상기 제1전송 게이트(340)는 기입 인에이블 신호(WE) 및 보존제어신호(DINEB)가 "하이"인 경우에만, 제3인버터(310)의 출력신호의 논리상태를 보존 데이터(FDI_DO)로서 데이터 출력부(130)로 전송한다. 이러한 경우, 상기 보존 데이터(FDI_DO)는 내부 입력 데이터(FDI)와 반대의 위상을 가진다.
상기 데이터 출력부(130)는 데이터 전달부(120)로부터 보존 데이터(FDI_DO)를 제공받아 반전시켜 저장한다. 그리고, 상기 데이터가 입력된 어드레스와 동일한 어드레스에 대한 데이터의 독출명령이 입력되는 경우, 상기 저장된 데이터를 출력한다.
상기 데이터 출력부(130)는, 도4에 도시된 바와 같이, 래치회로(410), 제2전송신호 발생회로(420), 제5인버터(430), 제2전송 게이트(440) 및 프리차아지부(450)를 포함한다.
상기 래치회로(410)는 서로 래치되는 제6인버터(412) 및 제7인버터(414)를 구비하여, 데이터 전달부(120)로부터 전송되는 보존 데이터(FDI_DO) 또는 제2전송 게이트(440)를 통해 메모리 블럭으로부터 전송되는 데이터(FDO)를 반전하여 보존한다. 그리고, 상기 래치회로(410)는 소정의 독출명령시에, 보존된 데이터를 반도체 메모리 장치의 출력 데이터(DO)로서 외부로 출력한다(도5의 "T2"참조).
상기 제2전송신호 발생회로(420)는 입력명령 발생시에 제2전송제어신호(TX2)를 활성화시켜, 제5인버터(430) 및 제2전송 게이트(440)로 제공한다. 본 실시예에서, 상기 제2전송신호 발생회로(420)는 제8인버터(422) 및 제9인버터(424)로 구현된다.
상기 제5인버터(430)는 제2전송신호 발생회로(420)로부터 출력되는 제2전송제어신호(TX2)의 논리상태를 반전시켜 제2전송 게이트(440)로 제공한다.
상기 제2전송 게이트(440)는 제2전송제어신호(TX2)에 의하여 게이팅되는 제2피모스 트랜지스터(442)와, 제5인버터(430)의 출력신호에 의하여 게이팅되는 제2엔모스 트랜지스터(444)를 포함한다. 이에 따라, 상기 제2전송 게이트(440)는 기입 인에이블 신호(WE)가 "로우"로 비활성상태인 경우에는, 메모리 블럭으로부터 출력되는 데이터(FDO)를 반전시켜 래치회로(410)로 전송한다. 즉, 상기 기입 인에이블 신호(WE)가 "하이"로 활성화되어 메모리 블럭에 데이터(DIN)가 입력되는 경우, 상기 제2전송신호 발생회로(420)는 메모리 블럭으로부터 출력되는 데이터(FDO)가 래치회로(410)로 전송되는 것을 차단한다. 이러한 경우, 상기 래치회로(410)에 의하여 래치되는 데이터(DO)는 메모리 블럭에 입력되는 데이터(FDI)와 동일하다.
상기 프리차아지부(450)는 제10인버터(452)와 제3엔모스 트랜지스터(454)를 포함하여, 초기 구동시, 상기 래치회로(410)를 프리차아징한다.
상기와 같은 본 발명의 반도체 메모리 장치에 의하면, 외부 입력 데이터(DIN)가 소정 어드레스에 입력되고 행 어드레스 경로가 프리차아징 및 등화되더라도, 상기 어드레스에 입력된 데이터가 래치회로(410)에 보존되므로, 상기 어드레스에 입력된 데이터의 독출명령이 발생하는 경우, 상기 래치회로(410)에 보존된 데이터, 즉 상기 입력된 데이터와 동일한 데이터를 출력할 수 있다.
본 발명은 도면에 도시된 일실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
전술한 본 발명의 데이터 입/출력이 가능한 반도체 메모리 장치에 따르면, 데이터 출력부에 메모리 블럭에 입력되는 데이터를 보존하므로, 상기 메모리 블럭으로 데이터가 입력된 다음 행 어드레스 경로가 프리차아징 및 등화되더라도, 어드레스의 변화 없이 독출명령이 발생되면, 상기 데이터를 출력할 수 있다.

Claims (6)

  1. 소정의 입/출력경로를 통하여 메모리 블럭으로/으로부터 데이터를 입/출력하되, 어드레스가 입력되면, 자발적으로 행 어드레스 경로를 프리차아징하는 반도체 메모리 장치에 있어서,
    상기 입력경로를 포함하며, 소정의 입력명령에 응답하여 상기 입력경로를 통해 상기 데이터를 상기 메모리 블럭에 입력하는 데이터 입력부;
    상기 출력경로를 포함하며, 상기 데이터 입력부로부터 상기 입력경로상의 데이터를 제공받으며, 상기 입력 명령시에 지정되는 동일 어드레스에 대한 독출명령에 응답하여 상기 출력경로를 통해 상기 데이터 입력부로부터 제공받은 데이터를 출력하는 데이터 출력부; 및
    상기 입력경로상의 데이터를 상기 출력경로상으로 전송하는 데이터 전달부를 구비하며,
    상기 데이터 전달부는
    소정의 제1전송제어신호의 활성화에 응답하여, 상기 입력경로상의 데이터를 상기 출력경로상으로 전송하기 위한 제1전송 게이트; 및
    상기 입력명령이 발생되고 상기 데이터가 입력되면, 상기 제1전송제어신호를 활성화시키는 제1전송신호 발생회로를 포함하며,
    상기 제1전송제어신호는
    상기 입력명령 발생시, 상기 데이터의 입력시점으로부터 소정시간이 경과한 후에 활성화되는 보존제어신호에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 데이터 출력부는
    상기 데이터 전달부에 의해 전송되는 데이터를 보존하는 래치회로;
    상기 메모리 블럭으로부터 출력되는 데이터를 상기 래치회로로 전송하되, 소정의 제2전송제어신호에 응답하여 상기 데이터의 전송을 차단하는 제2전송 게이트; 및
    상기 입력명령 발생시에 상기 제2전송제어신호를 활성화시키는 제2전송신호 발생회로
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제2전송제어신호는
    상기 입력명령 발생에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 삭제
  6. 삭제
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