DE19840930A1 - Digital/Analog-Wandler, Treiberschaltkreis für Flüssigkristallanzeigen und Verfahren zur Umwandlung eines digitalen Signals in ein analoges Signal - Google Patents

Description

Die Erfindung betrifft einen Digital/Analog-Wandler, einen Treiberschaltkreis für Flüssigkristallanzeigen (LCD) und ein Verfahren zur Umwandlung eines digitalen Signals in ein analoges Signal nach den Oberbegriffen der Ansprüche 1, 11 bzw. 18.

Eine Flüssigkristallanzeige besteht aus einer zwischen zwei Lagen vertikaler und horizontaler Polarisierer und zwei Lagen vertikaler und horizontaler Steuerdrähte eingeschlossenen Lage eines Flüssigkristalls. Eine LCD ist durch die sich kreuzenden, an Treiberschaltkreise gekoppelten Steuerdrähte in Gitterpunkte (x, y) und zugehörige Zellen eingeteilt. In einer Aktivmatrix-LCD enthält jeder Gitterpunkt einen zweckmäßigerweise als Dünnschichttransistor ausgebildeten Transistor, welcher benutzt wird, um an seinem Gitterpunkt eine analoge Spannung anzulegen. Eine elektrische Kapazität an jedem Gitterpunkt dient als Speichereinheit für den Zustand der Zelle und kann die Zelle in diesem Zustand bis zur Änderung oder Wiederauffrischung durch den Transistor halten. Das heißt, die die analoge Spannung speichernde Kapazität ermöglicht es der Zelle, kontinuierlich eingeschaltet und somit heller zu sein, als es bei einem Arbeitszyklus unterhalb von 100% der Fall wäre. Die Flüssigkristalle können zwecks Farbwiedergabe auch gefärbt sein. Die horizontalen Steuerdrähte werden sequentiell durch Reihentreiberschaltkreise angetrieben und sind mit den Steuerelektroden aller in einer Reihe angeordneten Transistoren verbunden, wodurch alle Zellen in dieser Reihe gleichzeitig mit einer neuen analogen Spannung (Helligkeit) aufgefrischt werden können. Diese analogen Spannungen werden von einer Vielzahl von Spaltentreiberschaltkreisen durch die vertikalen Steuerdrähte zur Verfügung gestellt.

Vorteile von LCDs sind, verglichen mit auf Kathodenstrahlröhren basierenden Anzeigen, niedrige Kosten, niedriges Gewicht, kompakte Größe und niedrige Leistungsaufnahme. Diese Eigenschaften erlauben es, daß LCDs in tragbaren Computern und Miniaturfernsehgeräten mit kontinuierlichen Farbschattierungen eingesetzt werden können. Um jedoch Grautöne (d. h. verschiedene Helligkeiten) zu erzeugen, konsumieren heutige Treiberschaltkreise viel Leistung. Dies kann ein schwerwiegender Nachteil in batteriebetriebenen Geräten, wie z. B. tragbaren Computern, sein.

Fig. 4 zeigt ein Blockschaltbild eines typischen Treiberschaltkreises und einer Aktivmatrix-LCD 108. Der Treiberschaltkreis empfängt digitale Bilddaten seriell an einem seriellen Eingangsanschluß 100. Jeder Satz von beispielsweise sechs (oder mehr) Bits der Bilddaten enthält die Helligkeitsinformation für eine Farbe einer Zelle (oder eines Pixels) der Aktivmatrix-LCD. Zunächst werden die Daten einer Seriell/Parallel-Wandlung unterzogen. Dazu werden die Daten seriell in ein Schieberegister 102 eingespeist und anschließend, sobald das Schieberegister 102 aufgefüllt ist, parallel in einen Zwischenspeicher 104 geschoben. Jede Farbe eines Datensatzes (z. B. sechs Bits) wird dann einem Digital/Analog-Wandler 106 (DAC) zugeführt. Der DAC 106 könnte beispielsweise ein 6-Bit DAC sein, dessen analoge Ausgangsspannung den Bereich von 0,1 Volt bis 6,4 Volt in 64 Schritten zu 0,1 Volt umspannt. Das analoge Ausgangssignal eines jeden DAC 106 steuert eine Spalte von Pixeln der Aktivmatrix-LCD 108 an. Jedes Pixel für jede Farbe umfaßt einen Transistor 110, dessen Drain-Anschluß an eine Spalte und dessen Gate-Anschluß an eine Reihe der Aktivmatrix-LCD 108 angeschlossen ist. Der Source-Anschluß des Transistors 110 ist an einen den Pixelwert für den zugehörigen Flüssigkristall speichernden Speicherkondensator 112 angeschlossen. Der Speicherkondensator kann auch die Kapazität der Aktivmatrix-LCD 108 selbst sein.

Eine typische LCD kann beispielsweise 512 Pixel in einer Reihe enthalten. Bei einer Farbanzeige umfaßt jedes Pixel drei Anzeigeelemente und drei Transistoren 110 für rot, grün und blau. Es können demnach bis zu 1536 Anzeigeelemente in jeder Reihe der LCD enthalten sein, wobei jedes Anzeigeelement von einem eigenen DAC 106 gesteuert wird. Die 1536 benötigten DACs 106 können beispielsweise in acht separate integrierte Schaltkreise (Vielfach-DAC-Chips) zu je 192 DACs 106 aufgeteilt sein. Durch die große Anzahl an DACs 106 werden sowohl die Größe als auch die Leistungsaufnahme eines jeden DAC 106 kritische Faktoren.

Fig. 5 und 6 zeigen ein Beispiel einer bekannten Ausgestaltung eines 6-Bit DAC 106. Ein Transformator 200 empfängt Eingangsspannungen von abwechselnd beispielsweise ±5 Volt an den beiden Eingangsanschlüssen einer Primärspule. Das Windungsverhältnis des Transformators 200 ist so gewählt, daß eine gleichmäßig aufgeteilte Spannung von 6,4 Volt in acht Inkrementen zu 0,8 Volt an acht Abgriffen an einer Sekundärspule bereit gestellt wird. Diese grob abgestuften analogen Referenzsignale werden zu den verschiedenen Vielfach- DAC-Chips weitergeleitet. Jeder Vielfach-DAC-Chip schließt eine globale Widerstands-Teilerkette 202 ein, welche acht gleiche, zwischen jedem Abgriffpaar angeschlossene Widerstände 202i umfaßt; somit ergibt sich in diesem Beispiel eine Summe von 64 Widerständen 202i. Die Potentialdifferenz in Höhe von 0,8 Volt zwischen jedem Abgriffpaar an der Sekundärspule wird somit durch eine Widerstands-Teilerkette 202 in acht Intervalle zu 0,1 Volt unterteilt. Die 64 fein abgestuften analogen Referenzsignale der globalen Widerstands-Teilerkette 202 werden von den verschiedenen DACs 106 auf dem Chip gemeinsam genutzt (in obigem Beispiel enthält der Chip 192 DACs 106). Jeder DAC 106 umfaßt acht Schaltergruppen 204i mit jeweils acht Schaltern 300, welche eines von 64 analogen Referenzsignalen zur Verbindung mit dem DAC Ausgang auswählen. Die Schalter 300 in den Schaltergruppen 204i werden durch auf digitale Pixeldaten reagierende Dekodierer 206i kontrolliert.

Gemäß Fig. 6 wird jeder Schalter 300 durch ein in einem Dekodierer 206i enthaltenes NAND-Gatter 302 mit sechs Eingängen kontrolliert. Das NAND-Gatter 302 empfängt die 6-Bit Pixeldaten vom Zwischenspeicher 104 (Fig. 4). Dementsprechend wählt ein 6-Bit Pixeldatum einen der 64 diskreten Stufen der analogen Spannung, welche den Bereich von 0,1 bis 6,4 Volt in Inkrementen zu 0,1 Volt abdeckt, zur Weiterleitung an die Drain-Elektrode des Transistors 110 in der Aktivmatrix-LCD 108 aus.

Mit diesem bekannten Schaltkreis sind eine Reihe von Nachteilen verbunden. Erstens muß jeder Spannungsausgang der globalen Widerstands- Teilerkette 202 in der Lage sein, die hohe kapazitive Last der bis zu 192 LCD-Spalten anzusteuern. Es ist weiterhin möglich, daß alle vom DAC-Chip 106 angesteuerten Bits gleichzeitig von beispielsweise 0,1 Volt auf 6 Volt umgeschaltet werden müssen. Um dies mit akzeptabler Geschwindigkeit durchführen zu können, muß der 6 Volt Abgriff an der Widerstands-Teilerkette 202-8 eine extrem niedrige Impedanz aufweisen. Dies limitiert den maximalen Wert der in der globalen Widerstands-Teilerkette 202 einsetzbaren Widerstände. Die Verwendung niedrigerer Widerstände in der Widerstands-Teilerkette 202 hat höhere Stromverluste in jedem Vielfach-DAC-Chip zur Folge. Durch die große Anzahl in einem Treiberschaltkreis benötigter DACs 106 kann die Gesamtstrom-Dissipation in der Widerstands-Teilerkette 202 zu einem signifikanten Wert anwachsen. Die beschriebene Schaltkreisausführung ist verschwenderisch, da alle acht Widerstands-Teilerketten 202-1, 202-2, . . ., 202-8 kontinuierlich Leistung verbrauchen, auch wenn nur ein Abgriff, z. B. der 6 Volt Abgriff, in der Widerstands-Teilerkette 202-8 alle DAC-Ausgänge betreibt. Weiterhin benötigt das bekannte Dekodierschema eine sehr große Anzahl an Gattern (hier z. B. 64 Dekodiergatter mit jeweils sechs Eingängen), was die Schaltkreisfläche vergrößert.

Aufgabe der Erfindung ist es, einen Digital/Analog-Wandler nach dem Oberbegriff des Anspruchs 1, einen Treiberschaltkreis für Flüssigkristallanzeigen nach dem Oberbegriff des Anspruchs 11 und ein Verfahren zur Umwandlung digitaler Signale in analoge Signale nach dem Oberbegriff des Anspruchs 18 zu schaffen, so daß die Steuerung einer Flüssigkristallanzeige mit verringertem Leistungsverbrauch und verringerter Schaltungsfläche ermöglicht wird.

Diese Aufgabe wird entsprechend den kennzeichnenden Teilen der Ansprüche 1, 11 und 18 gelöst.

Es wird ein Digital/Analog-Wandler geschaffen, welcher sowohl den Leistungsverbrauch als auch die beanspruchte Schaltkreisfläche erheblich reduziert. Dieser DAC ist insbesondere zum Einsatz in Treiberschaltkreisen für Flüssigkristallanzeigen geeignet. Der DAC umfaßt Schaltungen, die die DAC-eigene Widerstands-Teilerkette zwischen ein entsprechendes Paar nebeneinander liegender, grob abgestufter analoger Referenzsignale schalten und den entsprechenden Schaltungspunkt an der Widerstands-Teilerkette aussuchen, um das gewünschte fein abgestufte analoge Ausgangssignal zu erzeugen. Abhängig von den höchstwertigen Bits des digitalen Eingangssignals wählt der DAC ein nebeneinander gelegenes Paar grob abgestufter analoger Referenzsignale aus und schaltet die Widerstands-Teilerkette zwischen das ausgewählte Paar. Die niedrigstwertigen Bits des digitalen Eingangssignals wählen sodann einen bestimmten, zum DAC Ausgang durchzuschaltenden Abgriff an der Widerstands- Teilerkette aus.

Die effiziente Implementation des in dieser Erfindung geschaffenen DAC ermöglicht es jedem DAC in einem Vielfach-DAC-Chip eines Treiberschaltkreises, eine eigene Widerstands-Teilerkette zu haben. Im DAC enthaltene Schalter und Widerstandselemente bestehen vorzugsweise aus kleinen MOS-Transistoren. Insgesamt ergeben sich erhebliche Einsparungen sowohl im Flächen- als auch im Leistungsverbrauch.

Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen. Die Erfindung wird nachstehend anhand von in den beigefügten Abbildungen dargestellten Ausführungsbeispielen näher erläutert.

Fig. 1 zeigt eine vereinfachte Ausgestaltung eines DAC zum Einsatz in einem Treiberschaltkreis.

Fig. 2 zeigt eine beispielhafte Implementation eines 6-Bit DAC.

Fig. 3A, 3B und 3C zeigen vereinfachte äquivalente Widerstands-Tei­ lerketten, die sich aus dem Schaltkreis in Fig. 2 aufgrund von beispielhaften digitalen Eingabedaten ergeben.

Fig. 4 zeigt ein Blockschaltbild eines bekannten Treiberschaltkreises für eine Flüssigkristallanzeige.

Fig. 5 zeigt einen typischen bekannten Digital/Analog-Wandler, welcher in Treiberschaltkreisen zum Einsatz gelangt.

Fig. 6 zeigt eine typische bekannte Widerstands-Teilerkette zum Einsatz im DAC aus Fig. 5.

Bei dem in Fig. 1 dargestellten Digital/Analog-Wandler 400 stellt ein Transformator 200 analoge Referenzsignale AR1 bis ARn an n Abgriffen bereit. Allerdings wird hierbei eine einzige Widerstands-Teilerkette 402 selektiv zwischen die verschiedenen Paare nebeneinander liegender Abgriffe geschaltet.

Eine Widerstands-Teilerkette 402 umfaßt seriell zwischen Schaltungspunkten N1 und N2 geschaltete Widerstandselemente 402-1, 402-2, . . ., 402-(n-2). Eine erste Gruppe 404 von Schaltern 404i verbindet Schaltungspunkt N2 mit verschiedenen Abgriffen für analoge Referenzsignale ARi. Analog verbindet eine zweite Gruppe 406 von Schaltern 406i Schaltungspunkt N1 mit verschiedenen Abgriffen für analoge Referenzsignale ARi. Somit wird durch selektives Einschalten eines Schalters 404i der ersten Gruppe 404 und eines Schalters 406i der zweiten Gruppe 406 die Widerstands-Teilerkette 402 zwischen ein ausgewähltes Paar von Abgriffen für die primären analogen Referenzsignale AR1, AR2 bis ARn geschaltet.

Interne Schaltungspunkte NP2, . . ., NP(n-2) sowie die Schaltungspunkte N1 und N2 der Widerstands-Teilerkette 402 stellen feiner abgestufte (d. h. in Schritten zu 0,1 Volt abgestufte) analoge Referenzsignale bereit. Diese internen Schaltungspunkte N1, NP2, . . ., NP(n-2) und N2 sind schaltbar mit dem Ausgangsanschluß OUT durch eine dritte Gruppe 408 von Schaltern 408i verbunden. Die Schalter 404i und 406i stellen auch ohmsche Komponenten dar, die einen Teil der gesamten Widerstands-Teilerkette bilden. Alle Schalter 404i, 406i und 408i in den Gruppen 404, 406 und 408 werden durch das Ausgangssignal eines Dekodierers 410 kontrolliert. Der Dekodierer 410 empfängt digitale Eingangsdaten vom DAC 400, dekodiert diese und setzt dementsprechend die Schalter 404i, 406i und 408i, um das gewünschte analoge Signal am Ausgangsanschluß OUT bereitzustellen.

Gemäß Fig. 2 ist ein 6-Bit DAC 500 implementiert, der ein 6-Bit digitales Datum (A0, A1, A2, A3, A4 und A5) in eine von 64 analogen Spannungsstufen, welche den Bereich von 0,1 Volt bis 6,4 Volt in 0,1-Volt-Abstufungen abdecken, umwandelt.

Um die Genauigkeit des DAC 400 zu erhöhen, werden im DAC 500 vorzugsweise CMOS Übertragungsgatter verwendet, um sowohl die Schalter 404i, 406i und 408i in den Gruppen 404, 406 und 408, als auch die Widerstandselemente 402i in der Widerstands-Teilerkette 402 zu implementieren. Somit besteht jeder der Schalter 404i, 406i und 408i aus einem NMOS- und PMOS-Paar von Transistoren, die zu einem Übertragungsgatter miteinander verschaltet sind. Die Gate-Anschlüsse der NMOS- und PMOS-Transistoren in jedem Schalter 404i, 406i und 408i empfangen durch den Dekodierer 410 bereitgestellte komplementäre Signale. Analog dazu ist jedes Widerstandselement 402i in der Widerstands-Teilerkette 402 aus einem NMOS- und einem PMOS-Tran­ sistorpaar aufgebaut, welches so geschaltet ist, daß ein CMOS- Übertragungsgatter entsteht. Fünf Übertragungsgatter (entsprechend den Widerstandselementen 402-2 bis 402-6) sind immer eingeschaltet, während ein Übertragungsgatter (entsprechend dem Widerstandselement 402-1) schaltbar ist. Somit sind die Gate-Anschlüsse der NMOS- und PMOS-Transistoren in jedem die Widerstandselemente 402-2 bis 402-6 darstellenden Übertragungsgatter mit einer positiven Spannung (z. B. der Spannungsversorgung Vcc von etwa 6,4 Volt) sowie mit Masse verbunden. Das schaltbare Übertragungsgatter entspricht dem Widerstandselement 402-1 und gestattet somit das selektive Abschalten in der Widerstands-Teilerkette 402.

In der beispielhaften Ausgestaltung aus Fig. 2 beinhaltet der Dekodierer 410 15 NAND-Gatter 412 mit jeweils drei Eingängen sowie ein NAND-Gatter 414 mit zwei Eingängen. Diese NAND-Gatter 412 und 414 empfangen an ihren Eingängen verschiedene Kombinationen aus den digitalen 6-Bit-Eingangsdaten und deren Komplementärwerten. Die Ausgänge der verschiedenen NAND-Gatter 412 und 414 kontrollieren die Schalter 404i, 406i und 408i.

Die Größe der Schalter 408i wird so gewählt, daß deren Betriebswiderstand minimiert wird, um die Zeitkonstante für die Ansteuerung der Ausgabe zu reduzieren. Die NMOS-Transistoren in den Schaltern 404i, 406i und 402-1 sowie in den den Widerstandselementen 402-2 bis 402-6 entsprechenden Übertragungsgattern sind gleich groß analog dazu sind auch die PMOS-Tran­ sistoren in diesen Elementen gleich groß. Der Widerstandswert der in einer Spannungsteilungsfunktion wirkenden Widerstandselemente ergibt sich als Kompromiß zwischen Geschwindigkeit und Leistung.

Die CMOS-Übertragungsgatter führen sowohl Schalt- als auch Spannungsteilungsfunktionen aus, was anhand nachstehender Beispiele erläutert wird. In einem ersten Beispiel empfängt der DAC 500 das Datum 111111 an seinen sechs Eingängen A5, A4, A3, A2, A1 und A0. Diese digitale Eingangsinformation entspricht dem analogen Wert von 6,4 Volt. Da A3, A4 und A5 auf logischem "1"-Potential sind, schaltet das NAND-Gatter 412-1 die Schalter 404-8 und 406-8 ein, wodurch die Schaltungspunkte N2 und N1 mit analogen Referenzsignalen von 6,4 Volt respektive 5,6 Volt verbunden werden. Der Schalter 408-7 wird durch das NAND-Gatter 414, welches A1="1" und A2="1" an seinen Eingängen vorfindet, eingeschaltet. Das das Widerstandselement 402-1 darstellende Übertragungsgatter wird jedoch durch das NAND-Gatter 412-9 ausgeschaltet, wodurch der Widerstandsweg zwischen den Schaltungspunkten N1 und N2 unterbrochen wird. Die resultierende Widerstands-Teilerkette ist in Fig. 3A in vereinfachter Form dargestellt. Da das das Widerstandselement 402-1 darstellende Übertragungsgatter ausgeschaltet ist, entnimmt die Widerstands- Teilerkette 402 keinen Strom, und das analoge Signal in Höhe von 6,4 Volt wird direkt am Ausgangsanschluß OUT bereitgestellt.

Digitale Eingangsdaten 111110 am DAC 500 entsprechen einem analogen Signal von 6,3 Volt. Auch in diesem Beispiel schaltet das NAND-Gatter 412-1 die Schalter 404-8 und 406-8 ein, und das NAND-Gatter 414 schaltet den Schalter 408-7 ein. Dieses Mal jedoch schaltet das NAND-Gatter 412-9 das das Widerstandselement 402-1 darstellende Übertragungsgatter ein und stellt somit eine Stromverbindung zwischen den Schaltungspunkten N1 und N2 her. Der dadurch entstehende äquivalente Spannungsteiler ist in Fig. 3B in einem vereinfachten Diagramm dargestellt. Auf das digitale Eingangsdatum 111110 hin schalten sich die acht leitenden Übertragungsgatter (entsprechend den Widerstandselementen 404i und den Schaltern 404-8 und 406-8), die jeweils einen Betriebswiderstand R aufweisen, zwischen 6,4 Volt und 5,6 Volt. Eine Spannung in Höhe von 6,4 Volt abzüglich einem Achtel von 0,8 (6,4-5,6) Volt, d. h. 6,4-0,1=6,3 Volt, erscheint am Schaltungspunkt N2 und somit am Ausgangsanschluß OUT. Sowohl in diesem als auch im vorangegangenen Beispiel (Eingangsdaten 111111) wird das Ausgangssignal am Schaltungspunkt N2 bereitgestellt, wobei jedoch im Falle von 111111 N2 auf gleichem Potential wie die Abgriffsspannung (6,4 Volt) liegt, während im 111110-Fall N2 6,4-0,1=6,3 Volt beträgt.

Abschließend werden die digitalen Eingangsdaten 110101, welche einem analogen Signal in Höhe von 5,4 Volt entsprechen, betrachtet. Mit A5="1", A4="1" und A3="0" schaltet das NAND-Gatter 412-2 die Schalter 404-7 und 406-7 ein, womit die Schaltungspunkte N2 und N1 mit 5,6 Volt respektive 4,8 Volt Referenzsignalen verbunden werden. A0="1", A1="0" und A2="1" bewirken, daß das NAND-Gatter 414 den Schalter 408-7 abschaltet, daß das NAND-Gatter 412-9 das das Widerstandselement 402-1 darstellende Übertragungsgatter einschaltet und daß das NAND-Gatter 412-15 den Schalter 408-6 einschaltet. Die dadurch entstehende Widerstands-Teilerkette ist in Fig. 3C in vereinfachter Form dargestellt. Es ergibt sich, daß die Spannung am Schaltungspunkt N3 (welcher dem Schaltungspunkt NP6 der Fig. 2 entspricht) und somit am Ausgangsanschluß OUT 5,6 Volt minus 2×[(5,6-4,8)/8]=0,2 Volt, d. h. 5,4 Volt beträgt.

Unter den verschiedenen Vorteilen dieser DAC-Implementation sticht die Reduktion des Stromverbrauchs hervor, da Strom in dem DAC 400 nur durch eine einzige Widerstands-Teilerkette 402, die zwischen einem Paar nebeneinanderliegender analoger Referenzsignale geschaltet ist, verbraucht wird. Da jeder DAC 400 einen einzigen Ausgang OUT treibt, kann jedes Widerstandselement 402i in der Widerstands-Teilerkette 402 in der in Fig. 2 gezeigten beispielhaften Ausgestaltung einen Widerstandswert haben, welcher 192 mal so hoch ist wie der der Widerstandselemente 202i von der in Fig. 5 gezeigten DAC-Ausgestaltung. Demgegenüber führt beim DAC 400 dessen Ausgestaltung zu einer Reduktion des Stromverbrauchs auf 1/8, da jede aktive Widerstands-Teilerkette 402 zwischen Abgriffen, die eine Potentialdifferenz von 0,8 Volt anstelle von 6,4 Volt aufweisen, geschaltet ist.

Weiterhin eliminiert ein in einem Treiberschaltkreis eingesetzter DAC 400 die globalen Widerstands-Teilerkette 202, deren Ausgänge von beispielsweise 192 DACs in einem Vielfach-DAC-Chip gemeinsam benutzt werden. Der in Fig. 1 gezeigte DAC 400 stellt feiner abgestufte (0,1 Volt) analoge Referenzsignale zwischen jedem Paar der grob abgestuften analogen Referenzsignale bereit und benutzt dafür ein Minimum an Schaltungselementen. Dieser Schaltkreis kann somit für jeden Ausgang (d. h. für jede Spalte der LCD) wiederholt werden, wobei die durch den Schaltkreis in Anspruch genommene Fläche erheblich verringert ist. Gemäß Fig. 5 und 6 benötigt ein DAC 106 ein NAND-Gatter mit 6 Eingängen (12 Transistoren), einen Invertierer (2 Transistoren) und ein Übertragungsgatter (2 Transistoren) für jede der 64 Abstufungen. Damit werden 16 × 64 = 1024 Transistoren pro DAC 106 benötigt im Vergleich zu nur 184 Transistoren in jedem DAC 500 (Fig. 2).

Ein weiterer Vorteil ist die inhärente Umwandlungsgenauigkeit, welche sich aufgrund der CMOS-Übertragungsgatter ergibt, die benutzt werden, um sowohl Widerstandselemente als auch Schalter, deren Widerstände aufgrund von Temperaturschwankungen und herstellungsbedingten Abweichungen variieren, zu implementieren. Die CMOS-Übertragungsgatter arbeiten so, daß zu jedem Zeitpunkt entweder beide Transistoren (NMOS und PMOS) leitend oder beide nichtleitend sind. Der PMOS-Transistor hat ein größeres Breite-zu-Länge- Verhältnis als der NMOS-Transistor, um die inhärente höhere Leistungsverstärkung des NMOS-Transistors zu kompensieren; beide Transistoren weisen eine in etwa gleiche Leistungsverstärkung auf. Wenn jedes Übertragungsgatter mit niedriger (Source- und Drain-)Spannung arbeitet, dann weist der NMOS Transistor einen niedrigen, der PMOS Transistor jedoch einen hohen Widerstand (bzw. ist ausgeschaltet) auf. Bei hohen analogen Spannungen weist der NMOS-Transistor einen hohen Widerstand auf bzw. ist ausgeschaltet, während der PMOS-Transistor einen geringen Widerstand hat. Bei mittelgroßen Spannungen haben beide Transistoren in etwa mittelgroße Widerstandswerte. Somit weist das Transistorpaar, bestehend aus parallelgeschalteten NMOS- und PMOS-Transistoren, einen Widerstandswert auf, der bei Änderungen der Source- und Drainspannungen in etwa gleich bleibt. Die Spannungsabweichung durch die spannungsbedingte Widerstandsänderung liegt weit unterhalb der Auflösung des 6-Bit DAC von 0,1 Volt und ist somit vernachlässigbar.

Der Digital/Analog-Wandler 400 reduziert aufgrund seiner Eigenschaften, sowohl die Schaltkreisfläche (und damit auch die Herstellungskosten) als auch den Stromverbrauch und ist insbesondere zum Einsatz in Treiberschaltkreisen, welche eine große Anzahl von DACs benötigen, geeignet. Der DAC 400 umfaßt Schaltelemente, die eine einzige Widerstands-Teilerkette 402 zwischen ein ausgewähltes Paar von grob abgestuften analogen Referenzsignalen schalten, um das gewünschte fein abgestufte analoge Ausgangssignal erzeugen. Durch Verbindung einer einzigen Widerstands-Teilerkette 402 an ein ausgewähltes nebeneinanderliegendes Paar von grob abgestuften analogen Referenzsignalen ergeben sich erhebliche Einsparungen bezüglich des Stromverbrauchs und der Schaltkreisgröße. Weiterhin sind die Widerstands-Teilerkette 402 und die Schalter 404i, 406i und 408i in dem beschriebenen DAC 500 aus MOS-Transistoren aufgebaut, um Stabilität und Genauigkeit des DAC 500 zu gewährleisten.

Claims (21)

1. Digital/Analog-Wandler (400) mit einem Ausgang (OUT), einer Vielzahl von Eingangsanschlüssen für eine entsprechende Vielzahl analoger Referenzsignale (ARi) und einem digitale Eingangsdaten empfangenden Dekodierer (410), dadurch gekennzeichnet, daß der Digital/Analog-Wandler (400) eine Widerstands-Teilerkette (402) und eine zwischen der Widerstands- Teilerkette (402) und der Vielzahl von Eingangsanschlüssen gekoppelte Vielzahl von Schaltern (404i, 406i) umfaßt, welche vom Dekodierer (410) in Reaktion auf die empfangenen Eingangsdaten steuerbar sind.

2. Digital/Analog-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß er eine weitere, zwischen die Widerstands-Teilerkette (402) und den Ausgang (OUT) gekoppelte Vielzahl von Schaltern (408i) umfaßt.

3. Digital/Analog-Wandler nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die weitere Vielzahl von Schaltern (408i) eine entsprechende Vielzahl interner Schaltungspunkte der Widerstands-Teilerkette (402) an den Ausgang (OUT) koppelt.

4. Digital/Analog-Wandler nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Dekodierer (410) in Reaktion auf die empfangenen Eingangsdaten die Vielzahl von Schaltern (404i, 406i) so ansteuert, daß die Widerstands-Teilerkette (402) zwischen ein ausgewähltes Paar nebeneinanderliegender Eingangsanschlüsse gekoppelt wird.

5. Digital/Analog-Wandler nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Widerstands-Teilerkette (402) zwischen einen ersten und einen zweiten Schaltungspunkt (N1, N2) gekoppelt ist, und worin die Vielzahl von Schaltern (404i, 406i) eine erste Untergruppe von Schaltern (404i), welche den ersten Schaltungspunkt (N2) an eine erste Teilmenge der Vielzahl der Eingangsanschlüsse koppelt und eine zweite Untergruppe von Schaltern (406i), welche den zweiten Schaltungspunkt (N1) an eine zweite Teilmenge der Eingangsanschlüsse koppelt, umfaßt.

6. Digital/Analog-Wandler nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Widerstands-Teilerkette (402) aus vorzugsweise seriell gekoppelten MOS Transistoren und/oder seriell gekoppelten CMOS Übertragungsgattern aufgebaut ist.

7. Digital/Analog-Wandler nach Anspruch 6, dadurch gekennzeichnet, daß einer der MOS Transistoren (402-1) und/oder eines der CMOS Übertragungsgatter (402-1) in der Widerstands-Teilerkette (402) derart schaltbar ist, daß beim Abschalten ein offener Stromkreis erzeugt wird.

8. Digital/Analog-Wandler nach einem der Ansprüche 1 bis 7 dadurch gekennzeichnet, daß die Vielzahl von Schaltern (404i, 406i) MOS Transistoren und/oder CMOS Übertragungsgatter umfaßt.

9. Digital/Analog-Wandler nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Widerstand der Vielzahl von Schaltern (404i, 406i) in Verbindung mit der Widerstands-Teilerkette (402) einen Widerstands- Spannungsteiler bildet.

10. Digital/Analog-Wandler nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Widerstand jedes der Vielzahl von Schaltern (404i, 406i) im wesentlichen gleich jedem Widerstand (402i) in der Widerstands-Teilerkette (402) ist.

11. Treiberschaltkreis für eine Flüssigkristallanzeige, dadurch gekennzeichnet, daß eine Vielzahl von Digital/Analog-Wandlern (400) mit jeweils separaten Widerstands-Teilerketten (402) zur Erzeugung eines analogen Ausgangssignals vorgesehen ist.

12. Treiberschaltkreis nach Anspruch 11, dadurch gekennzeichnet, daß jeder Digital/Analog-Wandler (400) eine Spalte der Flüssigkristallanzeige ansteuert.

13. Treiberschaltkreis nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß jeder Digital/Analog-Wandler (400) Schaltkreise (404i, 406i) zum Koppeln umfaßt, welche die Widerstands-Teilerkette (402) zwischen ein nebeneinander liegendes Paar analoger Referenzsignale (ARi) koppeln.

14. Treiberschaltkreis nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß jeder Digital/Analog-Wandler (400) Dekodierer (410) umfaßt, welche die Schaltkreise (404i, 406i) zum Koppeln in Reaktion auf digitale Eingangssignale kontrollieren.

15. Treiberschaltkreis nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß der Widerstand der in jedem Digital/Analog-Wandler enthaltenen Schaltkreise (404i, 406i) zum Koppeln in Verbindung mit der Widerstands-Teilerkette (402i) benutzt wird, um einen Widerstands- Spannungsteiler zu bilden.

16. Treiberschaltkreis nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, daß die Schaltkreise (404i, 406i) zum Koppeln und die Widerstands-Teilerkette (402) MOS Transistoren umfassen.

17. Treiberschaltkreis nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, daß die Schaltkreise (404i, 406i) zum Koppeln und die ohmschen Komponenten (402i) in der Widerstands-Teilerkette (402) CMOS Übertragungsgatter umfassen.

18. Verfahren zur Umwandlung eines digitalen Signals in ein analoges Signal durch Erzeugen einer Vielzahl von grob abgestuften analogen Referenzsignalen an einer Vielzahl von Abgriffen, dadurch gekennzeichnet, daß eine Signalteilungskette verwendet, in Reaktion auf ein Eingangssignal die Signalteilungskette dementsprechend selektiv zwischen nebeneinander liegende Paare der Vielzahl der Abgriffe gekoppelt und eine Vielzahl von fein abgestuften analogen Referenzsignalen erzeugt wird.

19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß eines der Vielzahl von grob oder fein abgestuften analogen Referenzsignalen an einen Ausgang selektiv gekoppelt wird.

20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß beim selektiven Koppeln eines der Vielzahl von grob oder fein abgestuften analogen Referenzsignalen an einen Ausgang, wenn eines der Vielzahl der grob abgestuften analogen Referenzsignale an den Ausgang gekoppelt wird, ein Stromweg in der Signalteilungskette abgeschaltet wird.

21. Verfahren nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, daß als Signalteilungskette eine Widerstands-Teilerkette verwendet und das Koppeln mit einem Selektionsschaltkreis, insbesondere mit einer Vielzahl von Schaltern, durchgeführt wird, wobei der Widerstand des Selektionsschaltkreises, insbesondere der Vielzahl von Schaltern, mit der Widerstands-Teilerkette kombiniert wird, um die Vielzahl der fein abgestuften analogen Referenzsignale zu erzeugen.