JP4117946B2 - 低電力液晶ディスプレィ・ドライバ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、一般的には集積回路に関し、特に、消費電力及び回路の寸法を実質的に低減する、改良された液晶ディスプレィ（ＬＣＤ）カラム・ドライバ回路に関する。
【０００２】
【従来の技術】
液晶ディスプレィは２つの垂直の層と水平の偏光子との間に挟まれた液晶層と、２つの垂直層と水平グリッド・ワイヤとから作られている。アクティブマトリックスＬＣＤパネルは、各（ｘ，ｙ）グリッド・ポイントにビルトイン薄膜トランジスタを有する。各トランジスタは、そのＬＣＤグリッド点にアナログ電圧を設定するのに使用される。各グリッド点での電気容量が、セルの状態のためのストレージユニットとして役立ち、トランジスタによって変更又はリフレッシュされるまでセルをその状態に保持することができる。即ち、アナログ電圧をストアするセル容量は、セルをずっとそのままにすることができ、それ故、デューティーサイクルを１００％より下で作動させたいならば、それよりも明るくすべきである。結晶はまた、色を提供するために色付けされる。水平グリッドワイヤは、行ドライバ回路によって順次駆動され、一つの行において全てのトランジスタの制御ゲートに接続し、新しいアナログ電圧（輝度）で同時に更新されるべきその行の各セルを使用可能にする。これらのアナログ電圧は、垂直グリッドワイヤを介して多数の列ドライバによって供給される。
【０００３】
ＬＣＤの利点は、低コスト、軽量、小さなサイズ、及び陰極線管（ＣＲＴ）と比べて低電力であることである。ＬＣＤのこれらの特徴のために、ポータブルコンピュータ及び連続トーン画像の小型テレビセットにＬＣＤを使用することができる。しかし、種々の色のグレートーン（即ち、輝度の変化）を生成するために、既存のＬＣＤドライバ回路は相対的に大量の電力を消費する傾向にあった。これは、ポータブルコンピュータのようなバッテリで作動する装置において大きな欠点となりうる。
図１を参照すると、典型的なＬＣＤ列ドライバ回路及びアクティブマトリックスＬＣＤのブロック図を示す。ＬＣＤドライバ回路は、ディジタル画像データを直列入力ターミナル１００で逐次受信する。例えば、画像データの６（又はそれ以上の）シリアルビットの各セットが、ＬＣＤパネルの１つのピクチャセル（又はピクセル）の一つの色について輝度情報を包含する。データは、直列−並列変換をはじめに経験する。これはデータをシフトレジスタ１０２に逐次供給することによって達成され、いったんシフトレジスタ１０２が満たされ、データをラッチ１０４内に並列に装てんする。データ（例えば、６ビット）の各ピクセルの各色は、次いで、ディジタル−アナログコンバータ（ＤＡＣ）１０６に適用される。ＤＡＣ１０６が、０．１ボルトずつ０．１ボルトから６．４ボルトまで変化する６４レベルを有するアナログ出力電圧を備える６ビットＤＡＣであると、例示の目的のために仮定する。各ＤＡＣ１０６のアナログ出力は、アクティブマトリックスＬＣＤパネル１０８内のピクセルの列を駆動する。各色に関する各ピクセルは、ドレインターミナルが列及びゲートターミナルをディスプレィの行に接続する薄膜トランジスタ１１０を含む。トランジスタ１１０のソースターミナルは、関係する結晶に関するピクセル値をストアするストレージキャパシタ１１２に接続する。ストレージキャパシタは、ディスプレイ自身の容量となりうる。
【０００４】
典型的なＬＣＤパネルは、１つの行に亘って例えば５１２ピクセルを含む。カラーディスプレィについて、各ピクセルは、赤について一つ、緑について一つ、及び青について一つの３つのディスプレイ要素及びトランジスタを含む。従って、ディスプレィの行あたり合計１５３６ディスプレイ要素があり、各々がそのＤＡＣ１０６によって駆動される。１５３６の所望のＤＡＣ１０６は、例えば１９２のＤＡＣ１０６を各々有する８つの個々の集積回路チップに分割される。ＤＡＣが多数ならば、各ＤＡＣ１０６の寸法及び消費電力は重大である。
図２及び図３は、６ビットＤＡＣ１０６の典型的な従来技術の例を示す。トランスフォーマ２００は、交流でその１次コイルの２つの入力で例えば±５ボルトの入力電圧を受ける。トランスフォーマ２００の巻き比は、６．４ボルトが８つの０．８ボルトを２次コイルの８つのタップに提供するように等しく分割されるように設計される。これらのコアースアナログリファレンス信号は、種々の多重ＤＡＣチップに供給される。各多重ＤＡＣチップは、合計６４のレジスタ２０２ｉに関して、各タップの対の間に接続された８つの等しい値のレジスタ（２０２ｉ）を含むグローバルレジスタドライバチェーン２０２を含む。従って、２次コイルからのタップの各対の間の０．８ボルトは、レジスタ分割チェーン２０２によって８つの０．１ボルト毎に更に分割される。グローバルレジスタ分割チェーン２０２からの６４の細かいアナログリファレンス電圧出力は、種々のＤＡＣ１０６によってチップで共用される（上述の例では、チップは１９２のＤＡＣ１０６を含む）。各ＤＡＣ１０６は、ＤＡＣの出力に接続されるべき６４のアナログリファレンス電圧のうちの一つを各々選択する８つのスイッチの８つのスイッチバンク２０４ｉを含む。スイッチバンク２０４ｉのスイッチは、ディジタルピクセルデータに応答するデコーダ２０６ｉによって制御される。
【０００５】
図３に示すように、各スイッチバンク２０４ｉは８つのスイッチ３００で作られる。各スイッチ３００は、デコーダ２０６ｉ内の６入力ＮＡＮＤゲート３０２によって制御される。ＮＡＮＤゲート３０２は、ラッチ１０４（図１）から６ビットピクセルデータを受信する。従って、６ビットピクセルデータは、アクティブマトリックスＬＣＤパネルの薄膜トランジスタのドレインに供給されるべきである、０．１乃至６．４ボルトの範囲で０．１ずつ増加するアナログ電圧の６４の離散レベルのうちの一つを選択する。
【０００６】
【発明が解決しようとする課題】
従来技術の回路と関係する多くの欠点がある。第１に、この従来技術に関して、グローバルレジスタ分割チェーン２０２の各電圧出力は、１９２のＬＣＤ列と同じくらい多く関連する大きな容量の負荷を駆動することができなければならない。ＤＡＣチップによって駆動される全てのビットが、例えば０．１ボルトから途中ずっと６．０ボルトまで同時にスイッチするように要求されることがまた可能である。このことを受信可能レートで達成するために、レジスタ分割器２０２−８の６．０ボルトタップは、非常に低いインピーダンスを示さなければならない。このことは、グローバルレジスタ分割チェーン２０２において使用されるレジスタの最大寸法を制限する。レジスタ分割器２０２において相対的に小さな抵抗を採用することにより、各多重ＤＡＣチップによってより大きな電流の消費が生じる。多数のＤＡＣ１０６がＬＣＤドライバシステムにおいて要求されるならば、レジスタ分割器によって消費される総電流は、非常に多量になる。例えば、２０２−８ドライバにおいて６．０ボルトタップの一つだけが全てのＤＡＣ出力を駆動するとしても、全ての８つの抵抗分割器２０２−１，２０２−２，・・・２０２−８が電力を消費するので、この設計に関連する浪費がある。更に、従来技術のデコーディング・スキームは、回路領域に加わる非常に多数のゲート（６４の６入力デコーダゲート）を要求する。
【０００７】
それゆえ、小さな電力と面積を消費するＬＣＤカラムドライバ回路の必要性がある。
【０００８】
【課題を解決するための手段】
本発明は、消費電力と回路面積の両方を実質的に低減させるディジタル−アナログ・コンバータ（ＤＡＣ）を提供する。本発明のＤＡＣは、液晶ディスプレィドライバ回路の使用に特に適している。概して、ＤＡＣは、適当なコアースアナログリファレンス信号の対の間のそれ自身の抵抗分割チェーンをスイッチする回路を含み、所望の細かいアナログ出力信号を生成するための適当な分割チェーンノードを選択する。ディジタル入力の最上位ビットに基づいて、本発明のＤＡＣは、隣接するコアースアナログリファレンス信号の対を選択し、選択された対の間のその抵抗分割器をスイッチする。ディジタル入力の最下位ビットは次いで、ＤＡＣ出力にスイッチされるべき抵抗分割器に沿って特定のタップを選択する。
【０００９】
更に、本発明によるＤＡＣの極めて有効な実施によって、ＬＣＤドライバシステムにおける多重ＤＡＣチップ内の各ＤＡＣが、それ自身の抵抗電圧分割チェーンを有することができ、好ましくは、小さなＭＯＳトランジスタから製造される。このことにより実質的な電力及び面積の節約を生じる。
本発明の一つの実施形態では、抵抗分割器及びＤＡＣのスイッチは、ＤＡＣのトラッキング及び精度を改善するためにＭＯＳトランジスタから作られる。好ましい実施形態では、抵抗要素として作用するスイッチがまた、全体の電圧分割チェーンを形成するために、分割チェーンの抵抗要素と結合する。
従って、一つの実施形態では、本発明は複数のディジタル−アナログコンバータを含む液晶ドライバ回路を提供し、各ディジタル−アナログコンバータは専用抵抗分割チェーンを有する。各ディジタル−アナログコンバータは更に、対応する複数のアナログリファレンス信号を受信する複数の入力タップと、抵抗分割器と、抵抗分割器と入力タップとに結合された複数のスイッチと、ディジタル入力を受信し、それに応答して選択された隣接する入力タップの対の間の抵抗分割器を結合するために複数のスイッチを制御するデコーダとを含む。一つの実施形態では、抵抗分割器及び複数のスイッチはＭＯＳトランジスタから成る。好ましい実施形態では、ＭＯＳ抵抗分割器はＭＯＳスイッチを含む。
【００１０】
更に別の実施形態では、本発明は、ＭＯＳトランジスタを有する抵抗分割器と、抵抗分割器に結合された複数のスイッチと、複数のスイッチに結合されたデコーダとを含む。好ましい実施形態によるＤＡＣにおける抵抗分割器は、選択された複数のスイッチを含む。
本発明のＬＣＤドライバ及びディジタル−アナログコンバータの特徴及び利点の更なる理解は、詳細な説明及び図面を参照すべきである。
【００１１】
【発明の実施の形態】
図４を参照すると、本発明によるＬＣＤドライバ回路に使用するためのディジタル−アナログ・コンバータ（ＤＡＣ）４００の簡単な実施形態が示されている。図２のＤＡＣ構成のように、トランス２００がＡＲ１からＡＲｎまでｎタップでアナログ・リファレンス信号を供給する。しかしながら、多くの抵抗を備える長い抵抗分割器を形成するために、各々隣接するタップの対の間に、抵抗分割チェーン（図２の２０２）を使用する代わりに、ＤＡＣ４００は、隣接するタップの種々の対の間で単一の抵抗分割器４０２によって選択的にスイッチすることができるスイッチ及び抵抗要素の革新的な組み合わせを採用する。
本発明の好ましい実施形態による抵抗分割チェーン４０２は、ノードＮ１とノードＮ２との間に直列に接続された抵抗要素４０２−１，４０２−２，・・・４０２−（ｎ−２）を含む。抵抗スイッチ４０４の第１のバンクが、ノードＮ２を種々のアナログ・リファレンス・タップにスイッチ可能に接続し、抵抗スイッチ４０６の第２のバンクがノードＮ１を種々のアナログ・リファレンス・タップにスイッチ可能に接続する。従って、第１のバンク４０４からのスイッチ及び第２のバンク４０６からのスイッチに選択的にターンオンすることによって、分割チェーン４０２は、プライマリ・アナログ・リファレンス信号タップグランド、ＡＲ１，ＡＲ２乃至ＡＲｎの間を接続する。
【００１２】
内部ノードＮＰ２、・・・ＮＰ（ｎ−２）及び分割チェーン４０２のノードＮ１及びＮ２は、細かい（例えば、０．１ボルト増加）アナログ信号を提供する。これらの内部ノードＮ１、ＮＰ２，・・・ＮＰ（ｎ−２）は、スイッチ４０８の第３のバンクを介して出力ノードＯＵＴをスイッチ可能に接続する。以下で詳細に議論するように、本発明によるＤＡＣ４００のスイッチ４０４及び４０６はまた、全体的な電圧分割チェーンの一部を形成する抵抗要素として作動する。種々のスイッチバンクの全てのスイッチは、デコーダ４１０の出力によって制御される。デコーダ４１０は、ＤＡＣに対するディジタル入力データを受信し、データをデコードし、出力ターミナルＯＵＴで所望のアナログ信号を作り出すようなスイッチを制御する。
【００１３】
本発明の回路の作動を、図５に示す例示的な実施形態と関連して以下に詳細に説明する。図５を参照すると、本発明の好ましい実施形態によって実行される具体的には６ビットＤＡＣ５００を示す。同じ参照番号が、図４及び５の双方の同じ回路ブロックを識別するのに使用されている。図５に示されている例示的な回路の実施において、ＤＡＣ５００は、６ビットディジタルデータ（Ａ０，Ａ１，Ａ２，Ａ３，Ａ４及びＡ５）を、０．１ボルトから６．４ボルトまで０．１ボルトずつ増加する範囲で６４アナログ電圧レベルのうちの１つに変換する６ビットＤＡＣである。これらの特定の数を例示の目的に限ってここで用いられていることを理解すべきであり、あらゆるサイズのＤＡＣが本発明の技術から利益を得られる。
【００１４】
ＤＡＣの精度を向上させるために、本発明は好ましくは、種々のスイッチバンクのスイッチと分割チェーン４０２の抵抗要素の両方を実行するためのＣＭＯＳトランスミッションを採用する。従って、スイッチ４０４ｉ、４０６ｉ及び４０８ｉのうちのひとつひとつが、示したようなトランスミッション・ゲートを形成するために接続されたＮＭＯＳとＰＭＯＳの対で作られている。各スイッチにおけるＮＭＯＳ及びＰＭＯＳトランジスタのゲート・ターミナルは、デコーダ４１０によって供給された相補信号を受信する。同様に、抵抗分割チェーン４０２における各抵抗要素４０２−ｉは、ＣＭＯＳトランスミッションゲートを形成するために接続されたトランジスタのＮＭＯＳ及びＰＭＯＳの対で作られる。６つのトランスミッションゲート４０２について、５つ（４０２−２乃至４０２−６）はアレイＯＮであり、１つ（４０２−１）はスイッチ可能に作られている。従って、各トランスミッションゲート４０２−２乃至４０２−６のＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲートターミナルは、正電圧（例えば、約６．４ボルトの電源Ｖｃｃ）及びグランドにそれぞれ接続する。スイッチ可能なトランスミッションゲート４０２−１は、分割チェーン４０２に沿って選択的な切断を提供する。
【００１５】
図５の例示的な実施形態では、デコーダ４１０は、１５個の３入力ＮＡＮＤゲート４１２と、真及び６ビットディジタル入力データの補数の種々の組み合わせをそれらの入力で受信する１つの２入力ＮＡＮＤゲート４１４とを含む。種々のＮＡＮＤゲートの出力は、示されたようにスイッチを制御する。
スイッチ４０８のサイズは、出力を駆動する際に一定の時間を低減するためのそれらの抵抗を最小にするように選択される。スイッチ４０４，４０６及び４０２−１のＮＭＯＳトランジスタのサイズは、互いに等しく、トランスミッションゲート４０２−２から４０２−６におけるＮＭＯＳトランジスタのものに等しい。同様に、これらの要素の全てのＰＭＯＳトランジスタは同じサイズである。電圧分割機能において参加する抵抗要素に関する抵抗の値は、スピードとパワーの間の妥協である。
【００１６】
上述したように、ＣＭＯＳトランスミッションゲートが、スイッチングと抵抗電圧分割との双方を実行することは本発明の特徴である。結合されたスイッチングと抵抗機能は、変換の特定の種々の例を記載することによって明らかになるであろう。第１の例では、ＤＡＣ５００がその６つの入力Ａ５，Ａ４，Ａ３，Ａ２，Ａ１及びＡ０でデータ１１１１１１を受信することを仮定する。このディジタル入力は、６．４ボルトのアナログ値に対応する。ロジック「１」信号を全て受信するＡ３，Ａ４及びＡ５に関して、ＮＡＮＤ４１２−１は、ノードＮ２及びＮ１を接続するトランスミッションゲート４０４−８及び４０６−８を、アナログリファレンス信号６．４ボルト及び５．６ボルトにそれぞれターンオンする。ターミナルゲート４０８−７はまた、その入力でＡ１＝" １" 及びＡ２＝" １" を受信するＮＡＮＤゲート４１４によってターンオンされる。しかしながら、トランスミッションゲート４０２−１は、ＮＡＮＤゲート４１２−９によってターンオフされ、ノードＮ１とＮ２の間の抵抗パスを中断する。結果として生じる抵抗分割チェーンは、簡単な仕方で図６Ａに示されている。トランスミッションゲート４０２−１がターンオフされるので、分割チェーン４０２はいかなる電流をも引き込まず、アナログ信号６．４ボルトは出力ターミナルＯＵＴに直接供給される。
【００１７】
次いで、アナログ信号６．３ボルトに対応するディジタルデータ１１１１１０を入力することを考慮する。ＮＡＮＤゲート４１２−１はトランスミッションゲート４０４−８および４０６−８を依然としてターンオンし、ＮＡＮＤゲート４１４はトランスミッションゲート４０８−７をターンオンする。しかしながら、このとき、ＮＡＮＤゲート４１２−９は、ノードＮ１及びＮ２の間の電流パスを生成するスイッチ４０２−１をターンオンする。結果として生じる平衡抵抗分割チェーンを、図６Ｂの簡単な図に示す。図６Ｂに示したように、１１１１１０のディジタル入力データに対応して、Ｒのオン抵抗（on-resistance ）を各々有する（スイッチ４０４−８及び４０６−８を含む）８つの伝導トランスミッションゲートが６．４ボルトと５．６ボルトの間で接続する。６．４ボルトから０．８ボルト（６．４−５．６）の８分の１を引いた信号、即ち、６．４−０．１＝６．３ボルトがノードＮ２、従って、出力ターミナルＯＵＴで現れる。以前の例（１１１１１１の入力）と同様にこの場合における出力は、ノードＮ２で利用されうる。しかしながら、１１１１１１の場合では、Ｎ２がタップ電圧６．４ボルトであり、一方、１１１１１０の場合では、Ｎ２が６．４−０．１＝６．３ボルトである。
【００１８】
最後に、アナログ信号５．４ボルトに対応するディジタルデータ１１０１０１の入力を考慮する。Ａ５＝" １" 、Ａ４＝" １" 及びＡ３＝" ０" に関して、ＮＡＮＤゲート４１２−２は、抵抗トランスミッションゲート４０４−７及び４０６−７をターンオンし、ノードＮ２及びＮ１を５．６ボルト及び４．８ボルトでそれぞれリファレンス信号に接続する。Ａ０＝" １" ，Ａ１＝" ０" 及びＡ２＝" １" に関して、ＮＡＮＤゲート４１４はトランスミッションゲート４０８−７をターンオフし、ＮＡＮＤゲート４１２−９はトランスミッションゲート４０２−１をターンオンし、ＮＡＮＤゲート４１２−１５はトランスミッションゲート４０８−６をターンオンする。結果として生じる平衡抵抗分割チェーンを簡単な仕方で図６Ｃに示す。従って、（図５のノードＮＰ６に対応する）ノードＮ３の電圧、及びそのための出力ターミナルＯＵＴでの電圧は、５．６Ｖ−０．２Ｖ（＝２×〔（５．６−４．８）／８〕）、即ち５．４Ｖに等しい。
【００１９】
本発明によるＤＡＣ実施の種々の利点の中で、消費電力の削減は非常に重要である。リファレンス信号の各対の間の抵抗分割器がディジタル入力データに無頓着な電流を浪費するという従来技術の実施と異なり、本発明のＤＡＣでは、隣接するアナログリファレンス信号の対の間の単一の抵抗分割器によってのみ浪費される。本発明の各ＤＡＣが単一の出力を駆動するので、図５に示した例示的な実施形態の分割チェーンにおける各抵抗要素は、図２に示した従来技術ＤＡＣの抵抗要素と同じくらい高い１９２倍である抵抗を有する。各アクティブ抵抗分割器は、６．４ボルト離れているタップの代わりに、０．８ボルト離れているタップの間にあるので、ここに記載した例示的なシステムは、かくして本発明の技術が消費電力において８倍減少する。
【００２０】
更に、ＬＣＤドライバシステムにおいて使用されるとき、本発明のＤＡＣは、例えば、多重ＤＡＣチップにおける１９２個のＤＡＣによって割り当てられた出力のグローバル抵抗電圧分割チェーンを除去する。図４に示したようなＤＡＣ４００は、細かい（０．１ボルト）アナログリファレンス信号を、最小の回路構成要素を用いてコアースアナログリファレンス信号の対の間毎に提供する。従って、この回路は、実質的に回路領域を減少させる間、各出力（即ち、ＬＣＤパネルの各カラム）について繰り返される。図２及び３に示された従来技術は、６入力ＮＡＮＤゲート（１２トランジスタ）と、インバータ（２トランジスタ）と、６４アナログレベルの各々に関するトランスミッションゲート（２トランジスタ）とを要求する。これは、従来技術のＤＡＣあたり有効な１６×６４＝１０２４トランジスタとなる。これは、図５に示した本発明の例示的な実施形態の各ＤＡＣにおける１８４個のトランジスタとだけ匹敵する。
【００２１】
本発明の更なる利点は、抵抗要素と、温度及びプロセス変化を超えた抵抗トラックのスイッチとの両方を実施するためにＣＭＯＳトランスミッションゲートの使用から生じる固有の精度である。ＣＭＯＳトランスミッションゲートは、両方のトランジスタ（ＮＭＯＳ及びＰＭＯＳ）が伝導型か、両方が非伝導型のいずれかである全てのときに作動する。ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタの固有のより高いゲインを補償するためにＮＭＯＳトランジスタよりも大きな長さに対する幅の比を有するように設計される。即ち、双方は、同じ相互コンダクタンスについて有するように設計される。各トランスミッションゲートは低い（ソース及びドレイン）電圧で作動し、ＮＭＯＳトランジスタは低抵抗であり、ＰＭＯＳトランジスタは高抵抗又はオフである。高アナログ電圧では、ＮＭＯＳトランジスタは高抵抗又はオフであり、一方、ＰＭＯＳトランジスタは低抵抗である。中間の電圧では、両トランジスタは中間の抵抗を有する。従って、平行なＮＭＯＳ及びＰＭＯＳのトランジスタの対は、ソース及びドレイン電圧変化と同じ合理的な抵抗を提供する。電圧に対する抵抗の変化のための電圧エラーは、０．１ボルト以下で非常に小さく、従って無視できる程度である。
【００２２】
結論として、本発明は、面積（従ってコスト）と消費電力の両方を実質的に減少させるアナログ−ディジタルコンバータ（ＤＡＣ）回路を提供する。本発明のＤＡＣは特に、多数のＤＡＣを要求するＬＣＤドライバシステムに用いることが適している。ＤＡＣは、所望のファインアナログ出力信号を生成するために、コアースアナログリファレンス信号の隣接する選択された対の間の単一抵抗分割器をスイッチする回路を含む。従って、コアースアナログリファレンス信号の隣接する選択された対の間の単一抵抗分割器を接続することだけによって、本発明は実質的に消費電力と回路サイズを減少させる。更に、抵抗分割器と、本発明の好ましい実施形態によるＤＡＣのスイッチとの両方は、トラッキングとＤＡＣの精度とを向上させるために、ＭＯＳトランジスタを作り上げる。上記したものは本発明の好ましい実施形態の完全な記載であるので、種々の変形実施形態、修正及び均等の範囲を使用することが可能である。従って、本発明の範囲は、上記を参照せずに決めることができるが、特許請求の範囲及びその均等の範囲で決められた範囲で決定されるべきである。
【図面の簡単な説明】
【図１】液晶ディスプレイ用の典型的なカラムドライバ回路のブロック図である。
【図２】ＬＣＤドライバ回路に用いられる典型的なディジタル−アナログコンバータ（ＤＡＣ）の従来技術である。
【図３】図２のＤＡＣに使用される抵抗分割チェーンの典型的な従来技術である。
【図４】本発明に関するＬＣＤドライバ回路に使用するためのＤＡＣの簡単な実施形態である。
【図５Ａ】本発明の好ましい実施形態による６ビットＤＡＣの具体例の上半分を示す。
【図５Ｂ】本発明の好ましい実施形態による６ビットＤＡＣの具体例の下半分を示す。
【図６Ａ】例示的なディジタル入力データに応答して、図５の回路から生じる簡単にした等価的な抵抗分割回路を示す。
【図６Ｂ】例示的なディジタル入力データに応答して、図５の回路から生じる簡単にした等価的な抵抗分割回路を示す。
【図６Ｃ】例示的なディジタル入力データに応答して、図５の回路から生じる簡単にした等価的な抵抗分割回路を示す。
【符号の説明】
４００ ディジタル−アナログ・コンバータ（ＤＡＣ）
４０２ 抵抗分割器
４０４ 抵抗スイッチ
４０６ 抵抗スイッチ
４０８ スイッチ
４１０ デコーダ
５００ ＤＡＣ

Claims (4)

1. 出力を備えるコンバータ回路であって、
   対応する複数のアナログリファレンス信号を受信するように接続された複数の入力タップと、
   前記複数の入力タップにそれぞれ接続された入力端子と第１のノードＮ１にそれぞれ接続された出力端子とを有する第１の複数のトランジスタを含む第１のスイッチバンクと、
   前記複数の入力タップにそれぞれ接続された入力端子と第２のノードＮ２にそれぞれ接続された出力端子とを有する第２の複数のトランジスタを含む第２のスイッチバンクと、
   前記第１のノードと前記第２のノードとの間に直列接続された複数の抵抗要素を含むとともに複数の内部ノードを含む抵抗分割チェーンと、
   前記抵抗分割チェーンの複数の内部ノードにそれぞれ接続された入力端子と出力端子とを有する第４の複数のトランジスタを含む第３のスイッチバンクと、
   ディジタル入力を受信し、それに応答して、隣接する入力タップの選択された対の間に抵抗分割チェーンを接続するために、前記第１及び第２のスイッチバンクを制御するデコーダと、を有し、
   前記抵抗分割チェーンと共同して前記第１の複数のトランジスタの抵抗が抵抗電圧分割器を形成し、
   前記第１の複数のトランジスタの各々の抵抗が、前記抵抗分割チェーンにおける各抵抗要素の抵抗と実質的に等しく、
   前記第１、第２及び第３のスイッチバンクの各スイッチ並びに前記抵抗分割チェーンの各抵抗要素が並列接続されたＮＭＯＳとＰＭＯＳのトランジスタ対で構成されたＣＭＯＳトランスミッションゲートから成り、すべてのＮＭＯＳトランジスタが実質的に同じサイズであり、すべてのＰＭＯＳトランジスタが実質的に同じサイズである、コンバータ回路。
2. スイッチ可能なＣＭＯＳトランスミッションゲートである１つの抵抗要素を除き、前記直列接続された他の抵抗要素の各々は、常時ターンオンしているＣＭＯＳトランスミッションゲートであり、このＣＭＯＳトランスミッションゲートは、低電位に接続されたゲート端子を有するＰＭＯＳトランジスタと高電位に接続されたゲート端子を有するＮＭＯＳトランジスタとから構成されている、請求項１に記載のコンバータ回路。
3. 複数のディジタル−アナログコンバータを有する液晶ディスプレイ（ＬＣＤ）ドライバであって、各ディジタル−アナログコンバータが、
   対応する複数のアナログリファレンス信号を受信するように接続された複数の入力タップと、
   前記複数の入力タップにそれぞれ接続された入力端子と第１のノードＮ１にそれぞれ接続された出力端子とを有する第１の複数のトランジスタを含む第１のスイッチバンクと、
   前記複数の入力タップにそれぞれ接続された入力端子と第２のノードＮ２にそれぞれ接続された出力端子とを有する第２の複数のトランジスタを含む第２のスイッチバンクと、
   前記第１のノードと前記第２のノードとの間に直列接続された複数の抵抗要素を含むとともに複数の内部ノードを含む抵抗分割チェーンと、
   前記抵抗分割チェーンの複数の内部ノードにそれぞれ接続された入力端子と出力端子とを有する第４の複数のトランジスタを含む第３のスイッチバンクと、
   ディジタル入力を受信し、それに応答して、隣接する入力タップの選択された対の間に抵抗分割チェーンを接続するために、前記第１及び第２のスイッチバンクを制御するデコーダと、を有し、
   前記抵抗分割チェーンと共同して前記第１の複数のトランジスタの抵抗が抵抗電圧分割器を形成し、
   前記第１の複数のトランジスタの各々の抵抗が、前記抵抗分割チェーンにおける各抵抗要素の抵抗と実質的に等しく、
   前記第１、第２及び第３のスイッチバンクの各スイッチ並びに前記抵抗分割チェーンの 各抵抗要素が並列接続されたＮＭＯＳとＰＭＯＳのトランジスタ対で構成されたＣＭＯＳトランスミッションゲートから成り、すべてのＮＭＯＳトランジスタが実質的に同じサイズであり、すべてのＰＭＯＳトランジスタが実質的に同じサイズである、液晶ディスプレイ（ＬＣＤ）ドライバ。
4. スイッチ可能なＣＭＯＳトランスミッションゲートである１つの抵抗要素を除き、前記直列接続された他の抵抗要素の各々は、常時ターンオンしているＣＭＯＳトランスミッションゲートであり、このＣＭＯＳトランスミッションゲートは、低電位に接続されたゲート端子を有するＰＭＯＳトランジスタと高電位に接続されたゲート端子を有するＮＭＯＳトランジスタとから構成されている、請求項３に記載の液晶ディスプレイ（ＬＣＤ）ドライバ。

Images