JPH06242742A - フラットパネルディスプレイ - Google Patents

Abstract

(57)【要約】 【目的】本発明は、フラットパネルディスプレイに関
し、２つの基準電圧を交互に切換えて基準電圧間の電流
パス形成を回避し、少ない基準電圧で多階調表示を実現
しつつ、より一層の消電力化を達成することを目的とす
る。 【構成】本発明は、ｎビット表現の表示データの上位ｍ
ビットの内容に従って、異なる電位を有する複数の基準
電圧の中から電位の隣接する２つの基準電圧を選択する
選択手段と、前記表示データの上位ｍビットを除く下位
ｎ−ｍビットの内容に基いて、前記２つの基準電圧の一
方を選択するか、又は、前記２つの基準電圧の双方を交
互に切り替えて選択するかを決定する決定手段とを備
え、選択された基準電圧を画素セルの表示電圧として使
用することを特徴とする。又は、前記下位ｎ−ｍビット
が２ビット以上であり、前記２つの基準電圧の双方を交
互に切り替える際の周期を、下位ｎ−ｍビットの内容に
対応させたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、容量性表示素子を用い
た中間電圧方式の多階調表示フラットパネルディスプレ
イに関し、詳細には、同ディスプレイのディジタル・デ
ータドライバの構成を簡素化して、より一層の消電力化
を意図したフラットパネルディスプレイに関する。

【０００２】一般に、ＬＣＤ（liquid crystal displa
y）やＥＬＰ（electroluminescent panel）等の容量性
表示素子を使用するフラットパネルディスプレイは、Ｃ
ＲＴ（cathode ray tube）に比べて設置性や省電力性の
点で優位であり、特に、可搬型のコンピュータ等に多用
されるが、バッテリの高寿命要求から、より一層の消費
電力抑制が求められている。

【０００３】

【従来の技術】 第１の従来例 図１９は、特に限定しないが、カラーＴＦＴ（thin fil
m transistor）液晶パネルの平面構造図である。この図
において、１は表示領域の全面に敷き詰められた共通電
極（コモン電極ともいう）であり、共通電極１の上に
は、液晶（図示略）を間にして多数の画素電極２_(j,i)*
（但し、ｊは行番号、ｉは列番号、＊は色記号）が配置
されている。２_(j,i)R、２_(j,i)Gおよび２_(j,i)Bで、赤
（Ｒ）、緑（Ｇ）、青（Ｂ）の３ドットからなる１画素
を構成する。

【０００４】ＤＬ_i*は、マトリクス状に配列された画素
電極２_(j,i)*の列毎に敷設されたデータバスライン、Ｇ
Ｌ_j は同じく画素電極２_(j,i)*の行毎に敷設されたゲー
トバスラインである。ＧＬ_j の１本に所定のオン電圧を
加えると、そのＧＬ_j につながる１行分のスイッチング
デバイス（ＴＦＴ）３_(j,i)*の全てがオン状態となり、
その行（例えば１行目）の画素電極２_(j,1)*がＤＬ_i*に
接続される。このため、画素クロックに同期させてＤＬ
_1R、ＤＬ_1G、ＤＬ_1B、ＤＬ_2R、ＤＬ_2G、ＤＬ_2B、……に
順次に表示電圧を与えていけば、Ｒ、Ｇ、Ｂの各ドット
をその表示電圧に応じた階調で表示させることができ
る。

【０００５】図２０は、１６階調の表示電圧を発生する
データドライバのブロック図である。この図において、
４は水平走査信号に同期したタイミング信号ＳＰを画素
クロックＣＬＫごとにシフトさせて画素ラッチ信号ＳＰ
₁ 、ＳＰ₂ 、……、ＳＰ_X （Ｘは１行の総ドット数；Ｘ
÷３＝総画素数）を発生するシフトレジスタ、５は画素
ラッチ信号ＳＰ₁ 、……に従ってシリアル列のカラー表
示データＲ、Ｇ、Ｂを順次にラッチするデータレジス
タ、６は水平走査信号に同期したタイミング信号ＬＰに
従ってデータレジスタ５に格納された１行分の表示デー
タＲ、Ｇ、Ｂを一度にラッチするデータラッチ、７はデ
ータラッチ６に格納されたドットごとのデータをデコー
ドし、そのデコード結果に応じた表示電圧を複数の基準
電圧Ｖ０〜Ｖ１５の中から選択してデータバスライン
（図１９のＤＬ_j*参照）に印加するデコーダ＆セレクタ
である。

【０００６】ここで、基準電圧のＶ０は階調「１」に対
応し、Ｖ１は階調「２」に対応し、……、Ｖ１５は階調
「１６」に対応している。すなわち、基準電圧と階調は
１対１で対応しており、この例の場合、１６階調表示で
あるから、基準電圧の数は１６種類必要になる。しかし
ながら、基準電圧と階調を１対１で対応させると、特に
１６階調を越える多階調表示の場合に、回路構成の複雑
化や装置の大型化および電力消費の増大を招くので好ま
しくない。

【０００７】 第２の従来例 そこで、基準電圧の種類を増加することなく多階調表示
への適用を可能にした「中間電圧方式」が知られてい
る。図２１（ａ）は同方式を採用した１６階調用データ
ドライバのブロック図である。なお、図２０と同一のブ
ロックには共通の符号を付してある。

【０００８】デコーダ＆セレクタ７ａには、９種類の基
準電圧Ｖ０〜Ｖ８が与えられており、この数は表示階調
の１／２である。基準電圧Ｖ０〜Ｖ８はそれぞれ奇数番
目の階調「１、３、５、……、１５」に対応し、残りの
偶数番目の階調「２、４、６、……、１６」は、２つの
基準電圧の中間電圧として生成する。図２０（ｂ）は、
中間電圧の生成回路である。ここでは、階調「２」に対
応した大きさの表示電圧を発生する例を示している。Ｒ
ａおよびＲｂはアナログスイッチのオン抵抗（但し、Ｒ
ａ＝Ｒｂ）であり、これらの接続点にはＶ０とＶ１の中
間電圧、すなわち［（Ｖ０＋Ｖ１）／２］の表示電圧が
現れる。

【０００９】

【発明が解決しようとする課題】ところで、かかる第２
の従来例にあっては、少ない基準電圧で多階調表示を実
現できるという点で有効なものの、中間電圧を発生する
際には、２つの基準電圧の間がＲａおよびＲｂによって
常に接続状態となるため、２つの基準電圧の間に無駄電
流Ｉｅ（図２１（ｂ）参照）が流れ続けてしまい、デー
タドライバ全体でＩｅ×Ｘ（Ｘは総ドット数）もの電流
が余分に消費されるといった問題点があった。 ［目的］そこで、本発明は、２つの基準電圧を交互に切
換えて基準電圧間の電流パス形成を回避し、少ない基準
電圧で多階調表示を実現しつつ、より一層の消電力化を
達成することを目的とする。

【００１０】

【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、ｎビット表
現の表示データの上位ｍビットの内容に従って、異なる
電位を有する複数の基準電圧の中から電位の隣接する２
つの基準電圧を選択する選択手段と、前記表示データの
上位ｍビットを除く下位ｎ−ｍビットの内容に基いて、
前記２つの基準電圧の一方を選択するか、又は、前記２
つの基準電圧の双方を交互に切り替えて選択するかを決
定する決定手段とを備え、選択された基準電圧を画素セ
ルの表示電圧として使用することを特徴とする。

【００１１】又は、前記下位ｎ−ｍビットが２ビット以
上であり、前記２つの基準電圧の双方を交互に切り替え
る際の周期を、下位ｎ−ｍビットの内容に対応させたこ
とを特徴とする。

【００１２】

【作用】本発明では、２つの基準電圧が交互に切り替え
られ、２つの基準電圧の間の中間電圧が生成される。従
って、２つの基準電圧間の電流パス形成が回避され、少
ない基準電圧で多階調表示を実現しつつ、より一層の消
電力化が達成される。又は、２つの基準電圧の双方を交
互に切り替える際の周期を下位ｎ−ｍビットの内容に対
応させれば、下位ｎ−ｍビットの内容に応じた多くの中
間電圧を生成でき、さらに少ない基準電圧で多階調化を
実現できる。

【００１３】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。 第１実施例 図２〜図８は本発明に係るフラットパネルディスプレイ
の第１実施例を示す図である。

【００１４】まず、図２及び図３を参照しつつ本実施例
の原理を説明する。図２において、Ｖ１、Ｖ２は便宜的
に示す２つの基準電圧（Ｖ１＜Ｖ２）であり、この基準
電圧は表示データの内容に従って選択されたものであ
る。２つのスイッチング素子Ｓａ、Ｓｂは、何れもＨレ
ベルの信号に応答してオンするもので、第１のスイッチ
ング素子Ｓａはタイミング信号ＴＰのＨレベル期間にオ
ンし、また、第２のスイッチング素子Ｓｂは、インバー
タゲートＩＮＶの出力信号（ＴＰの論理反転信号）のＨ
レベル期間、言い替えればタイミング信号ＴＰのＬレベ
ル期間にオンするようになっている。すなわち、一対の
スイッチング素子Ｓａ、Ｓｂはの何れか一方がオンであ
れば、他方は必ずオフすることになる。

【００１５】スイッチング素子Ｓａ、Ｓｂの共通側端子
は、表示パネルＰのデータバスラインを介して容量性表
示素子、例えば、ＴＦＴのオン抵抗Ｒｏｎや液晶容量Ｃ
ＬＣからなる画素セルに接続されており、オン側のスイ
ッチング素子Ｓａ、Ｓｂから画素セルへと基準電圧Ｖ
１、Ｖ２が書き込まれ、その書き込み電圧に応じた階調
が表示される。なお、図中のＲｄ、Ｃｄはデータバスラ
インの分布抵抗及び分布抵抗、ＶＣは共通電極の電圧
（コモン電圧）を表している。

【００１６】今、タイミング信号ＴＰをＨレベルに固定
してスイッチング素子Ｓａを連続的にオンさせると、画
素セルに書き込まれる電圧は基準電圧Ｖ１となり、この
基準電圧Ｖ１に対応した階調（便宜的に階調「イ」）が
表示される。また、タイミング信号ＴＰをＬレベルに固
定してスイッチング素子Ｓｂを連続的にオンさせると、
画素セルに書き込まれる電圧は基準電圧Ｖ２となり、こ
の基準電圧Ｖ２に対応した階調（便宜的に階調「ロ」）
が表示される。

【００１７】ここで、タイミング信号ＴＰを５０％周期
でＨレベルとＬレベルに変化させると、２つの基準電圧
Ｖ１、Ｖ２が同周期で交互に選択され、データバスライ
ンに印加される。図３は、タイミング信号ＴＰを周期的
に変化させたときのデータバスライン上の電位変化、す
なわち画素セルに書き込まれる電圧（画素電極電位）Ｖ
ＬＣの変化を示すグラフである。タイミング信号ＴＰ中
に記載された数字の「１₁ 、１₂、……」は第１のスイ
ッチング素子Ｓａのオン期間を、また、数字の「２₂ 、
２ ₂ 、……」は第２のスイッチング素子Ｓｂのオン期間
を表している。なお、ＨＳバーは負論理の水平同期信号
である。

【００１８】信号ＨＳの立ち上がり直後のＴＰのＨレベ
ル期間「１₂ 」で第１のスイッチング素子Ｓａがオンす
ると、ＶＬＣがＶ１に向けて所定の時定数カーブで上昇
（充電）を開始し、この時定数カーブは、ＴＦＴのＲｏ
ｎが数１０ＭΩと大きいために主として「Ｒｄ×Ｃｄ」
で支配される。従って、タイミング信号ＴＰの一周期を
Ｒｄ×Ｃｄの５倍（すなわち５τ）相当程度に選んでお
けば、ＶＬＣがＶ１に達する前に、ＴＰの次のＬレベル
期間「２₃ 」に入り、第２のスイッチング素子Ｓｂがオ
ンしてＶＬＣはそのＬレベル期間「２₃ 」の終り頃にほ
ぼＶ２の電位レベルに達することになる。

【００１９】そして、再びＴＰがＨレベル期間「１₃ 」
になると、第１のスイッチング素子Ｓａがオンし、ＶＬ
ＣがＶ２をスタート電位として、上記と同じ時定数カー
ブでＶ１の電位レベルに向けて上昇（充電）を開始し、
その後、ＴＰがＬレベル期間「２₄ 」になると、ＶＬＣ
が上記と同じ時定数カーブでＶ２の電位レベルに向けて
下降（放電）を開始し、以降、このような充放電を繰返
しながら、Ｖ１とＶ２の間の中間電位に収束する。ここ
で、収束電位は、ＴＰのＨレベルとＬレベルの比率（Ｖ
１とＶ２の選択比率に他ならない）に依存し、Ｈレベル
の割合が高ければＶ１に近い低目の中間電位となり、Ｌ
レベルの割合が高ければＶ２に近い高目の中間電位とな
る。因みに、１対１の比率とすると（Ｖ１＋Ｖ２）／２
の電圧に収束する。

【００２０】従って、２つの基準電圧の間の中間電圧を
作り出すことができると共に、タイミング信号ＴＰのＨ
レベルとＬレベルの比率を変えることにより、中間電位
のレベルを２つの基準電圧の間で自在に変更することが
できる。図４は、１６階調の表示電圧を発生するデータ
ドライバのブロック図である。この図において、１０は
水平走査信号に同期したタイミング信号ＳＰを画素クロ
ックＣＬＫごとにシフトさせて画素ラッチ信号ＳＰ₁ 、
ＳＰ₂ 、……、ＳＰ_X （Ｘは１行の総ドット数；Ｘ÷３
＝総画素数）を発生するシフトレジスタ、１１は画素ラ
ッチ信号ＳＰ₁ 、……に従ってシリアル列のカラー表示
データＲ、Ｇ、Ｂを順次にラッチするデータレジスタ、
１２は水平走査信号に同期したタイミング信号ＬＰに従
ってデータレジスタ１１に格納された１行分の表示デー
タＲ、Ｇ、Ｂを一度にラッチするデータラッチ、１３は
データラッチ１２に格納されたドットごとのデータをデ
コードし、そのデコード結果に応じた表示電圧発生して
データバスライン（図１９のＤＬ_j*参照）に印加するデ
コーダ＆セレクタ（選択手段、決定手段）である。ここ
で、Ｖ０〜Ｖ８は異なる電位（Ｖ０＜Ｖ１＜……＜Ｖ
８）を有する９種類（階調数よりも少ない）の基準電圧
であり、ＴＰ１はＨレベルとＬレベルの比率を１対１と
したタイミング信号である。

【００２１】なお、図５は、表示データ、ＨＳＹＮＣ
（水平同期信号）、ＳＰ、ＣＬＫ、ＬＰ及びＴＰ１のタ
イミング図である。図６は、デコーダ＆セレクタ１３の
要部構成図であり、１３ａはデコーダ部を、１３ｂはセ
レクタ部を表している。なお、Ｄ０〜Ｄ３はデータレジ
スタ１２に格納された１ドット分ｎビット（１６階調で
あるからｎ＝４）の表示データであり、Ｄ０が最下位ビ
ット、Ｄ３が最上位ビットである。

【００２２】デコーダ部１３ａは、ナンドゲート１４及
びインバータゲート１５を含み、表示データの最下位ビ
ットＤ０（すなわち上位の３ビットを除く１ビットであ
り、３＝ｍとするとｎ−ｍビット）がＬレベルのとき
に、タイミング信号ＴＰの論理に拘らずナンドゲート１
４からＨレベル固定の制御信号ＴＰを出力すると共に、
その反転信号ＴＰｘをインバータゲート１５から出力
し、また、同最下位ビットＤ０がＨレベルのときには、
制御信号ＴＰにタイミング信号ＴＰと逆相の信号を現わ
し、且つ、ＴＰｘにＴＰと同相の信号を現わすものであ
る。

【００２３】セレクタ部１３ｂは、２個のナンドゲート
１６、１７と、１４個（図ではそのうちの８個を記載）
のアンドゲート１８〜２５と、７個（図ではそのうちの
４個を記載）のノアゲート２６〜２９と、９個（図では
そのうちの６個を記載）のインバータゲート３０〜３５
と、同じく９個（図ではそのうちの６個を記載）のスイ
ッチング素子３６〜４１と、デコーダ回路４２とを含ん
で構成される。なお、デコーダ回路４２をデコーダ部１
３ａに含めても構わない。

【００２４】デコーダ回路４２は、表示データの上位ｍ
ビット（ここではｍ＝３；すなわちＤ１〜Ｄ３）の内容
の組み合せ（２^m 通り）に従って８種類のデコード結果
ＤＢ１〜ＤＢ８を出力する。例えば、Ｄ１、Ｄ２、Ｄ３
の内容が「０００₍₂₎ 」であればＤＢ１が有効（Ｈレベ
ル）となり、「００１₍₂₎ 」であればＤＢ２が有効（Ｈ
レベル）となり、……、「１１１₍₂₎ 」であればＤＢ８
が有効（Ｈレベル）となる。

【００２５】このような構成において、今、表示データ
の最下位ビットＤ０がＬレベルであるとすると、ＴＰは
Ｈレベル固定であるから、このＴＰが入力するナンドゲ
ート１６とアンドゲート１９、２１、２３、……、２５
の出力論理は、デコード結果ＤＢ１〜ＤＢ８によって一
義的に決まり、例えば、ＤＢ１が有効（Ｈレベル）であ
ればナンドゲート１６の出力論理がＬレベルになる。従
って、この場合は、インバータゲート３０の出力がＨレ
ベルとなり、スイッチング素子３６がオンするため、基
準電圧Ｖ０が出力される。すなわち、表示データの最下
位ビットＤ０がＬレベルである限り、残りの上位ビット
（Ｄ１〜Ｄ３）の内容に従って９種類の基準電圧Ｖ０〜
Ｖ８のうちの１つが選択される。

【００２６】一方、表示データの最下位ビットＤ０がＨ
レベルになると、今度は、ＴＰとＴＰｘがＴＰ１と同一
周期でＬレベルとＨレベルに変化することになる。但
し、ＴＰ１に対してＴＰは逆相、ＴＰｘは同相である。
今、ＤＢ１が有効（Ｈレベル）であるとすると、ＴＰの
Ｈレベル期間（ＴＰｘのＬレベル期間）では、ナンドゲ
ート１６の出力論理がＬレベルとなって基準電圧Ｖ０が
出力されるが、ＴＰのＬレベル期間（ＴＰｘのＨレベル
期間）ではアンドゲート１８の出力論理がＨレベルとな
り、ノアゲート２６の出力論理がＬレベルとなって基準
電圧Ｖ１が出力される。すなわち、ＴＰ及びＴＰｘの１
周期の間に電位の隣接する２つの基準電位（この例では
Ｖ０とＶ１）が交互に切り替えられることになる。

【００２７】従って、ＴＰ１のＨレベル期間とＬレベル
期間の比率が１対１であれば、２つの基準電圧Ｖ０、Ｖ
１によって交互に充放電される図外のデータバスライン
の電位（画素電極電位ＶＬＣ）が（Ｖ０＋Ｖ１）／２相
当の中間電位に収束するため、その中間電位に対応した
階調を表示することができる。図７は、表示データの最
下位ビットＤ０とＴＰの論理及び階調の対応図、図８
は、表示データの最下位ビットＤ０を除く上位側ビット
Ｄ１〜Ｄ３の論理組合せとそのデコード結果及び階調の
対応図である。これらの図からも理解されるように、Ｄ
０がＬレベル（論理０）のときには、基準電圧Ｖ０〜Ｖ
８の何れかが１つが選択されるが、Ｄ０がＨレベル（論
理１）のときには、ＴＰ１の半サイクル毎に２つの基準
電圧を交互に切り替えることができ、その中間電圧に応
じた階調を表示することができる。

【００２８】従って、少ない基準電圧で多階調化に対応
することができ、データドライバの構成を簡素化して小
型化及び低価格化を図ることができる。しかも、以上の
ように構成すると、２つの基準電位を取り出すためのス
イッチング素子３６、３７の一方がオンしている間は、
他方が必ずオフしているから、２つの基準電圧の間に電
流パスが形成されないため、無駄な電流消費を生ずるこ
とがない。

【００２９】従って、冒頭の第２従来例に比べて、Ｉｅ
×Ｘ（Ｉｅは１ドットあたりの無駄電流、Ｘは１行の総
ドット数）もの電力消費を抑えることができ、省電力性
をより一層高めることができる。 第２実施例 図９〜図１３は、１６階調の表示電圧を発生するデータ
ドライバのブロック図である。なお、第１実施例と同一
の構成要素には共通の回路符号を付すと共に、その説明
を省略する。

【００３０】本実施例は、より少ない基準電圧で多階調
化に対応するために、表示データの下位側の複数ビット
（ここでは下位の２ビットＤ０、Ｄ１）の内容に応じて
中間電圧のレベルを変えるようにしたものである。すな
わち、図９のデコーダ＆セレクタ（選択手段、決定手
段）４３には、第１実施例よりも少ない５種類の基準電
圧Ｖ０〜Ｖ４と、周期が同じでパルス比（ＨレベルとＬ
レベルの比）が異なる２つのタイミング信号ＴＰ１、Ｔ
Ｐ２（例えば図１０に示すようにＴＰ１のパルス比は
１：１程度、ＴＰ２のパルス比は１：２程度）が入力さ
れている。

【００３１】図１１は、デコーダ＆セレクタ４３の構成
図であり、４３ａはデコーダ部、４３ｂはセレクタ部で
ある。デコーダ部４３ａは、４個のアンドゲート４４〜
４７、３個のノアゲート４８〜５０、５個のインバータ
ゲート５１〜５５および１個のナンドゲート５６を備
え、図１２に示すように、表示データの下位２ビットＤ
０、Ｄ１が共にＬレベル（論理０）のときには、制御信
号ＴＰをＨレベル固定（その反転信号ＴＰｘをＬレベル
固定）とする一方、下位２ビットＤ０、Ｄ１が共にＬレ
ベルでないときには、その下位２ビットＤ０、Ｄ１の組
み合せに従って、ＴＰ＝ＴＰ２、ＴＰ＝ＴＰ１又はＴＰ
＝ＴＰ２バー（ＴＰ２の逆相信号）とするものである。
すなわち、表示データの下位２ビットＤ０、Ｄ１の内容
に従って、制御信号ＴＰのＨレベルとＬレベルの比を、
ＴＰ２と同値（１：２）、ＴＰ１と同値（１：１）又は
ＴＰ２の逆相信号と同値（２：１）に切り替えるもので
ある。

【００３２】セレクタ部４３ｂは、６個のナンドゲート
６０〜６５、６個のアンドゲート６６〜７１、１１個の
インバータゲート７２〜８２、３個のノアゲート８３〜
８５および５個のスイッチング素子８６〜９０を備え、
制御信号ＴＰのＨレベル期間では、表示データの上位２
ビットＤ２、Ｄ３のデコード結果ＤＥ１〜ＤＥ４（図１
３参照）に従って５種類の基準電圧Ｖ０〜Ｖ４の１つを
選択して出力するが、制御信号ＴＰのＬレベル期間で
は、Ｈレベル期間で選択された基準電圧の１つ上の電位
を有する基準電圧を選択して出力する。

【００３３】例えば、制御信号ＴＰがＨレベルのときに
デコード結果ＤＥ１が有効（Ｈレベルとなったときは、
ナンドゲート６４の出力がＬレベル、インバータゲート
７８の出力がＨレベルとなってスイッチング素子８６が
オンし、基準電圧Ｖ０が選択されるが、ＤＥ１の有効状
態のままで制御信号ＴＰがＬレベルになると、すなわち
ＴＰｘがＨレベルになると、今度はアンドゲート６６の
出力がＬレベルとなり、インバータゲート７９の出力が
Ｈレベルとなってスイッチング素子８７がオンし、先に
選択された基準電圧Ｖ０に代えてその１つ上の電位を有
する基準電圧Ｖ１が選択される。

【００３４】従って、本実施例においては、２つの基準
電圧間の無駄電流を無くすことができるというメリット
に加え、基準電圧の種類を前記実施例の９種類からさら
に５種類へと減らして１６階調表示に対応することがで
き、データドライバの構成を一層簡素化できるという特
有の効果が得られる。 第３実施例 図１４〜図１８は、６４階調の表示電圧を発生するデー
タドライバのブロック図である。なお、第１実施例およ
び第２実施例と同一の構成要素には共通の回路符号を付
すと共に、その説明を省略する。

【００３５】本実施例は、データレジスタ１１ａとデー
タラッチ１２ａの構成が６４階調用の表示データのビッ
ト数（Ｒ、Ｇ、Ｂ各６ビット構成）に対応している点
と、デコーダ＆セレクタ（選択手段、決定手段）１００
の構成が表示データのビット数および基準電圧の種類
（１７種類）に対応している点で前記各実施例と異な
る。図１６において、デコーダ＆セレクタ１００のセレ
クタ部４３ｃは、表示データの上位４ビットＤ２〜Ｄ５
をデコードしてその結果ＤＥ１〜ＤＥ１６を出力するデ
コード回路１０１と、２個のナンドゲート１０２、１０
３と、３０個（図では代表の４個を記載）のアンドゲー
ト１０４〜１０７と、１５個（図では代表の２個を記
載）のノアゲート１０８、１０９と、１７個（図では代
表の４個を記載）のインバータゲート１１０〜１１３
と、１７個（図では代表の４個を記載）のスイッチング
素子１１４〜１１７とを備える。

【００３６】デコーダ部４３ａからの制御信号ＴＰが、
ＴＰ２と同値（１：２）、ＴＰ１と同値（１：１）又は
ＴＰ２の逆相信号と同値（２：１）の何れかのパルス比
で変化している場合（表示データの下位２ビットＤ０、
Ｄ１が共にＬレベルでない場合）は、そのＨレベル期間
において選択された基準電圧（上位４ビットＤ２〜Ｄ５
のデコード結果に依存する）の１つ上の電位を有する基
準電圧をそのＬレベル期間で選択することができる。

【００３７】従って、前記各実施例と同様に２つの基準
電圧間の無駄電流を無くすことができると共に、階調数
よりも遥かに少ない１７種類の基準電圧で６４階調を実
現することができる。

【００３８】

【発明の効果】本発明によれば、以上のように構成した
ので、２つの基準電圧を交互に切換えて基準電圧間の電
流パス形成を回避でき、少ない基準電圧で多階調表示を
実現しつつ、より一層の消電力化を達成することができ
る。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】第１実施例の概念構成図である。

【図３】図２の動作波形図である。

【図４】第１実施例の１６階調表示用データドライバの
概念ブロック図である。

【図５】図４の信号波形図である。

【図６】図４のデコーダ＆セレクタの構成図である。

【図７】図６の表示データの下位ビットＤ０と制御信号
ＴＰとの対応関係図である。

【図８】図６の表示データの上位ビットＤ１〜Ｄ３とデ
コード結果ＤＥ１〜ＤＥ８との対応関係図である。

【図９】第２実施例の１６階調表示用データドライバの
概念ブロック図である。

【図１０】図９の信号波形図である。

【図１１】図９のデコーダ＆セレクタの構成図である。

【図１２】図１１の表示データの下位ビットＤ０、Ｄ１
と制御信号ＴＰとの対応関係図である。

【図１３】図１１の表示データの上位ビットＤ２、Ｄ３
とデコード結果ＤＥ１〜ＤＥ４との対応関係図である。

【図１４】第３実施例の６４階調表示用データドライバ
の概念ブロック図である。

【図１５】図１４の信号波形図である。

【図１６】図１４のデコーダ＆セレクタの構成図であ
る。

【図１７】図１６の表示データの下位ビットＤ０、Ｄ１
と制御信号ＴＰとの対応関係図である。

【図１８】図１６の表示データの上位ビットＤ２〜Ｄ５
とデコード結果ＤＥ１〜ＤＥ１６との対応関係図であ
る。

【図１９】カラーＴＦＴ液晶パネルの平面構造図であ
る。

【図２０】第１従来例の１６階調表示用データドライバ
のブロック図である。

【図２１】第２従来例の１６階調表示用データドライバ
のブロック図および中間電圧生成回路の構成図である。

【符号の説明】

Ｖ０、Ｖ１、Ｖ２、……：基準電圧 Ｄ０、Ｄ１、……：表示データ １３、４３、１００：デコーダ＆セレクタ（選択手段、
決定手段）

Claims (2)

【特許請求の範囲】
1. 【請求項１】ｎビット表現の表示データの上位ｍビット
   の内容に従って、異なる電位を有する複数の基準電圧の
   中から電位の隣接する２つの基準電圧を選択する選択手
   段と、 前記表示データの上位ｍビットを除く下位ｎ−ｍビット
   の内容に基いて、前記２つの基準電圧の一方を選択する
   か、又は、前記２つの基準電圧の双方を交互に切り替え
   て選択するかを決定する決定手段とを備え、 選択された基準電圧を画素セルの表示電圧として使用す
   ることを特徴とするフラットパネルディスプレイ。
2. 【請求項２】前記下位ｎ−ｍビットが２ビット以上であ
   り、前記２つの基準電圧の双方を交互に切り替える際の
   周期を、下位ｎ−ｍビットの内容に対応させたことを特
   徴とする請求項１記載のフラットパネルディスプレイ。