JPH11163729A - 低電力液晶ディスプレィ・ドライバ - Google Patents
低電力液晶ディスプレィ・ドライバInfo
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- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
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- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 低電力液晶ディスプレィ・ドライバを提供す
る。 【解決手段】 液晶ディスプレイドライバシステムに特
に適した、低電力ディジタル−アナログコンバータ（Ｄ
ＡＣ）回路を示す。本発明の一つの実施形態によるＤＡ
Ｃは、細かいアナログリファレンス信号を生成するため
に、コアースアナログリファレンス信号の隣接する対の
間で選択的にスイッチされる専用抵抗分割チェーンを使
用する。好ましい実施形態では、スイッチの抵抗は、電
圧分割器を形成するために抵抗分割チェーンと組み合わ
せて使用される。好ましい実施形態では、本発明のＤＡ
Ｃは、スイッチと、分割チェーンの抵抗要素とを実施す
るためにＭＯＳトランジスタを使用する。
る。 【解決手段】 液晶ディスプレイドライバシステムに特
に適した、低電力ディジタル−アナログコンバータ（Ｄ
ＡＣ）回路を示す。本発明の一つの実施形態によるＤＡ
Ｃは、細かいアナログリファレンス信号を生成するため
に、コアースアナログリファレンス信号の隣接する対の
間で選択的にスイッチされる専用抵抗分割チェーンを使
用する。好ましい実施形態では、スイッチの抵抗は、電
圧分割器を形成するために抵抗分割チェーンと組み合わ
せて使用される。好ましい実施形態では、本発明のＤＡ
Ｃは、スイッチと、分割チェーンの抵抗要素とを実施す
るためにＭＯＳトランジスタを使用する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には集積回
路に関し、特に、消費電力及び回路の寸法を実質的に低
減する、改良された液晶ディスプレィ（ＬＣＤ）カラム
・ドライバ回路に関する。
路に関し、特に、消費電力及び回路の寸法を実質的に低
減する、改良された液晶ディスプレィ（ＬＣＤ）カラム
・ドライバ回路に関する。
【０００２】
【従来の技術】液晶ディスプレィは２つの垂直の層と水
平の偏光子との間に挟まれた液晶層と、２つの垂直層と
水平グリッド・ワイヤとから作られている。アクティブ
マトリックスＬＣＤパネルは、各（ｘ，ｙ）グリッド・
ポイントにビルトイン薄膜トランジスタを有する。各ト
ランジスタは、そのＬＣＤグリッド点にアナログ電圧を
設定するのに使用される。各グリッド点での電気容量
が、セルの状態のためのストレージユニットとして役立
ち、トランジスタによって変更又はリフレッシュされる
までセルをその状態に保持することができる。即ち、ア
ナログ電圧をストアするセル容量は、セルをずっとその
ままにすることができ、それ故、デューティーサイクル
を１００％より下で作動させたいならば、それよりも明
るくすべきである。結晶はまた、色を提供するために色
付けされる。水平グリッドワイヤは、行ドライバ回路に
よって順次駆動され、一つの行において全てのトランジ
スタの制御ゲートに接続し、新しいアナログ電圧（輝
度）で同時に更新されるべきその行の各セルを使用可能
にする。これらのアナログ電圧は、垂直グリッドワイヤ
を介して多数の列ドライバによって供給される。
平の偏光子との間に挟まれた液晶層と、２つの垂直層と
水平グリッド・ワイヤとから作られている。アクティブ
マトリックスＬＣＤパネルは、各（ｘ，ｙ）グリッド・
ポイントにビルトイン薄膜トランジスタを有する。各ト
ランジスタは、そのＬＣＤグリッド点にアナログ電圧を
設定するのに使用される。各グリッド点での電気容量
が、セルの状態のためのストレージユニットとして役立
ち、トランジスタによって変更又はリフレッシュされる
までセルをその状態に保持することができる。即ち、ア
ナログ電圧をストアするセル容量は、セルをずっとその
ままにすることができ、それ故、デューティーサイクル
を１００％より下で作動させたいならば、それよりも明
るくすべきである。結晶はまた、色を提供するために色
付けされる。水平グリッドワイヤは、行ドライバ回路に
よって順次駆動され、一つの行において全てのトランジ
スタの制御ゲートに接続し、新しいアナログ電圧（輝
度）で同時に更新されるべきその行の各セルを使用可能
にする。これらのアナログ電圧は、垂直グリッドワイヤ
を介して多数の列ドライバによって供給される。
【０００３】ＬＣＤの利点は、低コスト、軽量、小さな
サイズ、及び陰極線管（ＣＲＴ）と比べて低電力である
ことである。ＬＣＤのこれらの特徴のために、ポータブ
ルコンピュータ及び連続トーン画像の小型テレビセット
にＬＣＤを使用することができる。しかし、種々の色の
グレートーン（即ち、輝度の変化）を生成するために、
既存のＬＣＤドライバ回路は相対的に大量の電力を消費
する傾向にあった。これは、ポータブルコンピュータの
ようなバッテリで作動する装置において大きな欠点とな
りうる。図１を参照すると、典型的なＬＣＤ列ドライバ
回路及びアクティブマトリックスＬＣＤのブロック図を
示す。ＬＣＤドライバ回路は、ディジタル画像データを
直列入力ターミナル１００で逐次受信する。例えば、画
像データの６（又はそれ以上の）シリアルビットの各セ
ットが、ＬＣＤパネルの１つのピクチャセル（又はピク
セル）の一つの色について輝度情報を包含する。データ
は、直列−並列変換をはじめに経験する。これはデータ
をシフトレジスタ１０２に逐次供給することによって達
成され、いったんシフトレジスタ１０２が満たされ、デ
ータをラッチ１０４内に並列に装てんする。データ（例
えば、６ビット）の各ピクセルの各色は、次いで、ディ
ジタル−アナログコンバータ（ＤＡＣ）１０６に適用さ
れる。ＤＡＣ１０６が、０．１ボルトずつ０．１ボルト
から６．４ボルトまで変化する６４レベルを有するアナ
ログ出力電圧を備える６ビットＤＡＣであると、例示の
目的のために仮定する。各ＤＡＣ１０６のアナログ出力
は、アクティブマトリックスＬＣＤパネル１０８内のピ
クセルの列を駆動する。各色に関する各ピクセルは、ド
レインターミナルが列及びゲートターミナルをディスプ
レィの行に接続する薄膜トランジスタ１１０を含む。ト
ランジスタ１１０のソースターミナルは、関係する結晶
に関するピクセル値をストアするストレージキャパシタ
１１２に接続する。ストレージキャパシタは、ディスプ
レイ自身の容量となりうる。
サイズ、及び陰極線管（ＣＲＴ）と比べて低電力である
ことである。ＬＣＤのこれらの特徴のために、ポータブ
ルコンピュータ及び連続トーン画像の小型テレビセット
にＬＣＤを使用することができる。しかし、種々の色の
グレートーン（即ち、輝度の変化）を生成するために、
既存のＬＣＤドライバ回路は相対的に大量の電力を消費
する傾向にあった。これは、ポータブルコンピュータの
ようなバッテリで作動する装置において大きな欠点とな
りうる。図１を参照すると、典型的なＬＣＤ列ドライバ
回路及びアクティブマトリックスＬＣＤのブロック図を
示す。ＬＣＤドライバ回路は、ディジタル画像データを
直列入力ターミナル１００で逐次受信する。例えば、画
像データの６（又はそれ以上の）シリアルビットの各セ
ットが、ＬＣＤパネルの１つのピクチャセル（又はピク
セル）の一つの色について輝度情報を包含する。データ
は、直列−並列変換をはじめに経験する。これはデータ
をシフトレジスタ１０２に逐次供給することによって達
成され、いったんシフトレジスタ１０２が満たされ、デ
ータをラッチ１０４内に並列に装てんする。データ（例
えば、６ビット）の各ピクセルの各色は、次いで、ディ
ジタル−アナログコンバータ（ＤＡＣ）１０６に適用さ
れる。ＤＡＣ１０６が、０．１ボルトずつ０．１ボルト
から６．４ボルトまで変化する６４レベルを有するアナ
ログ出力電圧を備える６ビットＤＡＣであると、例示の
目的のために仮定する。各ＤＡＣ１０６のアナログ出力
は、アクティブマトリックスＬＣＤパネル１０８内のピ
クセルの列を駆動する。各色に関する各ピクセルは、ド
レインターミナルが列及びゲートターミナルをディスプ
レィの行に接続する薄膜トランジスタ１１０を含む。ト
ランジスタ１１０のソースターミナルは、関係する結晶
に関するピクセル値をストアするストレージキャパシタ
１１２に接続する。ストレージキャパシタは、ディスプ
レイ自身の容量となりうる。
【０００４】典型的なＬＣＤパネルは、１つの行に亘っ
て例えば５１２ピクセルを含む。カラーディスプレィに
ついて、各ピクセルは、赤について一つ、緑について一
つ、及び青について一つの３つのディスプレイ要素及び
トランジスタを含む。従って、ディスプレィの行あたり
合計１５３６ディスプレイ要素があり、各々がそのＤＡ
Ｃ１０６によって駆動される。１５３６の所望のＤＡＣ
１０６は、例えば１９２のＤＡＣ１０６を各々有する８
つの個々の集積回路チップに分割される。ＤＡＣが多数
ならば、各ＤＡＣ１０６の寸法及び消費電力は重大であ
る。図２及び図３は、６ビットＤＡＣ１０６の典型的な
従来技術の例を示す。トランスフォーマ２００は、交流
でその１次コイルの２つの入力で例えば±５ボルトの入
力電圧を受ける。トランスフォーマ２００の巻き比は、
６．４ボルトが８つの０．８ボルトを２次コイルの８つ
のタップに提供するように等しく分割されるように設計
される。これらのコアースアナログリファレンス信号
は、種々の多重ＤＡＣチップに供給される。各多重ＤＡ
Ｃチップは、合計６４のレジスタ２０２ｉに関して、各
タップの対の間に接続された８つの等しい値のレジスタ
（２０２ｉ）を含むグローバルレジスタドライバチェー
ン２０２を含む。従って、２次コイルからのタップの各
対の間の０．８ボルトは、レジスタ分割チェーン２０２
によって８つの０．１ボルト毎に更に分割される。グロ
ーバルレジスタ分割チェーン２０２からの６４の細かい
アナログリファレンス電圧出力は、種々のＤＡＣ１０６
によってチップで共用される（上述の例では、チップは
１９２のＤＡＣ１０６を含む）。各ＤＡＣ１０６は、Ｄ
ＡＣの出力に接続されるべき６４のアナログリファレン
ス電圧のうちの一つを各々選択する８つのスイッチの８
つのスイッチバンク２０４ｉを含む。スイッチバンク２
０４ｉのスイッチは、ディジタルピクセルデータに応答
するデコーダ２０６ｉによって制御される。
て例えば５１２ピクセルを含む。カラーディスプレィに
ついて、各ピクセルは、赤について一つ、緑について一
つ、及び青について一つの３つのディスプレイ要素及び
トランジスタを含む。従って、ディスプレィの行あたり
合計１５３６ディスプレイ要素があり、各々がそのＤＡ
Ｃ１０６によって駆動される。１５３６の所望のＤＡＣ
１０６は、例えば１９２のＤＡＣ１０６を各々有する８
つの個々の集積回路チップに分割される。ＤＡＣが多数
ならば、各ＤＡＣ１０６の寸法及び消費電力は重大であ
る。図２及び図３は、６ビットＤＡＣ１０６の典型的な
従来技術の例を示す。トランスフォーマ２００は、交流
でその１次コイルの２つの入力で例えば±５ボルトの入
力電圧を受ける。トランスフォーマ２００の巻き比は、
６．４ボルトが８つの０．８ボルトを２次コイルの８つ
のタップに提供するように等しく分割されるように設計
される。これらのコアースアナログリファレンス信号
は、種々の多重ＤＡＣチップに供給される。各多重ＤＡ
Ｃチップは、合計６４のレジスタ２０２ｉに関して、各
タップの対の間に接続された８つの等しい値のレジスタ
（２０２ｉ）を含むグローバルレジスタドライバチェー
ン２０２を含む。従って、２次コイルからのタップの各
対の間の０．８ボルトは、レジスタ分割チェーン２０２
によって８つの０．１ボルト毎に更に分割される。グロ
ーバルレジスタ分割チェーン２０２からの６４の細かい
アナログリファレンス電圧出力は、種々のＤＡＣ１０６
によってチップで共用される（上述の例では、チップは
１９２のＤＡＣ１０６を含む）。各ＤＡＣ１０６は、Ｄ
ＡＣの出力に接続されるべき６４のアナログリファレン
ス電圧のうちの一つを各々選択する８つのスイッチの８
つのスイッチバンク２０４ｉを含む。スイッチバンク２
０４ｉのスイッチは、ディジタルピクセルデータに応答
するデコーダ２０６ｉによって制御される。
【０００５】図３に示すように、各スイッチバンク２０
４ｉは８つのスイッチ３００で作られる。各スイッチ３
００は、デコーダ２０６ｉ内の６入力ＮＡＮＤゲート３
０２によって制御される。ＮＡＮＤゲート３０２は、ラ
ッチ１０４（図１）から６ビットピクセルデータを受信
する。従って、６ビットピクセルデータは、アクティブ
マトリックスＬＣＤパネルの薄膜トランジスタのドレイ
ンに供給されるべきである、０．１乃至６．４ボルトの
範囲で０．１ずつ増加するアナログ電圧の６４の離散レ
ベルのうちの一つを選択する。
４ｉは８つのスイッチ３００で作られる。各スイッチ３
００は、デコーダ２０６ｉ内の６入力ＮＡＮＤゲート３
０２によって制御される。ＮＡＮＤゲート３０２は、ラ
ッチ１０４（図１）から６ビットピクセルデータを受信
する。従って、６ビットピクセルデータは、アクティブ
マトリックスＬＣＤパネルの薄膜トランジスタのドレイ
ンに供給されるべきである、０．１乃至６．４ボルトの
範囲で０．１ずつ増加するアナログ電圧の６４の離散レ
ベルのうちの一つを選択する。
【０００６】
【発明が解決しようとする課題】従来技術の回路と関係
する多くの欠点がある。第１に、この従来技術に関し
て、グローバルレジスタ分割チェーン２０２の各電圧出
力は、１９２のＬＣＤ列と同じくらい多く関連する大き
な容量の負荷を駆動することができなければならない。
ＤＡＣチップによって駆動される全てのビットが、例え
ば０．１ボルトから途中ずっと６．０ボルトまで同時に
スイッチするように要求されることがまた可能である。
このことを受信可能レートで達成するために、レジスタ
分割器２０２−８の６．０ボルトタップは、非常に低い
インピーダンスを示さなければならない。このことは、
グローバルレジスタ分割チェーン２０２において使用さ
れるレジスタの最大寸法を制限する。レジスタ分割器２
０２において相対的に小さな抵抗を採用することによ
り、各多重ＤＡＣチップによってより大きな電流の消費
が生じる。多数のＤＡＣ１０６がＬＣＤドライバシステ
ムにおいて要求されるならば、レジスタ分割器によって
消費される総電流は、非常に多量になる。例えば、２０
２−８ドライバにおいて６．０ボルトタップの一つだけ
が全てのＤＡＣ出力を駆動するとしても、全ての８つの
抵抗分割器２０２−１，２０２−２，・・・２０２−８
が電力を消費するので、この設計に関連する浪費があ
る。更に、従来技術のデコーディング・スキームは、回
路領域に加わる非常に多数のゲート（６４の６入力デコ
ーダゲート）を要求する。
する多くの欠点がある。第１に、この従来技術に関し
て、グローバルレジスタ分割チェーン２０２の各電圧出
力は、１９２のＬＣＤ列と同じくらい多く関連する大き
な容量の負荷を駆動することができなければならない。
ＤＡＣチップによって駆動される全てのビットが、例え
ば０．１ボルトから途中ずっと６．０ボルトまで同時に
スイッチするように要求されることがまた可能である。
このことを受信可能レートで達成するために、レジスタ
分割器２０２−８の６．０ボルトタップは、非常に低い
インピーダンスを示さなければならない。このことは、
グローバルレジスタ分割チェーン２０２において使用さ
れるレジスタの最大寸法を制限する。レジスタ分割器２
０２において相対的に小さな抵抗を採用することによ
り、各多重ＤＡＣチップによってより大きな電流の消費
が生じる。多数のＤＡＣ１０６がＬＣＤドライバシステ
ムにおいて要求されるならば、レジスタ分割器によって
消費される総電流は、非常に多量になる。例えば、２０
２−８ドライバにおいて６．０ボルトタップの一つだけ
が全てのＤＡＣ出力を駆動するとしても、全ての８つの
抵抗分割器２０２−１，２０２−２，・・・２０２−８
が電力を消費するので、この設計に関連する浪費があ
る。更に、従来技術のデコーディング・スキームは、回
路領域に加わる非常に多数のゲート（６４の６入力デコ
ーダゲート）を要求する。
【０００７】それゆえ、小さな電力と面積を消費するＬ
ＣＤカラムドライバ回路の必要性がある。
ＣＤカラムドライバ回路の必要性がある。
【０００８】
【課題を解決するための手段】本発明は、消費電力と回
路面積の両方を実質的に低減させるディジタル−アナロ
グ・コンバータ（ＤＡＣ）を提供する。本発明のＤＡＣ
は、液晶ディスプレィドライバ回路の使用に特に適して
いる。概して、ＤＡＣは、適当なコアースアナログリフ
ァレンス信号の対の間のそれ自身の抵抗分割チェーンを
スイッチする回路を含み、所望の細かいアナログ出力信
号を生成するための適当な分割チェーンノードを選択す
る。ディジタル入力の最上位ビットに基づいて、本発明
のＤＡＣは、隣接するコアースアナログリファレンス信
号の対を選択し、選択された対の間のその抵抗分割器を
スイッチする。ディジタル入力の最下位ビットは次い
で、ＤＡＣ出力にスイッチされるべき抵抗分割器に沿っ
て特定のタップを選択する。
路面積の両方を実質的に低減させるディジタル−アナロ
グ・コンバータ（ＤＡＣ）を提供する。本発明のＤＡＣ
は、液晶ディスプレィドライバ回路の使用に特に適して
いる。概して、ＤＡＣは、適当なコアースアナログリフ
ァレンス信号の対の間のそれ自身の抵抗分割チェーンを
スイッチする回路を含み、所望の細かいアナログ出力信
号を生成するための適当な分割チェーンノードを選択す
る。ディジタル入力の最上位ビットに基づいて、本発明
のＤＡＣは、隣接するコアースアナログリファレンス信
号の対を選択し、選択された対の間のその抵抗分割器を
スイッチする。ディジタル入力の最下位ビットは次い
で、ＤＡＣ出力にスイッチされるべき抵抗分割器に沿っ
て特定のタップを選択する。
【０００９】更に、本発明によるＤＡＣの極めて有効な
実施によって、ＬＣＤドライバシステムにおける多重Ｄ
ＡＣチップ内の各ＤＡＣが、それ自身の抵抗電圧分割チ
ェーンを有することができ、好ましくは、小さなＭＯＳ
トランジスタから製造される。このことにより実質的な
電力及び面積の節約を生じる。本発明の一つの実施形態
では、抵抗分割器及びＤＡＣのスイッチは、ＤＡＣのト
ラッキング及び精度を改善するためにＭＯＳトランジス
タから作られる。好ましい実施形態では、抵抗要素とし
て作用するスイッチがまた、全体の電圧分割チェーンを
形成するために、分割チェーンの抵抗要素と結合する。
従って、一つの実施形態では、本発明は複数のディジタ
ル−アナログコンバータを含む液晶ドライバ回路を提供
し、各ディジタル−アナログコンバータは専用抵抗分割
チェーンを有する。各ディジタル−アナログコンバータ
は更に、対応する複数のアナログリファレンス信号を受
信する複数の入力タップと、抵抗分割器と、抵抗分割器
と入力タップとに結合された複数のスイッチと、ディジ
タル入力を受信し、それに応答して選択された隣接する
入力タップの対の間の抵抗分割器を結合するために複数
のスイッチを制御するデコーダとを含む。一つの実施形
態では、抵抗分割器及び複数のスイッチはＭＯＳトラン
ジスタから成る。好ましい実施形態では、ＭＯＳ抵抗分
割器はＭＯＳスイッチを含む。
実施によって、ＬＣＤドライバシステムにおける多重Ｄ
ＡＣチップ内の各ＤＡＣが、それ自身の抵抗電圧分割チ
ェーンを有することができ、好ましくは、小さなＭＯＳ
トランジスタから製造される。このことにより実質的な
電力及び面積の節約を生じる。本発明の一つの実施形態
では、抵抗分割器及びＤＡＣのスイッチは、ＤＡＣのト
ラッキング及び精度を改善するためにＭＯＳトランジス
タから作られる。好ましい実施形態では、抵抗要素とし
て作用するスイッチがまた、全体の電圧分割チェーンを
形成するために、分割チェーンの抵抗要素と結合する。
従って、一つの実施形態では、本発明は複数のディジタ
ル−アナログコンバータを含む液晶ドライバ回路を提供
し、各ディジタル−アナログコンバータは専用抵抗分割
チェーンを有する。各ディジタル−アナログコンバータ
は更に、対応する複数のアナログリファレンス信号を受
信する複数の入力タップと、抵抗分割器と、抵抗分割器
と入力タップとに結合された複数のスイッチと、ディジ
タル入力を受信し、それに応答して選択された隣接する
入力タップの対の間の抵抗分割器を結合するために複数
のスイッチを制御するデコーダとを含む。一つの実施形
態では、抵抗分割器及び複数のスイッチはＭＯＳトラン
ジスタから成る。好ましい実施形態では、ＭＯＳ抵抗分
割器はＭＯＳスイッチを含む。
【００１０】更に別の実施形態では、本発明は、ＭＯＳ
トランジスタを有する抵抗分割器と、抵抗分割器に結合
された複数のスイッチと、複数のスイッチに結合された
デコーダとを含む。好ましい実施形態によるＤＡＣにお
ける抵抗分割器は、選択された複数のスイッチを含む。
本発明のＬＣＤドライバ及びディジタル−アナログコン
バータの特徴及び利点の更なる理解は、詳細な説明及び
図面を参照すべきである。
トランジスタを有する抵抗分割器と、抵抗分割器に結合
された複数のスイッチと、複数のスイッチに結合された
デコーダとを含む。好ましい実施形態によるＤＡＣにお
ける抵抗分割器は、選択された複数のスイッチを含む。
本発明のＬＣＤドライバ及びディジタル−アナログコン
バータの特徴及び利点の更なる理解は、詳細な説明及び
図面を参照すべきである。
【００１１】
【発明の実施の形態】図４を参照すると、本発明による
ＬＣＤドライバ回路に使用するためのディジタル−アナ
ログ・コンバータ（ＤＡＣ）４００の簡単な実施形態が
示されている。図２のＤＡＣ構成のように、トランス２
００がＡＲ１からＡＲｎまでｎタップでアナログ・リフ
ァレンス信号を供給する。しかしながら、多くの抵抗を
備える長い抵抗分割器を形成するために、各々隣接する
タップの対の間に、抵抗分割チェーン（図２の２０２）
を使用する代わりに、ＤＡＣ４００は、隣接するタップ
の種々の対の間で単一の抵抗分割器４０２によって選択
的にスイッチすることができるスイッチ及び抵抗要素の
革新的な組み合わせを採用する。本発明の好ましい実施
形態による抵抗分割チェーン４０２は、ノードＮ１とノ
ードＮ２との間に直列に接続された抵抗要素４０２−
１，４０２−２，・・・４０２−（ｎ−２）を含む。抵
抗スイッチ４０４の第１のバンクが、ノードＮ２を種々
のアナログ・リファレンス・タップにスイッチ可能に接
続し、抵抗スイッチ４０６の第２のバンクがノードＮ１
を種々のアナログ・リファレンス・タップにスイッチ可
能に接続する。従って、第１のバンク４０４からのスイ
ッチ及び第２のバンク４０６からのスイッチに選択的に
ターンオンすることによって、分割チェーン４０２は、
プライマリ・アナログ・リファレンス信号タップグラン
ド、ＡＲ１，ＡＲ２乃至ＡＲｎの間を接続する。
ＬＣＤドライバ回路に使用するためのディジタル−アナ
ログ・コンバータ（ＤＡＣ）４００の簡単な実施形態が
示されている。図２のＤＡＣ構成のように、トランス２
００がＡＲ１からＡＲｎまでｎタップでアナログ・リフ
ァレンス信号を供給する。しかしながら、多くの抵抗を
備える長い抵抗分割器を形成するために、各々隣接する
タップの対の間に、抵抗分割チェーン（図２の２０２）
を使用する代わりに、ＤＡＣ４００は、隣接するタップ
の種々の対の間で単一の抵抗分割器４０２によって選択
的にスイッチすることができるスイッチ及び抵抗要素の
革新的な組み合わせを採用する。本発明の好ましい実施
形態による抵抗分割チェーン４０２は、ノードＮ１とノ
ードＮ２との間に直列に接続された抵抗要素４０２−
１，４０２−２，・・・４０２−（ｎ−２）を含む。抵
抗スイッチ４０４の第１のバンクが、ノードＮ２を種々
のアナログ・リファレンス・タップにスイッチ可能に接
続し、抵抗スイッチ４０６の第２のバンクがノードＮ１
を種々のアナログ・リファレンス・タップにスイッチ可
能に接続する。従って、第１のバンク４０４からのスイ
ッチ及び第２のバンク４０６からのスイッチに選択的に
ターンオンすることによって、分割チェーン４０２は、
プライマリ・アナログ・リファレンス信号タップグラン
ド、ＡＲ１，ＡＲ２乃至ＡＲｎの間を接続する。
【００１２】内部ノードＮＰ２、・・・ＮＰ（ｎ−２）
及び分割チェーン４０２のノードＮ１及びＮ２は、細か
い（例えば、０．１ボルト増加）アナログ信号を提供す
る。これらの内部ノードＮ１、ＮＰ２，・・・ＮＰ（ｎ
−２）は、スイッチ４０８の第３のバンクを介して出力
ノードＯＵＴをスイッチ可能に接続する。以下で詳細に
議論するように、本発明によるＤＡＣ４００のスイッチ
４０４及び４０６はまた、全体的な電圧分割チェーンの
一部を形成する抵抗要素として作動する。種々のスイッ
チバンクの全てのスイッチは、デコーダ４１０の出力に
よって制御される。デコーダ４１０は、ＤＡＣに対する
ディジタル入力データを受信し、データをデコードし、
出力ターミナルＯＵＴで所望のアナログ信号を作り出す
ようなスイッチを制御する。
及び分割チェーン４０２のノードＮ１及びＮ２は、細か
い（例えば、０．１ボルト増加）アナログ信号を提供す
る。これらの内部ノードＮ１、ＮＰ２，・・・ＮＰ（ｎ
−２）は、スイッチ４０８の第３のバンクを介して出力
ノードＯＵＴをスイッチ可能に接続する。以下で詳細に
議論するように、本発明によるＤＡＣ４００のスイッチ
４０４及び４０６はまた、全体的な電圧分割チェーンの
一部を形成する抵抗要素として作動する。種々のスイッ
チバンクの全てのスイッチは、デコーダ４１０の出力に
よって制御される。デコーダ４１０は、ＤＡＣに対する
ディジタル入力データを受信し、データをデコードし、
出力ターミナルＯＵＴで所望のアナログ信号を作り出す
ようなスイッチを制御する。
【００１３】本発明の回路の作動を、図５に示す例示的
な実施形態と関連して以下に詳細に説明する。図５を参
照すると、本発明の好ましい実施形態によって実行され
る具体的には６ビットＤＡＣ５００を示す。同じ参照番
号が、図４及び５の双方の同じ回路ブロックを識別する
のに使用されている。図５に示されている例示的な回路
の実施において、ＤＡＣ５００は、６ビットディジタル
データ（Ａ０，Ａ１，Ａ２，Ａ３，Ａ４及びＡ５）を、
０．１ボルトから６．４ボルトまで０．１ボルトずつ増
加する範囲で６４アナログ電圧レベルのうちの１つに変
換する６ビットＤＡＣである。これらの特定の数を例示
の目的に限ってここで用いられていることを理解すべき
であり、あらゆるサイズのＤＡＣが本発明の技術から利
益を得られる。
な実施形態と関連して以下に詳細に説明する。図５を参
照すると、本発明の好ましい実施形態によって実行され
る具体的には６ビットＤＡＣ５００を示す。同じ参照番
号が、図４及び５の双方の同じ回路ブロックを識別する
のに使用されている。図５に示されている例示的な回路
の実施において、ＤＡＣ５００は、６ビットディジタル
データ（Ａ０，Ａ１，Ａ２，Ａ３，Ａ４及びＡ５）を、
０．１ボルトから６．４ボルトまで０．１ボルトずつ増
加する範囲で６４アナログ電圧レベルのうちの１つに変
換する６ビットＤＡＣである。これらの特定の数を例示
の目的に限ってここで用いられていることを理解すべき
であり、あらゆるサイズのＤＡＣが本発明の技術から利
益を得られる。
【００１４】ＤＡＣの精度を向上させるために、本発明
は好ましくは、種々のスイッチバンクのスイッチと分割
チェーン４０２の抵抗要素の両方を実行するためのＣＭ
ＯＳトランスミッションを採用する。従って、スイッチ
４０４ｉ、４０６ｉ及び４０８ｉのうちのひとつひとつ
が、示したようなトランスミッション・ゲートを形成す
るために接続されたＮＭＯＳとＰＭＯＳの対で作られて
いる。各スイッチにおけるＮＭＯＳ及びＰＭＯＳトラン
ジスタのゲート・ターミナルは、デコーダ４１０によっ
て供給された相補信号を受信する。同様に、抵抗分割チ
ェーン４０２における各抵抗要素４０２−ｉは、ＣＭＯ
Ｓトランスミッションゲートを形成するために接続され
たトランジスタのＮＭＯＳ及びＰＭＯＳの対で作られ
る。６つのトランスミッションゲート４０２について、
５つ（４０２−２乃至４０２−６）はアレイＯＮであ
り、１つ（４０２−１）はスイッチ可能に作られてい
る。従って、各トランスミッションゲート４０２−２乃
至４０２−６のＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのゲートターミナルは、正電圧（例えば、約６．
４ボルトの電源Ｖｃｃ）及びグランドにそれぞれ接続す
る。スイッチ可能なトランスミッションゲート４０２−
１は、分割チェーン４０２に沿って選択的な切断を提供
する。
は好ましくは、種々のスイッチバンクのスイッチと分割
チェーン４０２の抵抗要素の両方を実行するためのＣＭ
ＯＳトランスミッションを採用する。従って、スイッチ
４０４ｉ、４０６ｉ及び４０８ｉのうちのひとつひとつ
が、示したようなトランスミッション・ゲートを形成す
るために接続されたＮＭＯＳとＰＭＯＳの対で作られて
いる。各スイッチにおけるＮＭＯＳ及びＰＭＯＳトラン
ジスタのゲート・ターミナルは、デコーダ４１０によっ
て供給された相補信号を受信する。同様に、抵抗分割チ
ェーン４０２における各抵抗要素４０２−ｉは、ＣＭＯ
Ｓトランスミッションゲートを形成するために接続され
たトランジスタのＮＭＯＳ及びＰＭＯＳの対で作られ
る。６つのトランスミッションゲート４０２について、
５つ（４０２−２乃至４０２−６）はアレイＯＮであ
り、１つ（４０２−１）はスイッチ可能に作られてい
る。従って、各トランスミッションゲート４０２−２乃
至４０２−６のＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのゲートターミナルは、正電圧（例えば、約６．
４ボルトの電源Ｖｃｃ）及びグランドにそれぞれ接続す
る。スイッチ可能なトランスミッションゲート４０２−
１は、分割チェーン４０２に沿って選択的な切断を提供
する。
【００１５】図５の例示的な実施形態では、デコーダ４
１０は、１５個の３入力ＮＡＮＤゲート４１２と、真及
び６ビットディジタル入力データの補数の種々の組み合
わせをそれらの入力で受信する１つの２入力ＮＡＮＤゲ
ート４１４とを含む。種々のＮＡＮＤゲートの出力は、
示されたようにスイッチを制御する。スイッチ４０８の
サイズは、出力を駆動する際に一定の時間を低減するた
めのそれらの抵抗を最小にするように選択される。スイ
ッチ４０４，４０６及び４０２−１のＮＭＯＳトランジ
スタのサイズは、互いに等しく、トランスミッションゲ
ート４０２−２から４０２−６におけるＮＭＯＳトラン
ジスタのものに等しい。同様に、これらの要素の全ての
ＰＭＯＳトランジスタは同じサイズである。電圧分割機
能において参加する抵抗要素に関する抵抗の値は、スピ
ードとパワーの間の妥協である。
１０は、１５個の３入力ＮＡＮＤゲート４１２と、真及
び６ビットディジタル入力データの補数の種々の組み合
わせをそれらの入力で受信する１つの２入力ＮＡＮＤゲ
ート４１４とを含む。種々のＮＡＮＤゲートの出力は、
示されたようにスイッチを制御する。スイッチ４０８の
サイズは、出力を駆動する際に一定の時間を低減するた
めのそれらの抵抗を最小にするように選択される。スイ
ッチ４０４，４０６及び４０２−１のＮＭＯＳトランジ
スタのサイズは、互いに等しく、トランスミッションゲ
ート４０２−２から４０２−６におけるＮＭＯＳトラン
ジスタのものに等しい。同様に、これらの要素の全ての
ＰＭＯＳトランジスタは同じサイズである。電圧分割機
能において参加する抵抗要素に関する抵抗の値は、スピ
ードとパワーの間の妥協である。
【００１６】上述したように、ＣＭＯＳトランスミッシ
ョンゲートが、スイッチングと抵抗電圧分割との双方を
実行することは本発明の特徴である。結合されたスイッ
チングと抵抗機能は、変換の特定の種々の例を記載する
ことによって明らかになるであろう。第１の例では、Ｄ
ＡＣ５００がその６つの入力Ａ５，Ａ４，Ａ３，Ａ２，
Ａ１及びＡ０でデータ１１１１１１を受信することを仮
定する。このディジタル入力は、６．４ボルトのアナロ
グ値に対応する。ロジック「１」信号を全て受信するＡ
３，Ａ４及びＡ５に関して、ＮＡＮＤ４１２−１は、ノ
ードＮ２及びＮ１を接続するトランスミッションゲート
４０４−８及び４０６−８を、アナログリファレンス信
号６．４ボルト及び５．６ボルトにそれぞれターンオン
する。ターミナルゲート４０８−７はまた、その入力で
Ａ１＝" １" 及びＡ２＝" １" を受信するＮＡＮＤゲー
ト４１４によってターンオンされる。しかしながら、ト
ランスミッションゲート４０２−１は、ＮＡＮＤゲート
４１２−９によってターンオフされ、ノードＮ１とＮ２
の間の抵抗パスを中断する。結果として生じる抵抗分割
チェーンは、簡単な仕方で図６Ａに示されている。トラ
ンスミッションゲート４０２−１がターンオフされるの
で、分割チェーン４０２はいかなる電流をも引き込ま
ず、アナログ信号６．４ボルトは出力ターミナルＯＵＴ
に直接供給される。
ョンゲートが、スイッチングと抵抗電圧分割との双方を
実行することは本発明の特徴である。結合されたスイッ
チングと抵抗機能は、変換の特定の種々の例を記載する
ことによって明らかになるであろう。第１の例では、Ｄ
ＡＣ５００がその６つの入力Ａ５，Ａ４，Ａ３，Ａ２，
Ａ１及びＡ０でデータ１１１１１１を受信することを仮
定する。このディジタル入力は、６．４ボルトのアナロ
グ値に対応する。ロジック「１」信号を全て受信するＡ
３，Ａ４及びＡ５に関して、ＮＡＮＤ４１２−１は、ノ
ードＮ２及びＮ１を接続するトランスミッションゲート
４０４−８及び４０６−８を、アナログリファレンス信
号６．４ボルト及び５．６ボルトにそれぞれターンオン
する。ターミナルゲート４０８−７はまた、その入力で
Ａ１＝" １" 及びＡ２＝" １" を受信するＮＡＮＤゲー
ト４１４によってターンオンされる。しかしながら、ト
ランスミッションゲート４０２−１は、ＮＡＮＤゲート
４１２−９によってターンオフされ、ノードＮ１とＮ２
の間の抵抗パスを中断する。結果として生じる抵抗分割
チェーンは、簡単な仕方で図６Ａに示されている。トラ
ンスミッションゲート４０２−１がターンオフされるの
で、分割チェーン４０２はいかなる電流をも引き込ま
ず、アナログ信号６．４ボルトは出力ターミナルＯＵＴ
に直接供給される。
【００１７】次いで、アナログ信号６．３ボルトに対応
するディジタルデータ１１１１１０を入力することを考
慮する。ＮＡＮＤゲート４１２−１はトランスミッショ
ンゲート４０４−８および４０６−８を依然としてター
ンオンし、ＮＡＮＤゲート４１４はトランスミッション
ゲート４０８−７をターンオンする。しかしながら、こ
のとき、ＮＡＮＤゲート４１２−９は、ノードＮ１及び
Ｎ２の間の電流パスを生成するスイッチ４０２−１をタ
ーンオンする。結果として生じる平衡抵抗分割チェーン
を、図６Ｂの簡単な図に示す。図６Ｂに示したように、
１１１１１０のディジタル入力データに対応して、Ｒの
オン抵抗（on-resistance ）を各々有する（スイッチ４
０４−８及び４０６−８を含む）８つの伝導トランスミ
ッションゲートが６．４ボルトと５．６ボルトの間で接
続する。６．４ボルトから０．８ボルト（６．４−５．
６）の８分の１を引いた信号、即ち、６．４−０．１＝
６．３ボルトがノードＮ２、従って、出力ターミナルＯ
ＵＴで現れる。以前の例（１１１１１１の入力）と同様
にこの場合における出力は、ノードＮ２で利用されう
る。しかしながら、１１１１１１の場合では、Ｎ２がタ
ップ電圧６．４ボルトであり、一方、１１１１１０の場
合では、Ｎ２が６．４−０．１＝６．３ボルトである。
するディジタルデータ１１１１１０を入力することを考
慮する。ＮＡＮＤゲート４１２−１はトランスミッショ
ンゲート４０４−８および４０６−８を依然としてター
ンオンし、ＮＡＮＤゲート４１４はトランスミッション
ゲート４０８−７をターンオンする。しかしながら、こ
のとき、ＮＡＮＤゲート４１２−９は、ノードＮ１及び
Ｎ２の間の電流パスを生成するスイッチ４０２−１をタ
ーンオンする。結果として生じる平衡抵抗分割チェーン
を、図６Ｂの簡単な図に示す。図６Ｂに示したように、
１１１１１０のディジタル入力データに対応して、Ｒの
オン抵抗（on-resistance ）を各々有する（スイッチ４
０４−８及び４０６−８を含む）８つの伝導トランスミ
ッションゲートが６．４ボルトと５．６ボルトの間で接
続する。６．４ボルトから０．８ボルト（６．４−５．
６）の８分の１を引いた信号、即ち、６．４−０．１＝
６．３ボルトがノードＮ２、従って、出力ターミナルＯ
ＵＴで現れる。以前の例（１１１１１１の入力）と同様
にこの場合における出力は、ノードＮ２で利用されう
る。しかしながら、１１１１１１の場合では、Ｎ２がタ
ップ電圧６．４ボルトであり、一方、１１１１１０の場
合では、Ｎ２が６．４−０．１＝６．３ボルトである。
【００１８】最後に、アナログ信号５．４ボルトに対応
するディジタルデータ１１０１０１の入力を考慮する。
Ａ５＝" １" 、Ａ４＝" １" 及びＡ３＝" ０" に関し
て、ＮＡＮＤゲート４１２−２は、抵抗トランスミッシ
ョンゲート４０４−７及び４０６−７をターンオンし、
ノードＮ２及びＮ１を５．６ボルト及び４．８ボルトで
それぞれリファレンス信号に接続する。Ａ０＝" １" ，
Ａ１＝" ０" 及びＡ２＝" １" に関して、ＮＡＮＤゲー
ト４１４はトランスミッションゲート４０８−７をター
ンオフし、ＮＡＮＤゲート４１２−９はトランスミッシ
ョンゲート４０２−１をターンオンし、ＮＡＮＤゲート
４１２−１５はトランスミッションゲート４０８−６を
ターンオンする。結果として生じる平衡抵抗分割チェー
ンを簡単な仕方で図６Ｃに示す。従って、（図５のノー
ドＮＰ６に対応する）ノードＮ３の電圧、及びそのため
の出力ターミナルＯＵＴでの電圧は、５．６Ｖ−０．２
Ｖ（＝２×〔（５．６−４．８）／８〕）、即ち５．４
Ｖに等しい。
するディジタルデータ１１０１０１の入力を考慮する。
Ａ５＝" １" 、Ａ４＝" １" 及びＡ３＝" ０" に関し
て、ＮＡＮＤゲート４１２−２は、抵抗トランスミッシ
ョンゲート４０４−７及び４０６−７をターンオンし、
ノードＮ２及びＮ１を５．６ボルト及び４．８ボルトで
それぞれリファレンス信号に接続する。Ａ０＝" １" ，
Ａ１＝" ０" 及びＡ２＝" １" に関して、ＮＡＮＤゲー
ト４１４はトランスミッションゲート４０８−７をター
ンオフし、ＮＡＮＤゲート４１２−９はトランスミッシ
ョンゲート４０２−１をターンオンし、ＮＡＮＤゲート
４１２−１５はトランスミッションゲート４０８−６を
ターンオンする。結果として生じる平衡抵抗分割チェー
ンを簡単な仕方で図６Ｃに示す。従って、（図５のノー
ドＮＰ６に対応する）ノードＮ３の電圧、及びそのため
の出力ターミナルＯＵＴでの電圧は、５．６Ｖ−０．２
Ｖ（＝２×〔（５．６−４．８）／８〕）、即ち５．４
Ｖに等しい。
【００１９】本発明によるＤＡＣ実施の種々の利点の中
で、消費電力の削減は非常に重要である。リファレンス
信号の各対の間の抵抗分割器がディジタル入力データに
無頓着な電流を浪費するという従来技術の実施と異な
り、本発明のＤＡＣでは、隣接するアナログリファレン
ス信号の対の間の単一の抵抗分割器によってのみ浪費さ
れる。本発明の各ＤＡＣが単一の出力を駆動するので、
図５に示した例示的な実施形態の分割チェーンにおける
各抵抗要素は、図２に示した従来技術ＤＡＣの抵抗要素
と同じくらい高い１９２倍である抵抗を有する。各アク
ティブ抵抗分割器は、６．４ボルト離れているタップの
代わりに、０．８ボルト離れているタップの間にあるの
で、ここに記載した例示的なシステムは、かくして本発
明の技術が消費電力において８倍減少する。
で、消費電力の削減は非常に重要である。リファレンス
信号の各対の間の抵抗分割器がディジタル入力データに
無頓着な電流を浪費するという従来技術の実施と異な
り、本発明のＤＡＣでは、隣接するアナログリファレン
ス信号の対の間の単一の抵抗分割器によってのみ浪費さ
れる。本発明の各ＤＡＣが単一の出力を駆動するので、
図５に示した例示的な実施形態の分割チェーンにおける
各抵抗要素は、図２に示した従来技術ＤＡＣの抵抗要素
と同じくらい高い１９２倍である抵抗を有する。各アク
ティブ抵抗分割器は、６．４ボルト離れているタップの
代わりに、０．８ボルト離れているタップの間にあるの
で、ここに記載した例示的なシステムは、かくして本発
明の技術が消費電力において８倍減少する。
【００２０】更に、ＬＣＤドライバシステムにおいて使
用されるとき、本発明のＤＡＣは、例えば、多重ＤＡＣ
チップにおける１９２個のＤＡＣによって割り当てられ
た出力のグローバル抵抗電圧分割チェーンを除去する。
図４に示したようなＤＡＣ４００は、細かい（０．１ボ
ルト）アナログリファレンス信号を、最小の回路構成要
素を用いてコアースアナログリファレンス信号の対の間
毎に提供する。従って、この回路は、実質的に回路領域
を減少させる間、各出力（即ち、ＬＣＤパネルの各カラ
ム）について繰り返される。図２及び３に示された従来
技術は、６入力ＮＡＮＤゲート（１２トランジスタ）
と、インバータ（２トランジスタ）と、６４アナログレ
ベルの各々に関するトランスミッションゲート（２トラ
ンジスタ）とを要求する。これは、従来技術のＤＡＣあ
たり有効な１６×６４＝１０２４トランジスタとなる。
これは、図５に示した本発明の例示的な実施形態の各Ｄ
ＡＣにおける１８４個のトランジスタとだけ匹敵する。
用されるとき、本発明のＤＡＣは、例えば、多重ＤＡＣ
チップにおける１９２個のＤＡＣによって割り当てられ
た出力のグローバル抵抗電圧分割チェーンを除去する。
図４に示したようなＤＡＣ４００は、細かい（０．１ボ
ルト）アナログリファレンス信号を、最小の回路構成要
素を用いてコアースアナログリファレンス信号の対の間
毎に提供する。従って、この回路は、実質的に回路領域
を減少させる間、各出力（即ち、ＬＣＤパネルの各カラ
ム）について繰り返される。図２及び３に示された従来
技術は、６入力ＮＡＮＤゲート（１２トランジスタ）
と、インバータ（２トランジスタ）と、６４アナログレ
ベルの各々に関するトランスミッションゲート（２トラ
ンジスタ）とを要求する。これは、従来技術のＤＡＣあ
たり有効な１６×６４＝１０２４トランジスタとなる。
これは、図５に示した本発明の例示的な実施形態の各Ｄ
ＡＣにおける１８４個のトランジスタとだけ匹敵する。
【００２１】本発明の更なる利点は、抵抗要素と、温度
及びプロセス変化を超えた抵抗トラックのスイッチとの
両方を実施するためにＣＭＯＳトランスミッションゲー
トの使用から生じる固有の精度である。ＣＭＯＳトラン
スミッションゲートは、両方のトランジスタ（ＮＭＯＳ
及びＰＭＯＳ）が伝導型か、両方が非伝導型のいずれか
である全てのときに作動する。ＰＭＯＳトランジスタ
は、ＮＭＯＳトランジスタの固有のより高いゲインを補
償するためにＮＭＯＳトランジスタよりも大きな長さに
対する幅の比を有するように設計される。即ち、双方
は、同じ相互コンダクタンスについて有するように設計
される。各トランスミッションゲートは低い（ソース及
びドレイン）電圧で作動し、ＮＭＯＳトランジスタは低
抵抗であり、ＰＭＯＳトランジスタは高抵抗又はオフで
ある。高アナログ電圧では、ＮＭＯＳトランジスタは高
抵抗又はオフであり、一方、ＰＭＯＳトランジスタは低
抵抗である。中間の電圧では、両トランジスタは中間の
抵抗を有する。従って、平行なＮＭＯＳ及びＰＭＯＳの
トランジスタの対は、ソース及びドレイン電圧変化と同
じ合理的な抵抗を提供する。電圧に対する抵抗の変化の
ための電圧エラーは、０．１ボルト以下で非常に小さ
く、従って無視できる程度である。
及びプロセス変化を超えた抵抗トラックのスイッチとの
両方を実施するためにＣＭＯＳトランスミッションゲー
トの使用から生じる固有の精度である。ＣＭＯＳトラン
スミッションゲートは、両方のトランジスタ（ＮＭＯＳ
及びＰＭＯＳ）が伝導型か、両方が非伝導型のいずれか
である全てのときに作動する。ＰＭＯＳトランジスタ
は、ＮＭＯＳトランジスタの固有のより高いゲインを補
償するためにＮＭＯＳトランジスタよりも大きな長さに
対する幅の比を有するように設計される。即ち、双方
は、同じ相互コンダクタンスについて有するように設計
される。各トランスミッションゲートは低い（ソース及
びドレイン）電圧で作動し、ＮＭＯＳトランジスタは低
抵抗であり、ＰＭＯＳトランジスタは高抵抗又はオフで
ある。高アナログ電圧では、ＮＭＯＳトランジスタは高
抵抗又はオフであり、一方、ＰＭＯＳトランジスタは低
抵抗である。中間の電圧では、両トランジスタは中間の
抵抗を有する。従って、平行なＮＭＯＳ及びＰＭＯＳの
トランジスタの対は、ソース及びドレイン電圧変化と同
じ合理的な抵抗を提供する。電圧に対する抵抗の変化の
ための電圧エラーは、０．１ボルト以下で非常に小さ
く、従って無視できる程度である。
【００２２】結論として、本発明は、面積（従ってコス
ト）と消費電力の両方を実質的に減少させるアナログ−
ディジタルコンバータ（ＤＡＣ）回路を提供する。本発
明のＤＡＣは特に、多数のＤＡＣを要求するＬＣＤドラ
イバシステムに用いることが適している。ＤＡＣは、所
望のファインアナログ出力信号を生成するために、コア
ースアナログリファレンス信号の隣接する選択された対
の間の単一抵抗分割器をスイッチする回路を含む。従っ
て、コアースアナログリファレンス信号の隣接する選択
された対の間の単一抵抗分割器を接続することだけによ
って、本発明は実質的に消費電力と回路サイズを減少さ
せる。更に、抵抗分割器と、本発明の好ましい実施形態
によるＤＡＣのスイッチとの両方は、トラッキングとＤ
ＡＣの精度とを向上させるために、ＭＯＳトランジスタ
を作り上げる。上記したものは本発明の好ましい実施形
態の完全な記載であるので、種々の変形実施形態、修正
及び均等の範囲を使用することが可能である。従って、
本発明の範囲は、上記を参照せずに決めることができる
が、特許請求の範囲及びその均等の範囲で決められた範
囲で決定されるべきである。
ト）と消費電力の両方を実質的に減少させるアナログ−
ディジタルコンバータ（ＤＡＣ）回路を提供する。本発
明のＤＡＣは特に、多数のＤＡＣを要求するＬＣＤドラ
イバシステムに用いることが適している。ＤＡＣは、所
望のファインアナログ出力信号を生成するために、コア
ースアナログリファレンス信号の隣接する選択された対
の間の単一抵抗分割器をスイッチする回路を含む。従っ
て、コアースアナログリファレンス信号の隣接する選択
された対の間の単一抵抗分割器を接続することだけによ
って、本発明は実質的に消費電力と回路サイズを減少さ
せる。更に、抵抗分割器と、本発明の好ましい実施形態
によるＤＡＣのスイッチとの両方は、トラッキングとＤ
ＡＣの精度とを向上させるために、ＭＯＳトランジスタ
を作り上げる。上記したものは本発明の好ましい実施形
態の完全な記載であるので、種々の変形実施形態、修正
及び均等の範囲を使用することが可能である。従って、
本発明の範囲は、上記を参照せずに決めることができる
が、特許請求の範囲及びその均等の範囲で決められた範
囲で決定されるべきである。
【図１】液晶ディスプレイ用の典型的なカラムドライバ
回路のブロック図である。
回路のブロック図である。
【図２】ＬＣＤドライバ回路に用いられる典型的なディ
ジタル−アナログコンバータ（ＤＡＣ）の従来技術であ
る。
ジタル−アナログコンバータ（ＤＡＣ）の従来技術であ
る。
【図３】図２のＤＡＣに使用される抵抗分割チェーンの
典型的な従来技術である。
典型的な従来技術である。
【図４】本発明に関するＬＣＤドライバ回路に使用する
ためのＤＡＣの簡単な実施形態である。
ためのＤＡＣの簡単な実施形態である。
【図５Ａ】本発明の好ましい実施形態による６ビットＤ
ＡＣの具体例の上半分を示す。
ＡＣの具体例の上半分を示す。
【図５Ｂ】本発明の好ましい実施形態による６ビットＤ
ＡＣの具体例の下半分を示す。
ＡＣの具体例の下半分を示す。
【図６Ａ】例示的なディジタル入力データに応答して、
図５の回路から生じる簡単にした等価的な抵抗分割回路
を示す。
図５の回路から生じる簡単にした等価的な抵抗分割回路
を示す。
【図６Ｂ】例示的なディジタル入力データに応答して、
図５の回路から生じる簡単にした等価的な抵抗分割回路
を示す。
図５の回路から生じる簡単にした等価的な抵抗分割回路
を示す。
【図６Ｃ】例示的なディジタル入力データに応答して、
図５の回路から生じる簡単にした等価的な抵抗分割回路
を示す。
図５の回路から生じる簡単にした等価的な抵抗分割回路
を示す。
４００ ディジタル−アナログ・コンバータ（ＤＡＣ） ４０２ 抵抗分割器 ４０４ 抵抗スイッチ ４０６ 抵抗スイッチ ４０８ スイッチ ４１０ デコーダ ５００ ＤＡＣ
Claims (32)
- 【請求項１】 対応する複数のアナログリファレンス信
号を受信するように接続された複数の入力タップと、 抵抗分割チェーンと抵抗分割チェーンと複数の入力タッ
プとに接続された第１の複数のスイッチと、 ディジタル入力を受信し、それに応答して、隣接する入
力タップの選択された対の間に抵抗分割チェーンを接続
するために、複数のスイッチを制御するデコーダと、を
有する、出力を備えるディジタル−アナログコンバー
タ。 - 【請求項２】 抵抗分割チェーンと出力との間に接続さ
れた第２の複数のスイッチを更に有する、請求項１に記
載のディジタル−アナログコンバータ。 - 【請求項３】 前記抵抗分割チェーンが第１のノードと
第２のノードとの間に接続され、 前記第１の複数のスイッチが、 前記第１のノードを前記複数の入力タップの第１のサブ
セットにそれぞれ接続するスイッチの第１のサブグルー
プと、 前記第２のノードを前記複数の入力タップの第２のサブ
セットにそれぞれ接続するスイッチの第２のサブグルー
プと、を有する、請求項２に記載のディジタル−アナロ
グコンバータ。 - 【請求項４】 前記抵抗分割チェーンが直列に接続され
たＭＯＳトランジスタを有する、請求項３に記載のディ
ジタル−アナログコンバータ。 - 【請求項５】 前記抵抗分割チェーンにおける前記ＭＯ
Ｓトランジスタのうちの一つが、ターンオフのときに、
開回路を生成するためにスイッチ可能にすることができ
る、請求項４に記載のディジタル−アナログコンバー
タ。 - 【請求項６】 前記抵抗分割チェーンが、直列接続され
たＣＭＯＳトランスミッションゲートを有する、請求項
４に記載のディジタル−アナログコンバータ。 - 【請求項７】 前記第１の複数のスイッチが複数のＭＯ
Ｓトランジスタを有する。請求項１に記載のディジタル
−アナログコンバータ。 - 【請求項８】 前記第１の複数のスイッチがＣＭＯＳト
ランスミッションゲートを有する、請求項７に記載のデ
ィジタル−アナログコンバータ。 - 【請求項９】 前記抵抗分割チェーンと共同して前記第
１の複数のスイッチの抵抗が抵抗電圧分割器を形成す
る、請求項１に記載のディジタル−アナログコンバー
タ。 - 【請求項１０】 前記第１の複数のスイッチの各々の抵
抗が、前記抵抗分割チェーンにおける各抵抗要素の抵抗
と実質的に等しい、請求項９に記載のディジタル−アナ
ログコンバータ。 - 【請求項１１】 前記第２の複数のスイッチが、前記抵
抗分割チェーンにおける複数の内部ノードを出力に接続
する、請求項２に記載のディジタル−アナログコンバー
タ。 - 【請求項１２】 対応する複数のアナログリファレンス
信号を受信するために接続された複数の入力タップと、 抵抗分割チェーンと、 抵抗分割チェーンと複数の入力タップとに接続された第
１の複数のスイッチと、 ディジタル入力を受信し、それに応答して、複数のスイ
ッチを制御するデコーダと、を有し、 前記抵抗分割チェーンがＭＯＳトランジスタからなる複
数の抵抗要素を有する、出力を備えるディジタル−アナ
ログコンバータ。 - 【請求項１３】 前記抵抗分割チェーンが、第１のノー
ドと第２のノードとの間に直列に接続された複数の抵抗
要素を有し、 前記第１の複数のスイッチが、前記第１のノード及び前
記第２のノードを、前記複数の入力タップのうちの第１
及び第２の一つにそれぞれ選択的に結合する、請求項１
２に記載のディジタル−アナログコンバータ。 - 【請求項１４】 前記第１の複数のスイッチが、ＭＯＳ
トランジスタからできており、前記抵抗分割チェーンと
共同して抵抗電圧分割器の一部を形成する、請求項１３
に記載のディジタル−アナログコンバータ。 - 【請求項１５】 前記第１の複数のスイッチ及び前記抵
抗分割チェーンは、実質的に等しい抵抗値を有するＣＭ
ＯＳトランスミッションゲートを備える、請求項１４に
記載のディジタル−アナログコンバータ。 - 【請求項１６】 前記抵抗分割チェーンにおける複数の
内部ノードを出力にそれぞれ接続する第２の複数のスイ
ッチを更に有する、請求項１３に記載のディジタル−ア
ナログコンバータ。 - 【請求項１７】 対応する複数のアナログリファレンス
信号を受信するために接続された複数の入力タップと、 抵抗分割チェーンと抵抗分割チェーンと複数の入力タッ
プとに接続された第１の複数のスイッチと、 ディジタル入力を受信し、それに対応して、複数のスイ
ッチを制御するデコーダと、を有し前記複数のスイッチ
が、前記電圧分割チェーンと共同して抵抗電圧分割チェ
ーンの一部を形成する、出力を備える、ディジタル−ア
ナログコンバータ。 - 【請求項１８】 前記抵抗分割チェーンが第１のノード
と第２のノードとの間に直列に接続された複数の抵抗要
素を有し、 前記第１の複数のスイッチが、前記第１のノード及び前
記第２のノードを前記複数の入力タップのうちの第１及
び第２の一つにそれぞれ選択的に接続する、請求項１７
に記載のディジタル−アナログコンバータ。 - 【請求項１９】 前記抵抗分割チェーンにおける複数の
内部ノードを出力にそれぞれ接続する第２の複数のスイ
ッチを更に有する、請求項１８に記載のディジタル−ア
ナログコンバータ。 - 【請求項２０】 アナログ出力を生成するための別々の
抵抗分割チェーンを各々有する複数のディジタル−アナ
ログコンバータを有する、液晶ディスプレイ（ＬＣＤ）
ドライバ。 - 【請求項２１】 各ディジタル−アナログコンバータ出
力がＬＣＤパネルのカラムを駆動する、請求項２０に記
載のＬＣＤドライバ。 - 【請求項２２】 各ディジタル−アナログコンバータ
が、アナログリファレンス信号の隣接する対の間の抵抗
分割チェーンを接続するスイッチング回路を更に含む、
請求項２１に記載のＬＣＤドライバ。 - 【請求項２３】 各ディジタル−アナログコンバータ
が、ディジタル入力信号に対応してスイッチング回路を
制御するデコーディング回路を更に有する、請求項２２
に記載のＬＣＤドライバ。 - 【請求項２４】 各アナログーディジタルコンバータに
おけるスイッチング回路の抵抗が、電圧分割チェーンを
形成するために抵抗分割チェーンと共同して使用され
る、請求項２３に記載のＬＣＤドライバ。 - 【請求項２５】 スイッチング回路及び抵抗分割チェー
ンがＭＯＳトランジスタを有する、請求項２４に記載の
ＬＣＤドライバ。 - 【請求項２６】 スイッチング回路におけるスイッチ
と、抵抗分割チェーンにおける抵抗要素とがＣＭＯＳト
ランスミッションゲートを有する、請求項２５に記載の
ＬＣＤドライバ。 - 【請求項２７】 複数のリファレンスタップに複数のコ
アースアナログリファレンス信号を生成し、 信号分割チェーンを提供し、 複数の細かいアナログリファレンス信号を生成するため
に、ディジタル信号に応答して、複数のリファレンスタ
ップの隣接する対の間の信号分割チェーンを選択的にス
イッチする、ステップを有する、ディジタル信号をアナ
ログ信号に変換するための方法。 - 【請求項２８】 複数のコアースのうちの一つ又は細か
いアナログリファレンス信号を出力に選択的にスイッチ
するステップを更に有する、請求項２７に記載の方法。 - 【請求項２９】 複数のコアースのうちの一つ又は細か
いリファレンス信号を出力に選択的にスイッチし、 複数のコアースアナログリファレンス信号のうちの一つ
を出力にスイッチするとき、前記信号分割チェーンにお
いて電流パスを切断するステップを更に有する、請求項
２８に記載の方法。 - 【請求項３０】 前記信号分割チェーンが抵抗電圧分割
器であり、 前記スイッチングステップが複数のスイッチを使用して
実行され、 前記方法が、前記複数の細かいアナログリファレンス信
号を生成するために前記抵抗電圧分割器を備える前記複
数のスイッチの抵抗を結合するステップを更に含む、請
求項２８に記載の方法。 - 【請求項３１】 抵抗電圧分割チェーンによって複数の
アナログリファレンス信号を生成し、 選択回路を使用する出力に関して、複数のアナログリフ
ァレンス信号のうちの一つを選択し、 前記生成ステップが、複数のアナログリファレンス信号
を生成するために、選択回路の抵抗を抵抗電圧分割チェ
ーンと結合するステップを有する、ディジタル信号をア
ナログ信号に変換する方法。 - 【請求項３２】 複数のコアースアナログリファレンス
信号を複数のタップに提供し、 隣接するタップの対の間の抵抗電圧分割チェーンを選択
的にスイッチする、ステップを更に有する、請求項３１
に記載の方法。
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