JPH11163729A - 低電力液晶ディスプレィ・ドライバ - Google Patents
低電力液晶ディスプレィ・ドライバInfo
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Abstract
る。 【解決手段】 液晶ディスプレイドライバシステムに特
に適した、低電力ディジタル−アナログコンバータ(D
AC)回路を示す。本発明の一つの実施形態によるDA
Cは、細かいアナログリファレンス信号を生成するため
に、コアースアナログリファレンス信号の隣接する対の
間で選択的にスイッチされる専用抵抗分割チェーンを使
用する。好ましい実施形態では、スイッチの抵抗は、電
圧分割器を形成するために抵抗分割チェーンと組み合わ
せて使用される。好ましい実施形態では、本発明のDA
Cは、スイッチと、分割チェーンの抵抗要素とを実施す
るためにMOSトランジスタを使用する。
Description
路に関し、特に、消費電力及び回路の寸法を実質的に低
減する、改良された液晶ディスプレィ(LCD)カラム
・ドライバ回路に関する。
平の偏光子との間に挟まれた液晶層と、2つの垂直層と
水平グリッド・ワイヤとから作られている。アクティブ
マトリックスLCDパネルは、各(x,y)グリッド・
ポイントにビルトイン薄膜トランジスタを有する。各ト
ランジスタは、そのLCDグリッド点にアナログ電圧を
設定するのに使用される。各グリッド点での電気容量
が、セルの状態のためのストレージユニットとして役立
ち、トランジスタによって変更又はリフレッシュされる
までセルをその状態に保持することができる。即ち、ア
ナログ電圧をストアするセル容量は、セルをずっとその
ままにすることができ、それ故、デューティーサイクル
を100%より下で作動させたいならば、それよりも明
るくすべきである。結晶はまた、色を提供するために色
付けされる。水平グリッドワイヤは、行ドライバ回路に
よって順次駆動され、一つの行において全てのトランジ
スタの制御ゲートに接続し、新しいアナログ電圧(輝
度)で同時に更新されるべきその行の各セルを使用可能
にする。これらのアナログ電圧は、垂直グリッドワイヤ
を介して多数の列ドライバによって供給される。
サイズ、及び陰極線管(CRT)と比べて低電力である
ことである。LCDのこれらの特徴のために、ポータブ
ルコンピュータ及び連続トーン画像の小型テレビセット
にLCDを使用することができる。しかし、種々の色の
グレートーン(即ち、輝度の変化)を生成するために、
既存のLCDドライバ回路は相対的に大量の電力を消費
する傾向にあった。これは、ポータブルコンピュータの
ようなバッテリで作動する装置において大きな欠点とな
りうる。図1を参照すると、典型的なLCD列ドライバ
回路及びアクティブマトリックスLCDのブロック図を
示す。LCDドライバ回路は、ディジタル画像データを
直列入力ターミナル100で逐次受信する。例えば、画
像データの6(又はそれ以上の)シリアルビットの各セ
ットが、LCDパネルの1つのピクチャセル(又はピク
セル)の一つの色について輝度情報を包含する。データ
は、直列−並列変換をはじめに経験する。これはデータ
をシフトレジスタ102に逐次供給することによって達
成され、いったんシフトレジスタ102が満たされ、デ
ータをラッチ104内に並列に装てんする。データ(例
えば、6ビット)の各ピクセルの各色は、次いで、ディ
ジタル−アナログコンバータ(DAC)106に適用さ
れる。DAC106が、0.1ボルトずつ0.1ボルト
から6.4ボルトまで変化する64レベルを有するアナ
ログ出力電圧を備える6ビットDACであると、例示の
目的のために仮定する。各DAC106のアナログ出力
は、アクティブマトリックスLCDパネル108内のピ
クセルの列を駆動する。各色に関する各ピクセルは、ド
レインターミナルが列及びゲートターミナルをディスプ
レィの行に接続する薄膜トランジスタ110を含む。ト
ランジスタ110のソースターミナルは、関係する結晶
に関するピクセル値をストアするストレージキャパシタ
112に接続する。ストレージキャパシタは、ディスプ
レイ自身の容量となりうる。
て例えば512ピクセルを含む。カラーディスプレィに
ついて、各ピクセルは、赤について一つ、緑について一
つ、及び青について一つの3つのディスプレイ要素及び
トランジスタを含む。従って、ディスプレィの行あたり
合計1536ディスプレイ要素があり、各々がそのDA
C106によって駆動される。1536の所望のDAC
106は、例えば192のDAC106を各々有する8
つの個々の集積回路チップに分割される。DACが多数
ならば、各DAC106の寸法及び消費電力は重大であ
る。図2及び図3は、6ビットDAC106の典型的な
従来技術の例を示す。トランスフォーマ200は、交流
でその1次コイルの2つの入力で例えば±5ボルトの入
力電圧を受ける。トランスフォーマ200の巻き比は、
6.4ボルトが8つの0.8ボルトを2次コイルの8つ
のタップに提供するように等しく分割されるように設計
される。これらのコアースアナログリファレンス信号
は、種々の多重DACチップに供給される。各多重DA
Cチップは、合計64のレジスタ202iに関して、各
タップの対の間に接続された8つの等しい値のレジスタ
(202i)を含むグローバルレジスタドライバチェー
ン202を含む。従って、2次コイルからのタップの各
対の間の0.8ボルトは、レジスタ分割チェーン202
によって8つの0.1ボルト毎に更に分割される。グロ
ーバルレジスタ分割チェーン202からの64の細かい
アナログリファレンス電圧出力は、種々のDAC106
によってチップで共用される(上述の例では、チップは
192のDAC106を含む)。各DAC106は、D
ACの出力に接続されるべき64のアナログリファレン
ス電圧のうちの一つを各々選択する8つのスイッチの8
つのスイッチバンク204iを含む。スイッチバンク2
04iのスイッチは、ディジタルピクセルデータに応答
するデコーダ206iによって制御される。
4iは8つのスイッチ300で作られる。各スイッチ3
00は、デコーダ206i内の6入力NANDゲート3
02によって制御される。NANDゲート302は、ラ
ッチ104(図1)から6ビットピクセルデータを受信
する。従って、6ビットピクセルデータは、アクティブ
マトリックスLCDパネルの薄膜トランジスタのドレイ
ンに供給されるべきである、0.1乃至6.4ボルトの
範囲で0.1ずつ増加するアナログ電圧の64の離散レ
ベルのうちの一つを選択する。
する多くの欠点がある。第1に、この従来技術に関し
て、グローバルレジスタ分割チェーン202の各電圧出
力は、192のLCD列と同じくらい多く関連する大き
な容量の負荷を駆動することができなければならない。
DACチップによって駆動される全てのビットが、例え
ば0.1ボルトから途中ずっと6.0ボルトまで同時に
スイッチするように要求されることがまた可能である。
このことを受信可能レートで達成するために、レジスタ
分割器202−8の6.0ボルトタップは、非常に低い
インピーダンスを示さなければならない。このことは、
グローバルレジスタ分割チェーン202において使用さ
れるレジスタの最大寸法を制限する。レジスタ分割器2
02において相対的に小さな抵抗を採用することによ
り、各多重DACチップによってより大きな電流の消費
が生じる。多数のDAC106がLCDドライバシステ
ムにおいて要求されるならば、レジスタ分割器によって
消費される総電流は、非常に多量になる。例えば、20
2−8ドライバにおいて6.0ボルトタップの一つだけ
が全てのDAC出力を駆動するとしても、全ての8つの
抵抗分割器202−1,202−2,・・・202−8
が電力を消費するので、この設計に関連する浪費があ
る。更に、従来技術のデコーディング・スキームは、回
路領域に加わる非常に多数のゲート(64の6入力デコ
ーダゲート)を要求する。
CDカラムドライバ回路の必要性がある。
路面積の両方を実質的に低減させるディジタル−アナロ
グ・コンバータ(DAC)を提供する。本発明のDAC
は、液晶ディスプレィドライバ回路の使用に特に適して
いる。概して、DACは、適当なコアースアナログリフ
ァレンス信号の対の間のそれ自身の抵抗分割チェーンを
スイッチする回路を含み、所望の細かいアナログ出力信
号を生成するための適当な分割チェーンノードを選択す
る。ディジタル入力の最上位ビットに基づいて、本発明
のDACは、隣接するコアースアナログリファレンス信
号の対を選択し、選択された対の間のその抵抗分割器を
スイッチする。ディジタル入力の最下位ビットは次い
で、DAC出力にスイッチされるべき抵抗分割器に沿っ
て特定のタップを選択する。
実施によって、LCDドライバシステムにおける多重D
ACチップ内の各DACが、それ自身の抵抗電圧分割チ
ェーンを有することができ、好ましくは、小さなMOS
トランジスタから製造される。このことにより実質的な
電力及び面積の節約を生じる。本発明の一つの実施形態
では、抵抗分割器及びDACのスイッチは、DACのト
ラッキング及び精度を改善するためにMOSトランジス
タから作られる。好ましい実施形態では、抵抗要素とし
て作用するスイッチがまた、全体の電圧分割チェーンを
形成するために、分割チェーンの抵抗要素と結合する。
従って、一つの実施形態では、本発明は複数のディジタ
ル−アナログコンバータを含む液晶ドライバ回路を提供
し、各ディジタル−アナログコンバータは専用抵抗分割
チェーンを有する。各ディジタル−アナログコンバータ
は更に、対応する複数のアナログリファレンス信号を受
信する複数の入力タップと、抵抗分割器と、抵抗分割器
と入力タップとに結合された複数のスイッチと、ディジ
タル入力を受信し、それに応答して選択された隣接する
入力タップの対の間の抵抗分割器を結合するために複数
のスイッチを制御するデコーダとを含む。一つの実施形
態では、抵抗分割器及び複数のスイッチはMOSトラン
ジスタから成る。好ましい実施形態では、MOS抵抗分
割器はMOSスイッチを含む。
トランジスタを有する抵抗分割器と、抵抗分割器に結合
された複数のスイッチと、複数のスイッチに結合された
デコーダとを含む。好ましい実施形態によるDACにお
ける抵抗分割器は、選択された複数のスイッチを含む。
本発明のLCDドライバ及びディジタル−アナログコン
バータの特徴及び利点の更なる理解は、詳細な説明及び
図面を参照すべきである。
LCDドライバ回路に使用するためのディジタル−アナ
ログ・コンバータ(DAC)400の簡単な実施形態が
示されている。図2のDAC構成のように、トランス2
00がAR1からARnまでnタップでアナログ・リフ
ァレンス信号を供給する。しかしながら、多くの抵抗を
備える長い抵抗分割器を形成するために、各々隣接する
タップの対の間に、抵抗分割チェーン(図2の202)
を使用する代わりに、DAC400は、隣接するタップ
の種々の対の間で単一の抵抗分割器402によって選択
的にスイッチすることができるスイッチ及び抵抗要素の
革新的な組み合わせを採用する。本発明の好ましい実施
形態による抵抗分割チェーン402は、ノードN1とノ
ードN2との間に直列に接続された抵抗要素402−
1,402−2,・・・402−(n−2)を含む。抵
抗スイッチ404の第1のバンクが、ノードN2を種々
のアナログ・リファレンス・タップにスイッチ可能に接
続し、抵抗スイッチ406の第2のバンクがノードN1
を種々のアナログ・リファレンス・タップにスイッチ可
能に接続する。従って、第1のバンク404からのスイ
ッチ及び第2のバンク406からのスイッチに選択的に
ターンオンすることによって、分割チェーン402は、
プライマリ・アナログ・リファレンス信号タップグラン
ド、AR1,AR2乃至ARnの間を接続する。
及び分割チェーン402のノードN1及びN2は、細か
い(例えば、0.1ボルト増加)アナログ信号を提供す
る。これらの内部ノードN1、NP2,・・・NP(n
−2)は、スイッチ408の第3のバンクを介して出力
ノードOUTをスイッチ可能に接続する。以下で詳細に
議論するように、本発明によるDAC400のスイッチ
404及び406はまた、全体的な電圧分割チェーンの
一部を形成する抵抗要素として作動する。種々のスイッ
チバンクの全てのスイッチは、デコーダ410の出力に
よって制御される。デコーダ410は、DACに対する
ディジタル入力データを受信し、データをデコードし、
出力ターミナルOUTで所望のアナログ信号を作り出す
ようなスイッチを制御する。
な実施形態と関連して以下に詳細に説明する。図5を参
照すると、本発明の好ましい実施形態によって実行され
る具体的には6ビットDAC500を示す。同じ参照番
号が、図4及び5の双方の同じ回路ブロックを識別する
のに使用されている。図5に示されている例示的な回路
の実施において、DAC500は、6ビットディジタル
データ(A0,A1,A2,A3,A4及びA5)を、
0.1ボルトから6.4ボルトまで0.1ボルトずつ増
加する範囲で64アナログ電圧レベルのうちの1つに変
換する6ビットDACである。これらの特定の数を例示
の目的に限ってここで用いられていることを理解すべき
であり、あらゆるサイズのDACが本発明の技術から利
益を得られる。
は好ましくは、種々のスイッチバンクのスイッチと分割
チェーン402の抵抗要素の両方を実行するためのCM
OSトランスミッションを採用する。従って、スイッチ
404i、406i及び408iのうちのひとつひとつ
が、示したようなトランスミッション・ゲートを形成す
るために接続されたNMOSとPMOSの対で作られて
いる。各スイッチにおけるNMOS及びPMOSトラン
ジスタのゲート・ターミナルは、デコーダ410によっ
て供給された相補信号を受信する。同様に、抵抗分割チ
ェーン402における各抵抗要素402−iは、CMO
Sトランスミッションゲートを形成するために接続され
たトランジスタのNMOS及びPMOSの対で作られ
る。6つのトランスミッションゲート402について、
5つ(402−2乃至402−6)はアレイONであ
り、1つ(402−1)はスイッチ可能に作られてい
る。従って、各トランスミッションゲート402−2乃
至402−6のNMOSトランジスタとPMOSトラン
ジスタのゲートターミナルは、正電圧(例えば、約6.
4ボルトの電源Vcc)及びグランドにそれぞれ接続す
る。スイッチ可能なトランスミッションゲート402−
1は、分割チェーン402に沿って選択的な切断を提供
する。
10は、15個の3入力NANDゲート412と、真及
び6ビットディジタル入力データの補数の種々の組み合
わせをそれらの入力で受信する1つの2入力NANDゲ
ート414とを含む。種々のNANDゲートの出力は、
示されたようにスイッチを制御する。スイッチ408の
サイズは、出力を駆動する際に一定の時間を低減するた
めのそれらの抵抗を最小にするように選択される。スイ
ッチ404,406及び402−1のNMOSトランジ
スタのサイズは、互いに等しく、トランスミッションゲ
ート402−2から402−6におけるNMOSトラン
ジスタのものに等しい。同様に、これらの要素の全ての
PMOSトランジスタは同じサイズである。電圧分割機
能において参加する抵抗要素に関する抵抗の値は、スピ
ードとパワーの間の妥協である。
ョンゲートが、スイッチングと抵抗電圧分割との双方を
実行することは本発明の特徴である。結合されたスイッ
チングと抵抗機能は、変換の特定の種々の例を記載する
ことによって明らかになるであろう。第1の例では、D
AC500がその6つの入力A5,A4,A3,A2,
A1及びA0でデータ111111を受信することを仮
定する。このディジタル入力は、6.4ボルトのアナロ
グ値に対応する。ロジック「1」信号を全て受信するA
3,A4及びA5に関して、NAND412−1は、ノ
ードN2及びN1を接続するトランスミッションゲート
404−8及び406−8を、アナログリファレンス信
号6.4ボルト及び5.6ボルトにそれぞれターンオン
する。ターミナルゲート408−7はまた、その入力で
A1=" 1" 及びA2=" 1" を受信するNANDゲー
ト414によってターンオンされる。しかしながら、ト
ランスミッションゲート402−1は、NANDゲート
412−9によってターンオフされ、ノードN1とN2
の間の抵抗パスを中断する。結果として生じる抵抗分割
チェーンは、簡単な仕方で図6Aに示されている。トラ
ンスミッションゲート402−1がターンオフされるの
で、分割チェーン402はいかなる電流をも引き込ま
ず、アナログ信号6.4ボルトは出力ターミナルOUT
に直接供給される。
するディジタルデータ111110を入力することを考
慮する。NANDゲート412−1はトランスミッショ
ンゲート404−8および406−8を依然としてター
ンオンし、NANDゲート414はトランスミッション
ゲート408−7をターンオンする。しかしながら、こ
のとき、NANDゲート412−9は、ノードN1及び
N2の間の電流パスを生成するスイッチ402−1をタ
ーンオンする。結果として生じる平衡抵抗分割チェーン
を、図6Bの簡単な図に示す。図6Bに示したように、
111110のディジタル入力データに対応して、Rの
オン抵抗(on-resistance )を各々有する(スイッチ4
04−8及び406−8を含む)8つの伝導トランスミ
ッションゲートが6.4ボルトと5.6ボルトの間で接
続する。6.4ボルトから0.8ボルト(6.4−5.
6)の8分の1を引いた信号、即ち、6.4−0.1=
6.3ボルトがノードN2、従って、出力ターミナルO
UTで現れる。以前の例(111111の入力)と同様
にこの場合における出力は、ノードN2で利用されう
る。しかしながら、111111の場合では、N2がタ
ップ電圧6.4ボルトであり、一方、111110の場
合では、N2が6.4−0.1=6.3ボルトである。
するディジタルデータ110101の入力を考慮する。
A5=" 1" 、A4=" 1" 及びA3=" 0" に関し
て、NANDゲート412−2は、抵抗トランスミッシ
ョンゲート404−7及び406−7をターンオンし、
ノードN2及びN1を5.6ボルト及び4.8ボルトで
それぞれリファレンス信号に接続する。A0=" 1" ,
A1=" 0" 及びA2=" 1" に関して、NANDゲー
ト414はトランスミッションゲート408−7をター
ンオフし、NANDゲート412−9はトランスミッシ
ョンゲート402−1をターンオンし、NANDゲート
412−15はトランスミッションゲート408−6を
ターンオンする。結果として生じる平衡抵抗分割チェー
ンを簡単な仕方で図6Cに示す。従って、(図5のノー
ドNP6に対応する)ノードN3の電圧、及びそのため
の出力ターミナルOUTでの電圧は、5.6V−0.2
V(=2×〔(5.6−4.8)/8〕)、即ち5.4
Vに等しい。
で、消費電力の削減は非常に重要である。リファレンス
信号の各対の間の抵抗分割器がディジタル入力データに
無頓着な電流を浪費するという従来技術の実施と異な
り、本発明のDACでは、隣接するアナログリファレン
ス信号の対の間の単一の抵抗分割器によってのみ浪費さ
れる。本発明の各DACが単一の出力を駆動するので、
図5に示した例示的な実施形態の分割チェーンにおける
各抵抗要素は、図2に示した従来技術DACの抵抗要素
と同じくらい高い192倍である抵抗を有する。各アク
ティブ抵抗分割器は、6.4ボルト離れているタップの
代わりに、0.8ボルト離れているタップの間にあるの
で、ここに記載した例示的なシステムは、かくして本発
明の技術が消費電力において8倍減少する。
用されるとき、本発明のDACは、例えば、多重DAC
チップにおける192個のDACによって割り当てられ
た出力のグローバル抵抗電圧分割チェーンを除去する。
図4に示したようなDAC400は、細かい(0.1ボ
ルト)アナログリファレンス信号を、最小の回路構成要
素を用いてコアースアナログリファレンス信号の対の間
毎に提供する。従って、この回路は、実質的に回路領域
を減少させる間、各出力(即ち、LCDパネルの各カラ
ム)について繰り返される。図2及び3に示された従来
技術は、6入力NANDゲート(12トランジスタ)
と、インバータ(2トランジスタ)と、64アナログレ
ベルの各々に関するトランスミッションゲート(2トラ
ンジスタ)とを要求する。これは、従来技術のDACあ
たり有効な16×64=1024トランジスタとなる。
これは、図5に示した本発明の例示的な実施形態の各D
ACにおける184個のトランジスタとだけ匹敵する。
及びプロセス変化を超えた抵抗トラックのスイッチとの
両方を実施するためにCMOSトランスミッションゲー
トの使用から生じる固有の精度である。CMOSトラン
スミッションゲートは、両方のトランジスタ(NMOS
及びPMOS)が伝導型か、両方が非伝導型のいずれか
である全てのときに作動する。PMOSトランジスタ
は、NMOSトランジスタの固有のより高いゲインを補
償するためにNMOSトランジスタよりも大きな長さに
対する幅の比を有するように設計される。即ち、双方
は、同じ相互コンダクタンスについて有するように設計
される。各トランスミッションゲートは低い(ソース及
びドレイン)電圧で作動し、NMOSトランジスタは低
抵抗であり、PMOSトランジスタは高抵抗又はオフで
ある。高アナログ電圧では、NMOSトランジスタは高
抵抗又はオフであり、一方、PMOSトランジスタは低
抵抗である。中間の電圧では、両トランジスタは中間の
抵抗を有する。従って、平行なNMOS及びPMOSの
トランジスタの対は、ソース及びドレイン電圧変化と同
じ合理的な抵抗を提供する。電圧に対する抵抗の変化の
ための電圧エラーは、0.1ボルト以下で非常に小さ
く、従って無視できる程度である。
ト)と消費電力の両方を実質的に減少させるアナログ−
ディジタルコンバータ(DAC)回路を提供する。本発
明のDACは特に、多数のDACを要求するLCDドラ
イバシステムに用いることが適している。DACは、所
望のファインアナログ出力信号を生成するために、コア
ースアナログリファレンス信号の隣接する選択された対
の間の単一抵抗分割器をスイッチする回路を含む。従っ
て、コアースアナログリファレンス信号の隣接する選択
された対の間の単一抵抗分割器を接続することだけによ
って、本発明は実質的に消費電力と回路サイズを減少さ
せる。更に、抵抗分割器と、本発明の好ましい実施形態
によるDACのスイッチとの両方は、トラッキングとD
ACの精度とを向上させるために、MOSトランジスタ
を作り上げる。上記したものは本発明の好ましい実施形
態の完全な記載であるので、種々の変形実施形態、修正
及び均等の範囲を使用することが可能である。従って、
本発明の範囲は、上記を参照せずに決めることができる
が、特許請求の範囲及びその均等の範囲で決められた範
囲で決定されるべきである。
回路のブロック図である。
ジタル−アナログコンバータ(DAC)の従来技術であ
る。
典型的な従来技術である。
ためのDACの簡単な実施形態である。
ACの具体例の上半分を示す。
ACの具体例の下半分を示す。
図5の回路から生じる簡単にした等価的な抵抗分割回路
を示す。
図5の回路から生じる簡単にした等価的な抵抗分割回路
を示す。
図5の回路から生じる簡単にした等価的な抵抗分割回路
を示す。
Claims (32)
- 【請求項1】 対応する複数のアナログリファレンス信
号を受信するように接続された複数の入力タップと、 抵抗分割チェーンと抵抗分割チェーンと複数の入力タッ
プとに接続された第1の複数のスイッチと、 ディジタル入力を受信し、それに応答して、隣接する入
力タップの選択された対の間に抵抗分割チェーンを接続
するために、複数のスイッチを制御するデコーダと、を
有する、出力を備えるディジタル−アナログコンバー
タ。 - 【請求項2】 抵抗分割チェーンと出力との間に接続さ
れた第2の複数のスイッチを更に有する、請求項1に記
載のディジタル−アナログコンバータ。 - 【請求項3】 前記抵抗分割チェーンが第1のノードと
第2のノードとの間に接続され、 前記第1の複数のスイッチが、 前記第1のノードを前記複数の入力タップの第1のサブ
セットにそれぞれ接続するスイッチの第1のサブグルー
プと、 前記第2のノードを前記複数の入力タップの第2のサブ
セットにそれぞれ接続するスイッチの第2のサブグルー
プと、を有する、請求項2に記載のディジタル−アナロ
グコンバータ。 - 【請求項4】 前記抵抗分割チェーンが直列に接続され
たMOSトランジスタを有する、請求項3に記載のディ
ジタル−アナログコンバータ。 - 【請求項5】 前記抵抗分割チェーンにおける前記MO
Sトランジスタのうちの一つが、ターンオフのときに、
開回路を生成するためにスイッチ可能にすることができ
る、請求項4に記載のディジタル−アナログコンバー
タ。 - 【請求項6】 前記抵抗分割チェーンが、直列接続され
たCMOSトランスミッションゲートを有する、請求項
4に記載のディジタル−アナログコンバータ。 - 【請求項7】 前記第1の複数のスイッチが複数のMO
Sトランジスタを有する。請求項1に記載のディジタル
−アナログコンバータ。 - 【請求項8】 前記第1の複数のスイッチがCMOSト
ランスミッションゲートを有する、請求項7に記載のデ
ィジタル−アナログコンバータ。 - 【請求項9】 前記抵抗分割チェーンと共同して前記第
1の複数のスイッチの抵抗が抵抗電圧分割器を形成す
る、請求項1に記載のディジタル−アナログコンバー
タ。 - 【請求項10】 前記第1の複数のスイッチの各々の抵
抗が、前記抵抗分割チェーンにおける各抵抗要素の抵抗
と実質的に等しい、請求項9に記載のディジタル−アナ
ログコンバータ。 - 【請求項11】 前記第2の複数のスイッチが、前記抵
抗分割チェーンにおける複数の内部ノードを出力に接続
する、請求項2に記載のディジタル−アナログコンバー
タ。 - 【請求項12】 対応する複数のアナログリファレンス
信号を受信するために接続された複数の入力タップと、 抵抗分割チェーンと、 抵抗分割チェーンと複数の入力タップとに接続された第
1の複数のスイッチと、 ディジタル入力を受信し、それに応答して、複数のスイ
ッチを制御するデコーダと、を有し、 前記抵抗分割チェーンがMOSトランジスタからなる複
数の抵抗要素を有する、出力を備えるディジタル−アナ
ログコンバータ。 - 【請求項13】 前記抵抗分割チェーンが、第1のノー
ドと第2のノードとの間に直列に接続された複数の抵抗
要素を有し、 前記第1の複数のスイッチが、前記第1のノード及び前
記第2のノードを、前記複数の入力タップのうちの第1
及び第2の一つにそれぞれ選択的に結合する、請求項1
2に記載のディジタル−アナログコンバータ。 - 【請求項14】 前記第1の複数のスイッチが、MOS
トランジスタからできており、前記抵抗分割チェーンと
共同して抵抗電圧分割器の一部を形成する、請求項13
に記載のディジタル−アナログコンバータ。 - 【請求項15】 前記第1の複数のスイッチ及び前記抵
抗分割チェーンは、実質的に等しい抵抗値を有するCM
OSトランスミッションゲートを備える、請求項14に
記載のディジタル−アナログコンバータ。 - 【請求項16】 前記抵抗分割チェーンにおける複数の
内部ノードを出力にそれぞれ接続する第2の複数のスイ
ッチを更に有する、請求項13に記載のディジタル−ア
ナログコンバータ。 - 【請求項17】 対応する複数のアナログリファレンス
信号を受信するために接続された複数の入力タップと、 抵抗分割チェーンと抵抗分割チェーンと複数の入力タッ
プとに接続された第1の複数のスイッチと、 ディジタル入力を受信し、それに対応して、複数のスイ
ッチを制御するデコーダと、を有し前記複数のスイッチ
が、前記電圧分割チェーンと共同して抵抗電圧分割チェ
ーンの一部を形成する、出力を備える、ディジタル−ア
ナログコンバータ。 - 【請求項18】 前記抵抗分割チェーンが第1のノード
と第2のノードとの間に直列に接続された複数の抵抗要
素を有し、 前記第1の複数のスイッチが、前記第1のノード及び前
記第2のノードを前記複数の入力タップのうちの第1及
び第2の一つにそれぞれ選択的に接続する、請求項17
に記載のディジタル−アナログコンバータ。 - 【請求項19】 前記抵抗分割チェーンにおける複数の
内部ノードを出力にそれぞれ接続する第2の複数のスイ
ッチを更に有する、請求項18に記載のディジタル−ア
ナログコンバータ。 - 【請求項20】 アナログ出力を生成するための別々の
抵抗分割チェーンを各々有する複数のディジタル−アナ
ログコンバータを有する、液晶ディスプレイ(LCD)
ドライバ。 - 【請求項21】 各ディジタル−アナログコンバータ出
力がLCDパネルのカラムを駆動する、請求項20に記
載のLCDドライバ。 - 【請求項22】 各ディジタル−アナログコンバータ
が、アナログリファレンス信号の隣接する対の間の抵抗
分割チェーンを接続するスイッチング回路を更に含む、
請求項21に記載のLCDドライバ。 - 【請求項23】 各ディジタル−アナログコンバータ
が、ディジタル入力信号に対応してスイッチング回路を
制御するデコーディング回路を更に有する、請求項22
に記載のLCDドライバ。 - 【請求項24】 各アナログーディジタルコンバータに
おけるスイッチング回路の抵抗が、電圧分割チェーンを
形成するために抵抗分割チェーンと共同して使用され
る、請求項23に記載のLCDドライバ。 - 【請求項25】 スイッチング回路及び抵抗分割チェー
ンがMOSトランジスタを有する、請求項24に記載の
LCDドライバ。 - 【請求項26】 スイッチング回路におけるスイッチ
と、抵抗分割チェーンにおける抵抗要素とがCMOSト
ランスミッションゲートを有する、請求項25に記載の
LCDドライバ。 - 【請求項27】 複数のリファレンスタップに複数のコ
アースアナログリファレンス信号を生成し、 信号分割チェーンを提供し、 複数の細かいアナログリファレンス信号を生成するため
に、ディジタル信号に応答して、複数のリファレンスタ
ップの隣接する対の間の信号分割チェーンを選択的にス
イッチする、ステップを有する、ディジタル信号をアナ
ログ信号に変換するための方法。 - 【請求項28】 複数のコアースのうちの一つ又は細か
いアナログリファレンス信号を出力に選択的にスイッチ
するステップを更に有する、請求項27に記載の方法。 - 【請求項29】 複数のコアースのうちの一つ又は細か
いリファレンス信号を出力に選択的にスイッチし、 複数のコアースアナログリファレンス信号のうちの一つ
を出力にスイッチするとき、前記信号分割チェーンにお
いて電流パスを切断するステップを更に有する、請求項
28に記載の方法。 - 【請求項30】 前記信号分割チェーンが抵抗電圧分割
器であり、 前記スイッチングステップが複数のスイッチを使用して
実行され、 前記方法が、前記複数の細かいアナログリファレンス信
号を生成するために前記抵抗電圧分割器を備える前記複
数のスイッチの抵抗を結合するステップを更に含む、請
求項28に記載の方法。 - 【請求項31】 抵抗電圧分割チェーンによって複数の
アナログリファレンス信号を生成し、 選択回路を使用する出力に関して、複数のアナログリフ
ァレンス信号のうちの一つを選択し、 前記生成ステップが、複数のアナログリファレンス信号
を生成するために、選択回路の抵抗を抵抗電圧分割チェ
ーンと結合するステップを有する、ディジタル信号をア
ナログ信号に変換する方法。 - 【請求項32】 複数のコアースアナログリファレンス
信号を複数のタップに提供し、 隣接するタップの対の間の抵抗電圧分割チェーンを選択
的にスイッチする、ステップを更に有する、請求項31
に記載の方法。
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