DE2256135B2 - Verfahren und Anordnung zum Prüfen von monolithisch integrierten Halbleiterschaltungen - Google Patents
Verfahren und Anordnung zum Prüfen von monolithisch integrierten HalbleiterschaltungenInfo
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Description
erfindungsgemäßen Verfahrens geprüfte, monolithisch integrierte Halbleiterschaltungen nachtraglich bei Betrieb
ganz erheblich weniger Ausfälle gezeigt.
Gemäß der Erfindung wird also ein gewichtetes, statisches Prflfbitmuster an die Anschlüsse einer zu r)
prüfenden Halbleiterschaltung angelegt. Die hierzu erforderliche Bewertung wird dabei in einfachster
Weise durch Simulation mit Hilfe einer Rechenanlage ermittelt.
In vorteilhafter Weiterbildung der Erfindung wird in
dabei so vorgegangen, daB die Verfahrensschritte zum Übertragen von Bitmustern, Ermitteln der Umschaltanzahl
und Einstellen der Bewertungsschaltung bis zum Erhalten eines optimalen Bitmusters für eine zu
prüfende Halbleiterschaltung wiederholt v, ird.
In einer vorteilhaften Anwendung zur Durchführung des Verfahrens ist vorgesehen, daß die Ausgänge des
Zufallsgenerators in einer Bewertungsschaltung gruppenweise in jeweils unterschiedlicher Anzahl zusammengefaßt
sind und jeder Gruppenausgang zur Ansteuerung jeweils eines Anschlusses der zu prüfenden
monolithisch integrierten Halbleiterschaltung dient.
Es ist weiterhin in vorteilhafter Weiterbildung bei einem in an sich bekannter Weise ein Schieberegister
enthaltenden Zufallsgenera tor, bei dem die Schieberegisterstufenausgänge
den Bitmusterausgaiig darstellen, vorgesehen, daß der Bitfolgenausgang am Eingang
eines Codierers liegt, dessen Ausgang den Ausgang des Zufallgenerators darstellt Der Vorteil in der Anwendung
des Codierers besteht darin, daß jeweils ein to Ausgang bereitgestellt wird, der dem Binärwert des
Eingangs entspricht.
Am Ausgang des Codierers liegt, wie bereits gesagt, die Bewertungsschaltung, die aus einer Vielzahl von
einstellbaren ODER-Gliedern besteht, deren Ausgänge λ jeweils mit einem Anschluß der zu prüfenden Halbleiterschaltungen
verbunden sind. Die Anzahl ucr für
jedes ODER-Glied ansteuerbaren Eingänge richtet sich dabei nach der jeweils erforderlichen gruppenweisen
Zusammei.-'assung von Codiererausgängen. Auf diese Weise ergibt sich, daß bestimmte Anschlüsse der zu
prüfenden Halbleiterschaltung, wie gewünscht, öfters einem Umschalt Vorgang unterliegen als andere.
Infolge der vorgenommenen Bewertung der Eingangssignale werden die zu prüfenden Halbleiterschal- 4ί
tungen entsprechend ihrer vorgesehenen Anwendung zur Prüfung bettieben, so daß sich die Prüfmöglichkeiten
und damit die Möglirhkeiten der Fehlerfeststellung nicht unwesentlich erhöhen. Gleichzeitig ergibt sich der
Vorteil, daß ein statistisches Prüfverfahren trotz Anwenden einer geringen Anzahl von Eingangswerten
durchgeführt wird.
Ebenso wie beim bereits bekannten statistischen Prüfverfahren ergibt sich auch hier der Vorteil, daß die
zur Prüfung verwendeten Bitmuster dank der Verwen- « dung eines Zufallgenerators mit hohen Geschwindigkeiten
zur Verfügung stehen. Obgleich jedoch die Prüfbitfolgen jeweils in zufälliger Reihenfolge aufgebaut
sind, sind sie doch den Erfordernissen jeweiliger Schaltkreise angepaßt, indem nämlich ein Bewertungsverfahren
Anwendung findet.
Weitere Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausfiihrungsbeispielen
anhand der beigefügten Zeichnungen und aus den
Patentansprüchen. e->
Es zeigt
Fig 1 ein verallgemeinertes Blockdiagramm eines
bevorzugten Ausführüngsbeispielsder Erfindung,
F i g. 2 eine bistabile Kippschaltung.
Das Prinzipschaltbild der Erfindung gemäß Fig. 1 enthält ein Schieberegister 10 und ein EXCLUSIV
ODER-Glied 12, die einen wesentlichen Teil eines Zufallsgenerators bilden. Wenn hier allerdings auch ein
Pseudo-Zufallsgenerator bestimmter Bauart gezeigt ist, so versteht es sich doch, daß jeder Zufalls- oder
Pseudo-Zufallsgenerator für den gleichen Zweck verwendet werden kann. Zwei Ausgänge des Schieberegisters
10 sind mit den beiden Eingängen des Antivalenzgliedes EXCLUSIV-ODER-Gliedes !2 verbunden.
Der Ausgang des EXCLUSIV-ODER-Gliedes 12 ist mit dem Eingang an der ersten Stufe des
Schieberegisters 10 verbunden. Das Schieberegister 10 ist dabei picht vom Umlauftyp, so daß das letzte Bit, das
sich in der 48. Stufe befindet, beim nächsten Schiebeimpuls aus dem Schieberegister geschoben wird.
Ein Codierer 14 als weiterer Bestandteil des Zufallgenerators ist zumindest an einige Ausgänge des Schieberegisters
10 angeschlossen. Im bevorzugten Ausführungsbeispiel wird ein 256-Bit-Codiercr verwendet, der
zumindest acht Eingänge benötigt. Der Bit-Codierer kann von beliebiger Kapazität sein, wobei sich für das
Schieberegister 10 die Forderung stellt, daß nur »M<
Eingänge des Cocierers 14 betrieben werden müssen; »N« ergibt sich aus der Beziehung
2*= Anzahl der codierten Ausgangsbits.
Die Ausgangssignale des Codierers 14 werden über die Bewertungsschaltung 18 auf die Bitänderungsschaltungsanordnung
16 übertragen. Immer dann, wenn ein Eingang der Bitänderungsschaltungsanordnung 16 ein
Signal erhält, dann wird der dem zu prüfenden Chip zugeordnete Eingang geändert, so daß ein anderer
Chipanschluß beaufschlagt wird. Die Bitänderungsschaltungsanordnung
besteht aus mehreren bistabilen Kippstufen, deren Schaltung, wie z. B. in F i g. 2 gezeigt,
aufgebaut sein kann. In F i g. 2 sind eine Anzahl von NAND-Gliedern 21 bis26 in üblicher Weise alsbistabile
Kippschaltung geschaltet. Am Eingang liegt normalerweise niedriges Potential. Wird von der Bitänderungsschaltungsanordnung
18 ein signal zugeführt, dann erhalten die mittleren Eingängen der NAND-Glieder 23
und 24 hohes Potential. Phasengleiche Ausgangssignalc werden am Ausgang des NAND-Gliedes 25 und
phasenungleiche Ausgangssignale am Ausgang des NAND-Gliedes abgenommen. Der Setzeingang «5«
und Rückstelleingang »R« an den NAND-Gliedern 25
und 26 liegen normalerweise auf hohem Potential. Am Ausgang jedes NAND-Gliedes 2:1 bis 26 ergibt sich
bekanntlich eineUND-Funiuion.
Von besonderer Bedeutung für vorliegende Ei bindung
ist die Bewertungsschaltungüanordnung f8. Ihre einfache Ausführungsform ist im Ellock 18 angedeutet,
indem nämlich verschiedene, mit den Ausgängen des Codierers 14 verbundene Eingänge in/oder Verknüpfung
zusammengefaßt sind, wie z. B. durch ein Steckverbindungspaneel, oder durch eine programmiere
Relaispyrrnide. In einer hochentwickelten Version läßt sich die Funktion der Bewertungsschaltung 18
durch Anwendung eines Programmes ausführen, wobei dann in an sich bekannter Weise d>e S:haltverbindungen
'.lurch ein entsprechendes Compulcrprogramm
bereitgestellt werden.
Bei Betrieb arb.itcn das Schieberegister 10 und das
EXCLUSI V-ODEK-Glied 12 in bekannter Weise
zusammen. Irgendeine geeignete Folge von Einsen und Nullen kann anfänglich in das Schieberegister 10
eingegeben werden. Beide Ausgänge des Schieberegisters 10 liegen an den Eingängen des EXCLUSIV
ODER-Gliedes 12, dessen Ausgang wiederum mit dem Eingang der ersten Stufe des Schieberegisters 10
verbunden ist. Jedesmal, wenn das Schieberegister 10 einen Schiebeimpuls empfängt, v/ird das hierin gespeicherte
Bitmuster um eine StHIe verschoben. Empfängt das EXCLUSIV-ODER-Glied 12 zwei gleiche Eingänge
(d. h. zwei Nullen oder zwei Einsen), dann wird eine »0« in die erste Stufe des Schieberegisters 10 eingegeben.
Sind andererseits die Eingänge des EXCLUSIV-ODER-Glied 12 ungleich, dann wird eine »I« in die erste Stufe
des Schieberegisters 10 eingegeben. Auf diese Weise läßt sich eine Zufallsfolge der Bits zur Anwendung auf
den Codierer 14 bereitstellen.
Als Beispiel ist hier ein 256-Bit-Codierer gezeigt, der
tatsächlich nur acht Eingänge vom Schieberegister II) benötigt. Es läßt sich leicht nachprüfen, daß ein Codierer
für 248 Rils durch das Schieberegister 10 betätigt werden
könnte. Für das vorliegende Beispiel jedoch dürfte ein 8-Bit-Schieberegister genügen. Der Codierer 14 besteht
aus einem üblichen Binär-Dezimalumsetzer an sich bekannter Bauart. Liegen so z. B. alle Eingänge des
Codierers auf O-Potential, dann ergäbe sich für den speziellen Ausgang des Codierers 14 zur Anzeige einer
dezimalen 0 (z.B. der oberste Ausgang) ein »!«-Ausgangssignal, wohingegen alle übrigen Ausgänge ein
»O«-Ausgangssignal aufweisen wurden. Wären hingegen alle Eingänge des Codierers 14 »Einsen«, dann
ergäbe sich für den Ausgang der Dezimalziffer 255 (z. B. der unterste Ausgang) ein »!«-Ausgangssignal, wohingegen
alle anderen Ausgänge »O«-Ausgangssignale bereitstellien. Für Zwischenwerte der binären Eingänge
werden jeweils entsprechend einer der Zwischenausgänge des Codierers 14 ein »1 «-Ausgangssignal liefern,
während alle anderen Ausgänge »O«-Ausgangssignale bereitstellten. Bei einer solchen Anordnung ist die
Wahrscheinlichkeit der Auswahl irgendeines der 256 Ausgänge des Codierers 14 gleich.
In der USA-Patentschrift 36 14 608 würde ein 48-Bit-Schieberegister normalerweise nur 48 Chipeingänge
des zu prüfenden Chips a lressieren. Erfindungsgemäß wird jedoch mit dem Codierer das Adressieren
von 256 Eingängen mit nur einem 8-Bit-Schieberegister ermöglicht. Darüber hinaus würde ein größerer
Codierer mit dem in F i g. 1 gezeigten 48-Bit-Schieberegister die Auswahl unter 248 Eingängen gestatten.
Erfindungsgemäß ergibt sich aber noch ein größerer Vorteil. Wird angenommen, daß 48 Eingänge eines zu
prüfenden Chips betätigt werden, dann ist es mit Hilfe der Erfindung möglich, die Eingänge des zu prüfenden
Chips zu bewerten, indem eine Mehrzahl von Codierausgängen einem speziellen Chipeingang zugeordnet
werden. Der durch das Schieberegister 10 und dem EXCLUSIV-ODER-Glied 12 gebildete Bitmuster-Generator
wird mit Hilfe des Codierers !4 im Zusammenwirken mit der Bewertungsschaltung 18 in seinen
Ausgängen bewertet. Da die Gesamtanzahl der Ausgänge des Codierers 14 sehr viel größer ist als die
Anzahl der Chipeingänge, ergibt sich die Möglichkeit, eine große Bewertungsbandbreite unter den verschiedenen
Chipeingängen vorzusehen.
Im Beispiel nach F i g. 1 wird der Chipeingang Nr. ί statistisch viermal so oft angesteuert als die Chipeingangsnummer
2, da vier Codierausgänge dem ersten Eingang des Chips zugeordnet sind, wohingegen nur ein
Ausgang dem zweiten Eingang des Chips zugeordnet ist Um im gezeigten Beispiel fortzufahren, sind zwei
Ausgänge dem Chipeingang Nr. 3 zugeordnet, und fünf Codiererausgängc der Chipeingangsnummcr 4. Auf
diese Weise lassen sich die Chipeingänge bewerten, so daß hierdurch der Nutzen der Zufallsprüfung wesentlich
erhöht wird. Dabei werden jedoch die Signale, wie bereits angedeutet, nicht direkt auf die Chipeingänge
übertragen, sondern vielmehr über eine Bitänderungsschaltungsanordnung 16.
Ein Schaltkreis hiervon ist in F i g. 2 im einzelnen gezeigt, wobei seine Betriebsweise an sich bekannt ist,
da eine bistabile Kippschaltung vorliegt. Das bedeutet, daß jedesmal, wenn ein hohes Potential am Eingang
anliegt, sich der Zustand auf den Ausgangslcitungcn ändert. Ist so /. B. ein in Betracht kommender Ausgang
eines dieser Schaltkreise im Zustand hohen Potentials und stellt somit eine »I« dar. und liegt außerdem am
Eingang hohes Potential an. dann wird im Ansprechen auf dieses Eingangspotential der in Betracht kommende
Ausgangszustand geändert, so daß nunmehr eine »0« hierdurch angezeigt wird. Wird d.inn nach Abfall auf
niedriges Potential wiederum hohes Potential an den Eingang angelegt, dann ändert sich wiederum der
Ausgangs/ustand, um im Ansprechen hierauf eine »I« anzuzeigen. Auf diese Weise ergibt sich, daß einer der
Eingänge des zu prüfenden Chip eine Zustandsänderung während jeden Zyklussrs erfährt.
Als Beispiel zum Festlegen spezieller, einem gegebenen Chipeingang zuzuordnender Bewertungen kann
wie folgt verfahren werden:
1. Die zu prüfende Schaltungskonfiguration wird auf einem Computer simuliert, und ein Satz vcn
Zufalls-Bitmustern wird zur Prüfung zugeführt.
2. Für jedes Bitmuster wird die Anzahl der umgeschalteten Schaltkreise innerhalb der simulierten
Schaltungskonfiguration aufgezeichnet. Fs versteht sich dabei, daß ein Biimusterwechsel nur den
Wechsel eines der Eingänge der simulierten Schaltungskonfiguration einschließt. Außerdem
wird die jeweilige interne Schaltaktivität der Schaltkreise ebenso aufgezeichnet, wie die tatsächlichen
Änderungen der Ausgangszuständc.
3. Erstellen einer Aufzeichnung des Betrages der Schaltaktivität eines Schaltkreises, der jeweils mit
einem Eingangsanschluß für einen vollen Satz von Bitmustern verbunden ist. so wie es beim
tatsächlichen Produkt der Fall ist.
4. Bewertung des Bitmustergenerators in der Weise, daß die Anzahl der L'mschaltungen am Eingangsanschluß proporiianal der Schaltkreis-Schallaktivität
ist, die diesem Anschluß zugeordnet ist.
5. Zuführen des bewerteten Bitmustersatze, zur simulierten Schaltungskonfiguration und darauf
Wiederholen der Verfahrensschritte 2 bis 4, mit jedem neuen, bewerteten Bitmustersatz, bis die
Bewertungen keine Änderungen mehr zur Folge haben, cder aber bis die Gesamtschaltkreis-Schaltungsaktivität
im weiteren Anwachsen anhält
Die aufgezählten Verfahrensschritte einschließlich der Beendigung der Schaltkreis-Schaltungsaktivität läßt
sich prinzipiell auch manuell durchführen, indem die Anzahl der Schaltkreise gezählt wird, die umschalten,
wenn ein spezieller Eingangsanschluß einen Potentialwechsel erfährt Auf diese Weise ließen sich bewertete
Bitfolgen für jede Teilnummer erstellen. In praktischer Hinsicht jedoch nicht zuletzt, um die mühsame Arbeit
die mit dem Zählen der tatsächlichen optimalen Bewertungen verbunden ist herabzusetzen, sind ver-
schiedene Computerprogramme entwickelt worden, wie an anderer Stelle vorgeschlagen. Obgleich das
Konzept der vorliegenden Erfindung in vorteilhafter und auch durchiührbarer Weise manuell durchzuführen
ist. ergeben sich doch erhebliche Vorteile unter Anwendung eines entsprechenden Programms.
Zusammenfassend läßt sich sagen, daB ein Verfahren und Hne Anordnung beschrieben sind, die eine bessere
und erhöhte Ausnutzung einer statistischen Prüfeinrichtunj:
gestatten. Speziell dient hierzu ein Codierer im Zusammenwirken mit einer Bewertungsschaltung, die
zwischen einem Zufallsgenerator und dem zu prüfenden Chip angeordnet sind. Hinsichtlich des Verfahrens wird
eine Methode angegeben, bei der durch Zählen der
r> Schaltkreisumschaltaktivität, die mit der Erregung eines
jeweiligen Eingangsanschlusses an einem zu prüfenden Chip verbunden ist, die Beanspruchung jedes Anschlusses
ermittelt wird, um entsprechend die Bewertung von zuzuführenden Bitmustern proportional zu dieser
ίο Umschaltaktivität vorzunehmen.
Claims (5)
1. Verfahren zum Anlegen von Prüfimpulsen an die Eingangsanschlüsse von monolithisch integrierten Halbleiterschaltungen, um im Ansprechen
hierauf entstehende Ausgangssignale auszuwerten, indem ein Zufallsgenerator mit mehreren Ausgangsanschlüssen jeweils unterschiedliche Bitmuster auf
eine dieser Ausgangsanschlußzahl entsprechende Anzahl von Eingangsanschlüssen eines Decodieren
überträgt, der im Ansprechen auf die verschiedenen Bitmuster je einen einzigen Impuls auf eine der den
jeweiligen Bitmustern zugeordneten T-Kippgliedschaltungen überträgt, deren Ausgangsimpulse je- ·">
weils zugeordneten Eingangsanschlüssen der zu prüfenden monolithisch integrierten Halbleiterschahungen zugeführt werden, gekennzeichnet durch folgende Verfahrensschritte:
Simulieren des jeweils zu überprüfenden monolithisch integrierten Kaibleiterschaitungstyps unter
Zuhilfenahme eines Rechners,
Übertragen von Bitmustern auf die Eingangsanschlüsse der so simulierten Halbleiterschaltung,
Erfassen der jeweiligen Anzahl der im Ansprechen auf ein jeweils angelegtes Bitmuster umgeschalteten
Schaltkreise der simulierten Halbleiterschaltung sowie der Variablen an deren Ausgangsanschlüssen,
Addieren Jer für jeden Eingangsanschluß eines Halbleiterschaltungstyps während eines vollen Bit- )<»
musterzyl.'us anfallenden Umschaltanzahl,
Einstellen einer dem Decodierer nachgeschalteten Bewertungsschaltung, indem jeweils eine der ermittelten Umschsltanzanl -entsprechende Anzahl ihrer
Eingänge durch ODER-Verknüpfung zusammenge- «
faßt und die sich hierbei ergebenden Verknüpfungsausgänge je einem Eingangsanschluß der anschließend zur Prüfung angeschlossenen monolithisch
integrierten Halbleiterschaltungen zugeführt werden, to
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Verfahrensschrilte zum Übertragen von Bitmustern, Ermitteln der Umschaltanzahl
und Einstellen der Bewertungsschaltung bis zum Erhalten eines optimalen Bitmusters für eine zu -r»
prüfende Halbleiterschaltung wiederholt wird.
3. Anordnung zum Durchführen des Verfahrens nach Anspruch I oder Anspruch 2, dadurch
gekennzeichnet, daß die Ausgänge (0 bis 255) des Zufallgenerators in einer Bewertungsschaltung (18) v>
gruppenweise in jeweils unterschiedlicher Anzahl zusammengelaßt sind und jeder Gruppenausgang
zur Ansteuerung jeweils eines Anschlusses der zu prüfenden monolithisch integrierten Halbleiterschaltung dient. «
4. Anordnung mit einem ein Schieberegister enthaltenden Zufallsgenerator, bei dem die Schieberegister Stufen-Ausgänge den Bitmusterausgang
darstellen nach Anspruch 3, dadurch gekennzeichnet, daß der Bitmusterausgang (0 bis 47) am Eingang «J
eines Cociierers (<4) liegt, dessen Ausgang (Ö bis 255)
den Ausgang des Zufallgenerators darstellt.
5. Anordnung nach Anspruch 3 oder Anspruch 4, dadurch gekennzeichnet, daß jeder Ausgang der
Bcwertungsschaitung (18) am Umschalteingang je hr>
einer bistabilen Kippschaltung (16) liegt.
Die Erfindung betrifft ein Verfahren wie es dem Oberbegriff des Patentanspruchs 1 zu entnehmen ist.
Prüfverfahren dieser Art, die sich unter Anwenden
eines Zufallsgenerators einer statistischen Prüfmethode bedienen, haben sich in der Praxis bewährt, wobei die
Vorteile, wie in der DE-OS 20 23 741 dargelegt, darin zu
sehen sind, daß jede zu prüfende Halbleiterschaltung innerhalb kurzer Zeit geprüft werden kann, wobei
bereits mindestens 90% der auftretenoen Fehler ermittelt werden können, und zwar auch für diejenigen
Schaltungsteile, die nicht unmittelbar über die Anschlüsse zugänglich sind.
Inzwischen ist jedoch der Integrationsgrad wesentlich erhöht worden, so daß mit größeren Packungsdichten auf einem Halbleiterplättchen zu rechnen ist, wobei
außerdem die Schaltkreise als solche wesentlich komplizierter gestaltet sind, so daß auch die Anzahl der
von außen nicht so ohne weiteres zugänglichen Schaltungsknotenpunkte wesentlich gegenüber bisher
erhöht ist.
Aufgrund der Tatsache, daß außerdem die Ausschußrate zur Herstellung monolithisch integrierter Halbleiterschaltungen in unvorhergesehen großem Maße
herabgesetzt werden konnte, und die Herstellungskapazität wesentlich erhöht worden ist, besteht außerdem
die Notwendigkeit, die Prüfgeschwindigkeit und damit die Wirksamkeit /on Prüfverfahren zu erhöhen.
Um dieser Anforderung nachkommen zu können, wird gemäß »IBM Technical Disclusure Bulletin«, Band
14, Nr. 4, September 1971, Seiten I05I und 1052 so vorgegangen, daß ein Zufallsgenerator zur Prüfung von
monolithisch integrierten Halbleiterschaltungen herangezogen wird, um gleichzeitig die Anschlüsse des
Prüflings und einer Vergleichsprobe mit Prüfbitmustern zu beaufschlagen und die sich dabei ergebenden
Ausgangssignal miteinander zu vergleichen. Dieses Verfahren begnügt sich damit, ein für den Zufallsgenerator verwendetes Schieberegister so klein wie möglich zu
halten, um möglichst rationell P'üfbitmuster an ein zu
testendes Halbleiterchip anlegen zu können. Als nachteilig ha: sich hierbei gezeigt, daß damit aber noch
kein realistischer, den praktischen Betriebsbedingungen in jeder Hinsicht gerecht werdender Prüfungsvorgang
durchführbar ist.
Die Aufgabe der Erfindung besteht darin, in Anwendung eines statistischen Prüf- und Fehlererfassungssystems eine den tatsächlichen Betriebsbedingungen einer monolithisch integrierten Halbleiterschaltung
möglichst nahekommende Prüfbedingung für ein Verfahren der eingangs erwähnten Art bereitzustellen.
Diese Aufgabe wird gemäß der Erfindung gelöst, wie es dem Kennzeichen des Patentanspruchs 1 zu
entnehmen ist.
Es hat sich nämlich herausgestellt, daß es für ein erfolgreiches Prüfen von hochintegrierten monolithischen Halbleiterschallungen nicht nur notwendig ist,
zumindest jeden Eingangsanschluß mit entsprechenden Prüfimpulsen zu beaufschlagen, sondern, daß es darüber
hinaus auch notwendig ist, zu berücksichtigen, in welcher Häufigkeit jeweils die einzelnen Eingangsanschlüsse mil elektrischen Impulsen beaufschlagt werden,
um so die Prüfbedingungen den praktischen Bctriebsan· Forderungen möglichst nahekommen zu lassen. Es
führten nämlich mittels bekannter Prüfverfahren erfolgreich getestete monolithisch integrierte Halbleiterschnl-Hingen trotzdem bei Betrieb zu Ausfall, da die
Häufigkeitsverteilung der Impulsbeaufschlagiing nicht
beachtet worden ist. Dagegen hahen mit Hilfe des
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US20746071A | 1971-12-13 | 1971-12-13 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2256135A1 DE2256135A1 (de) | 1973-06-20 |
DE2256135B2 true DE2256135B2 (de) | 1980-12-11 |
DE2256135C3 DE2256135C3 (de) | 1981-10-15 |
Family
ID=22770638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2256135A Expired DE2256135C3 (de) | 1971-12-13 | 1972-11-16 | Verfahren zum Prüfen von monolithisch integrierten Halbleiterschaltungen |
Country Status (6)
Country | Link |
---|---|
US (1) | US3719885A (de) |
JP (1) | JPS5215497B2 (de) |
CA (1) | CA996268A (de) |
DE (1) | DE2256135C3 (de) |
FR (1) | FR2163442B1 (de) |
GB (1) | GB1363786A (de) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5261797U (de) * | 1975-10-31 | 1977-05-06 | ||
JPS5261798U (de) * | 1975-10-31 | 1977-05-06 | ||
JPS52160646U (de) * | 1976-05-31 | 1977-12-06 | ||
DE2829709C2 (de) * | 1978-07-06 | 1984-02-23 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verfahren und Anordnung zur Erzeugung zeitlich unmittelbar aufeinanderfolgender Impulszyklen |
DE2746743C2 (de) * | 1977-10-18 | 1986-04-17 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verfahren und Anordnung zur computergesteuerten Erzeugung von Impulsintervallen |
FR2553540B1 (fr) * | 1983-10-13 | 1986-01-03 | Centre Nat Rech Scient | Dispositif de test aleatoire pour circuits logiques, notamment microprocesseurs |
US4715034A (en) * | 1985-03-04 | 1987-12-22 | John Fluke Mfg. Co., Inc. | Method of and system for fast functional testing of random access memories |
US4687988A (en) * | 1985-06-24 | 1987-08-18 | International Business Machines Corporation | Weighted random pattern testing apparatus and method |
US4688223A (en) * | 1985-06-24 | 1987-08-18 | International Business Machines Corporation | Weighted random pattern testing apparatus and method |
US5043988A (en) * | 1989-08-25 | 1991-08-27 | Mcnc | Method and apparatus for high precision weighted random pattern generation |
DE69126199T2 (de) * | 1991-02-21 | 1997-10-16 | Ibm | Integrierter Schaltkreis mit eingebautem Selbsttest für die Erkennung logischer Fehler |
JP2584172B2 (ja) * | 1991-08-23 | 1997-02-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | デイジタル試験信号発生回路 |
US5412665A (en) * | 1992-01-10 | 1995-05-02 | International Business Machines Corporation | Parallel operation linear feedback shift register |
US5394405A (en) * | 1992-04-24 | 1995-02-28 | International Business Machines Corporation | Universal weight generator |
US5414716A (en) * | 1993-09-22 | 1995-05-09 | Mitsubishi Electronic Research Laboratories, Inc. | Weighting system for testing of circuits utilizing determination of undetected faults |
US5968194A (en) * | 1997-03-31 | 1999-10-19 | Intel Corporation | Method for application of weighted random patterns to partial scan designs |
DE10127690A1 (de) * | 2001-06-08 | 2002-12-12 | Infineon Technologies Ag | Verfahren zur Erzeugung von Testmustern zur Prüfung von elektrischen Schaltungen |
US6918098B2 (en) * | 2002-07-16 | 2005-07-12 | Hewlett-Packard Development Company, L.P. | Random code generation using genetic algorithms |
US7197721B2 (en) * | 2002-12-17 | 2007-03-27 | Intel Corporation | Weight compression/decompression system |
US8527921B2 (en) * | 2008-03-31 | 2013-09-03 | Synopsys, Inc. | Constrained random simulation coverage closure guided by a cover property |
US8412722B2 (en) * | 2011-02-08 | 2013-04-02 | International Business Machines Corporation | Upload manager for use in a pattern matching accelerator |
US8447749B2 (en) * | 2011-02-08 | 2013-05-21 | International Business Machines Corporation | Local results processor for use in a pattern matching accelerator |
US8402003B2 (en) * | 2011-02-08 | 2013-03-19 | International Business Machines Corporation | Performance monitoring mechanism for use in a pattern matching accelerator |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3614608A (en) * | 1969-05-19 | 1971-10-19 | Ibm | Random number statistical logic test system |
US3636443A (en) * | 1970-10-29 | 1972-01-18 | Ibm | Method of testing devices using untested devices as a reference standard |
-
1971
- 1971-12-13 US US00207460A patent/US3719885A/en not_active Expired - Lifetime
-
1972
- 1972-11-08 FR FR7240427A patent/FR2163442B1/fr not_active Expired
- 1972-11-16 JP JP47114378A patent/JPS5215497B2/ja not_active Expired
- 1972-11-16 DE DE2256135A patent/DE2256135C3/de not_active Expired
- 1972-12-04 GB GB5585372A patent/GB1363786A/en not_active Expired
- 1972-12-05 CA CA158,256A patent/CA996268A/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
GB1363786A (en) | 1974-08-14 |
FR2163442A1 (de) | 1973-07-27 |
JPS5215497B2 (de) | 1977-04-30 |
DE2256135C3 (de) | 1981-10-15 |
CA996268A (en) | 1976-08-31 |
US3719885A (en) | 1973-03-06 |
FR2163442B1 (de) | 1974-08-19 |
DE2256135A1 (de) | 1973-06-20 |
JPS4873080A (de) | 1973-10-02 |
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