JP2002100974A - 半導体装置 - Google Patents

半導体装置

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JP2002100974A JP2000287498A JP2000287498A JP2002100974A JP 2002100974 A JP2002100974 A JP 2002100974A JP 2000287498 A JP2000287498 A JP 2000287498A JP 2000287498 A JP2000287498 A JP 2000287498A JP 2002100974 A JP2002100974 A JP 2002100974A
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Abstract

(57)【要約】 【課題】使用素子の閾値のばらつきや温度によるパワー
オン検知レベルの変化が小さいパワーオンリセット回路
を有する半導体装置を提供する。 【解決手段】メモリチップに外部から投入された電源電
圧VCCを内部電源電圧として使用する半導体装置におい
て、内部電源電圧が第1の電圧VLGC よりも高くなると
クロックパルスを生成し始める発振回路21と、クロック
パルスを受けて昇圧動作を行う昇圧回路22と、昇圧回路
の出力電圧を電源として使用し、基準電圧を生成する基
準電圧生成回路28と、昇圧回路の出力電圧を電源として
使用し、内部電源電圧の分圧と基準電圧とを比較する比
較回路を有し、内部電源電圧が第2の電圧Vpo2 よりも
高い場合に第1の論理レベル"H" になる第1の信号POR
をパワーオンリセット信号として出力する電圧検知回路
26とを具備する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置に係
り、特にパワーオンリセット回路に関するもので、例え
ば半導体メモリに使用されるものである。
【0002】
【従来の技術】パワーオンリセット回路は、外部から入
力される電源電圧がある一定の値以上になったらパワー
オンリセット信号を発生させる回路である。パワーオン
リセット信号は、半導体チップ内のフリップフロップ
(F/F)回路の状態を初期化したり、定電流源生成回
路や基準電位発生回路のようなアナログ回路の初期化す
るためにも使用される。
【0003】例えば半導体メモリにおいて、電源電圧を
VCC、F/F等のロジック回路が動作し始める電源電圧
をVLGC 、アナログ回路が動作し始める電源電圧をVAL
G 、仕様から決まる電源電圧VCCの下限をVCCminiとす
ると、パワーオンリセット信号が"L" から"H" に立ち上
がる時の電源電圧VCCの値であるパワーオン検知レベル
Vpoは max (VLGC ,VALG )<Vpo<VCCmini‥‥‥‥‥‥(1) を満たす必要がある.ここで、max (VLGC ,VALG )
はVLGC ,VALG の大きい方の電圧を指す。通常はVAL
G の方が大きい。
【0004】図29は、従来のパワーオンリセット回路
の構成を示している。
【0005】このパワーオンリセット回路は、外部から
入力する電源電圧VCCが供給されるVCCノードと接地電
位VSSが供給されるVSSノードとの間で互いに直列接続
された2個の抵抗素子R1、R2と、この抵抗素子R1、R2の
直列接続ノードAにゲートが接続され、ソースがVCCノ
ードに接続されたPMOSトランジスタQPと、このPMOSトラ
ンジスタQPのドレインとVSSノードとの間に接続された
抵抗素子R3 と、前記電源電圧VCCを動作電源とし、前
記PMOSトランジスタQPのドレインと抵抗素子R3 の直列
接続ノードBの電位が入力する二段接続のインバータ回
路291 、292 とからなり、後段のインバータ回路292 の
出力がパワーオンリセット信号POR として使用される。
【0006】ここで、上記構成のパワーオンリセット回
路の動作について説明する。PMOSトランジスタQPの閾値
をVtpとすると、VCCの投入直後、PMOSトランジスタQP
はオフ状態であり、ノードBの電位は"L" 、後段のイン
バータ回路292 の出力電位は"L" のままである。
【0007】VCCが上昇し、VCCがパワーオン検知レベ
ルVpo=(R1+R2)|Vtp|/R1よりも高くなると、PM
OSトランジスタQPがオン状態になり、ノードBの電位
は"H"、パワーオンリセット信号POR が"H" になる。な
お、前記抵抗R1、R2の抵抗値比は前式(1)が満たされ
るように決めるものとする。
【0008】上記したような従来のパワーオンリセット
回路では、パワーオン検知レベルVpoがPMOSトランジス
タQPの閾値Vtpに依存している。このPMOSトランジスタ
QPの閾値Vtpは、製造プロセスによるばらつきを持ち、
また、温度によっても変化する。このため、パワーオン
検知レベルVpoもPMOSトランジスタQPの閾値Vtpのばら
つきや温度により大きく変化し、前式(1)の条件が満
たされなくなるという問題が生じる。
【0009】また、1Gクラスの大容量の半導体メモリに
おいて、フューズ素子としてROM Fuseを採用し、低VCC
動作を実現しようとすると、様々な電源投入、電源投入
時のROM Fuseの読み出し動作を範疇に入れなければなら
ない。例えば仕様では2.3 V動作、設計上で2.1 V動作
を保証する場合には、パワーオンリセット回路で1.6V
動作を保証しなくてはならない。しかし、このような低
い電源電圧を使用する場合には、電流源回路であるウィ
ルソン回路や差動増幅器が動作せず、基本的に不可能で
ある。
【0010】
【発明が解決しようとする課題】上記したように従来の
パワーオンリセット回路では、パワーオン検知レベルV
poがPMOSトランジスタQPの閾値Vtpに依存し、この閾値
Vtpが製造プロセスによるばらつきを持ち、また、温度
によっても変化するので、パワーオン検知レベルVpoも
PMOSトランジスタQPの閾値Vtpのばらつきや温度により
大きく変化し、正常な動作条件が満たされなくなるとい
う問題が生じる。
【0011】本発明は上記の問題点を解決するためにな
されたもので、使用素子の閾値のばらつきや温度による
パワーオン検知レベルの変化が小さいパワーオンリセッ
ト回路を有する半導体装置を提供することを目的とす
る。
【0012】また、本発明は、低い電源電圧を使用する
場合にも、電流源回路であるウィルソン回路や基準電圧
生成回路を動作させることが可能になる半導体装置を提
供することを目的とする。
【0013】
【課題を解決するための手段】本発明の第1の半導体装
置は、半導体チップに外部から投入された電源電圧を内
部電源電圧として使用する半導体装置において、前記内
部電源電圧が第1の電圧よりも高くなるとクロックパル
スを生成し始める発振回路と、前記クロックパルスを受
けて昇圧動作を行う昇圧回路と、前記昇圧回路の出力電
圧を電源として使用し、基準電圧を生成する基準電圧生
成回路と、前記昇圧回路の出力電圧を電源として使用
し、前記内部電源電圧の分圧と前記基準電圧とを比較す
る比較回路を有し、前記内部電源電圧が第2の電圧より
も高い場合に第1の論理レベルになる第1の信号をパワ
ーオンリセット信号として出力する電圧検知回路とを具
備することを特徴とする。
【0014】また、本発明の第2の半導体装置は、半導
体チップに外部から投入された電源電圧から降圧回路に
より生成された降圧電圧を内部電源電圧として使用する
半導体装置において、前記内部電源電圧が第1の電圧よ
りも高くなるとクロックパルスを生成し始める発振回路
と、前記クロックパルスを受けて昇圧動作を行う昇圧回
路と、前記昇圧回路の出力電圧を電源として使用し、基
準電圧を生成する基準電圧生成回路と、前記昇圧回路の
出力電圧を電源として使用し、前記内部電源電圧の分圧
と前記基準電圧とを比較する比較回路を有し、前記内部
電源電圧が第2の電圧よりも高い場合に第1の論理レベ
ルになる第1の信号をパワーオンリセット信号として出
力する電圧検知回路とを具備することを特徴とする。
【0015】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【0016】<第1の実施の形態>図1は、本発明の半
導体装置の第1の実施の形態に係る半導体メモリの構成
を概略的に示している。
【0017】図1において、メモリチップ10の外部から
は電源電圧VCCならびに制御信号、アドレス信号が入力
される。チップ内部には、POR 信号発生回路(パワーオ
ンリセット回路)11、メモリセルアレイ12およびそれを
制御する周辺回路13が設けられている。POR 信号発生回
路11は電源電圧VCCが入力され、基準電位VREF および
パワーオンリセット信号POR を生成し、周辺回路13は前
記制御信号およびアドレス信号が入力されるとともに前
記基準電位VREF およびパワーオンリセット信号POR が
入力される。
【0018】<POR 信号発生回路の第1の実施例>図2
は、図1中のPOR 信号発生回路11の第1の実施例を示す
ブロック図である。
【0019】このPOR 信号発生回路は、VCCを電源とす
る回路と、VCCから昇圧された昇圧電圧VINT を電源と
する回路を含む。
【0020】発振回路(オシレータ)21、昇圧回路22、
VCC検知回路23、VINT-VCC短絡回路24およびVINT リ
ミッタ25は、それぞれVCCを電源とする。本例では、昇
圧回路22の出力側にローパスフィルタ29および昇圧電圧
安定化容量30が挿入されており、昇圧回路22の出力電圧
(昇圧電圧VINT )がローパスフィルタ29および安定化
容量30を経てVINT 検知回路26、電流源生成回路27、基
準電位生成回路28の電源として供給される。
【0021】上記VINT 検知回路26は、昇圧電圧VINT
をモニタし、VINT がある程度の電圧レベルになったこ
とを検知してパワーオン検知信号PORINTを生成するもの
であり、このパワーオン検知信号PORINTは、電流源生成
回路27、基準電位生成回路28、VCC検知回路23に供給さ
れる。
【0022】前記電流源生成回路27の出力電流ISRCは、
VCC検知回路23に供給されるとともに、メモリ内部の回
路に供給される。
【0023】前記基準電位生成回路28は、昇圧電圧VIN
T を電源としてVREF を生成するものであり、このVRE
F は、VCC検知回路23に供給されるとともに、メモリ内
部の回路に供給される。
【0024】前記VCC検知回路23は、VCCをモニタし、
VCCが所定の電圧以上になったことをVREF との比較に
より検知してパワーオンリセット信号POR を生成するも
のであり、このパワーオンリセット信号POR は、発振回
路21およびVINT-VCC短絡回路24に供給される。
【0025】前記発振回路21は、VCC電源の立ち上がり
により自動的に発振動作を開始してクロックパルスを生
成し、前記VCC検知回路23から供給されるパワーオンリ
セット信号POR が"H" になると発振動作を停止する。
【0026】前記昇圧回路22は、前記クロックパルスを
受けて昇圧動作を行い、VCCから昇圧電圧VINT を生成
する。これにより、前記電流源生成回路27、基準電位生
成回路28などの回路の電源電圧をある程度高い電圧レベ
ルに維持できる。
【0027】図3は、図2中のVCCを電源とする発振回
路21、昇圧回路22およびローパスフィルタ29、安定化容
量30を取り出して一例を示す。
【0028】発振回路21は、実質的に奇数段の反転遅延
回路がリング状に接続されたリング発振回路からなり、
パワーオンリセット信号POR が"L" の時に発振動作が可
能になる。本例では、POR が一方の入力となるノア回路
31と、このノア回路31の出力側に接続された2段のイン
バータ回路32,33と、上記ノア回路31の出力側および各
段のインバータ回路32,33の出力側にそれぞれ接続され
た容量素子C1、C2、C3とからなり、後段のインバータ回
路33の出力が前記ノア回路31の他方の入力となるインバ
ータチェーンが構成されている。
【0029】メモリチップにVCCが投入されると、投入
直後はPOR が"L" となっているので発振回路21の発振動
作が可能になっており、やがてVCCがVLGC (ノア回路
31、インバータ回路32,33が動作し始める電源電圧)よ
り高くなると、発振回路21が自発的に動き出し、クロッ
クパルスを生成する。
【0030】昇圧回路22は、IタイプのNMOSトランジス
タQ1、Q2、Q3と、昇圧用キャパシタC4、C5が図示のよう
に接続されてなるチャージポンプ回路が用いられてお
り、このチャージポンプ回路の入力ノードがVCCノード
に接続されている。そして、昇圧用キャパシタC4、C5の
各一端に位相が異なるクロックパルスが供給されること
により昇圧動作(チャージポンピング動作)を行い、昇
圧出力ノードに昇圧電圧VINT を出力する。
【0031】なお、昇圧出力ノードの電位がある程度に
なると、発振回路21が動作し始める。この時点から昇圧
回路22が昇圧動作を開始するが、昇圧能力を低減するた
めにVCCを充電をすることが望ましい。そこで、ドレイ
ン・ゲート相互が接続されたプリチャージ用のNMOSトラ
ンジスタQ4をVCCノードと昇圧出力ノードとの間に接続
し、昇圧出力ノードをVCCに充電するようにしている。
【0032】ローパスフィルタ29は、抵抗素子R とキャ
パシタC6、C7が図示のように接続されてなり、昇圧電圧
VINT の電位の揺れを抑え、平滑化させる働きを有す
る。
【0033】安定化容量30は、昇圧電圧VINT の揺れを
抑えるとともに、昇圧電位を蓄える働きを有するもので
あり、例えばMOS 構造のキャパシタ、DRAMセル構造のキ
ャパシタを使用することができる。
【0034】図4乃至図9は、図2中の昇圧電圧VINT
が供給されるVINT 検知回路26、電流源生成回路27、V
CC検知回路23、VINT-VCC短絡回路24、VINT リミッタ
25を取り出してそれぞれ一例を示す。ここで、VINT を
電源とする回路にはVINT の電源シンボルを付してお
り、VINT の電源シンボルのないロジック記号(インバ
ータ、ナンドゲートなど)は全てVCCを電源とする。
【0035】なお、図2中の基準電位VREF を生成する
基準電位生成回路28は、VREF の温度依存をなくすため
に、基準電位生成部にBGR (バンドギャップリファレン
ス)回路を使用している。また、製造上のばらつき等に
よるBGR 回路の出力電圧のばらつきを削減するために、
基準電位生成回路28に電圧トリミング回路を含めてもよ
い。この電圧トリミング回路は、フューズ素子のデータ
に基づいてBGR 回路の出力電圧を補正する。フューズ素
子のデータはテスト工程で決める。
【0036】図4は、図2中のVINT 検知回路26の構成
の一例を示す。
【0037】このVINT 検知回路の構成は、図29を参
照して前述した従来例のパワーオンリセット回路と比べ
て、基本的には同じであるので、図29中と同一部分に
は同一符号を付しているが、VINT を電源とする点、二
段接続のインバータ回路291、292 の中間に遅延回路41
が挿入されている点、後段のインバータ回路292 の出力
信号はパワーオンリセット信号POR として直接に使用さ
れるのではなく、パワーオン検知信号PORINTとして使用
される点が異なる。
【0038】このVINT 検知回路の動作は、VINT のレ
ベルをモニタし、VINT のレベルが第1の検知レベル
(電圧Vpo1 )以上になったらパワーオン検知信号PORI
NTを"H" とする。この際、本例では、遅延回路41が挿入
されており、VINT のレベルがVpo1 以上になってから
遅延回路41の所定の遅延時間Td 後にパワーオン検知信
号PORINTを"H" とする。この遅延の役割は後述する。
【0039】上記検知レベルVpo1 は、従来例のパワー
オンリセット回路と同様に、使用するトランジスタの閾
値のばらつきや温度により変わり得るので、パワーオン
検知信号PORINTは、図1中のPOR 信号発生回路11の内部
でのみ使用し、周辺回路13では使用しない。
【0040】図5は、図2中の電流源生成回路27の構成
の一例を示す。
【0041】この電流源生成回路は、VINT ノード(安
定化容量Cの接続ノード)とVSSノードとの間に、PMOS
トランジスタ51、ドレイン・ゲート相互が接続されたNM
OSトランジスタ52およびダイオード53が直列に接続され
ている。また、上記VINT ノードとVSSノードとの間
に、ゲート・ドレイン相互が接続されたPMOSトランジス
タ54、NMOSトランジスタ55および抵抗素子56が直列に接
続されている。この場合、前記PMOSトランジスタ51およ
び54のゲート同士が接続されており、前記NMOSトランジ
スタ52および55のゲート同士が接続されている。さら
に、前記VINT ノードとVSSノードとの間に、PMOSトラ
ンジスタ57およびドレイン・ゲート相互が接続されたNM
OSトランジスタ58が直列に接続されている。上記PMOSト
ランジスタ57は、ゲートが前記PMOSトランジスタ54のド
レインに接続されるとともに、VSSノードとの間にNMOS
トランジスタ59が接続されており、ドレインから電流IS
RCが出力する。上記NMOSトランジスタ59のゲートには、
回路の初期化動作を行うために前記パワーオン検知信号
PORINTがインバータ回路60により反転されて入力する。
【0042】この電流源生成回路の出力電流ISRCは、図
2中の基準電位生成回路27やVCC検知回路23のオペアン
プで使用する電流源として供給される。
【0043】図6は、図2中のVCC検知回路23の構成の
一例を示す。
【0044】このVCC検知回路の構成は、VCCを分割す
る抵抗素子R4、R5と、VINT を動作電源とし、前記抵抗
素子R4、R5によるVCCの分割電圧とVREF を比較するオ
ペアンプ61と、このオペアンプ61の電流源をスイッチ制
御するNMOSトランジスタQNと、VINT を動作電源とし、
前記オペアンプ61の出力が入力するインバータ回路62
と、VCCを動作電源とし、上記インバータ回路62の出力
が入力するレベルシフタ63と、VCCを動作電源とし、上
記レベルシフタ63の出力が一方の入力となる二入力のノ
アゲート64と、VCCを動作電源とし、前記パワーオン検
知信号PORINTが入力し、それを反転した信号を前記二入
力のノアゲート64の他方の入力とするインバータ回路65
とからなり、前記ノアゲート64の出力信号がパワーオン
リセット信号PORとして図2中のVCC検知回路23、VINT
-VCC短絡回路24や、図1中の周辺回路13で使用され
る。
【0045】このVCC検知回路の動作は、VCCをモニタ
し、VCCが所定の電圧Vpo2 以上になったことを検知し
てパワーオンリセット信号POR を"H" とする。但し、前
記パワーオン検知信号PORINTが"L" の間は、インバータ
回路65の出力が"H" であり、ノアゲート64の出力信号で
あるパワーオンリセット信号POR も強制的に"L" とな
る。
【0046】このVCC検知回路は、温度依存性のない基
準電位VREF とオペアンプ61を使用しているので、検知
レベルVpo2 は殆んどばらつかない。
【0047】図7は、図2中のVINT-VCC短絡回路24の
構成の一例を示す。
【0048】このVINT-VCC短絡回路の構成は、VCCノ
ードとVINT ノード(安定化容量の接続ノード)との間
にD 型NMOSトランジスタQDが接続され、そのゲートにパ
ワーオンリセット信号POR が入力する。
【0049】このVINT-VCC短絡回路の動作は、パワー
オンリセット信号POR が"H" になった期間にVCCノード
とVINT ノードをトランジスタQDにより短絡する。
【0050】図8は、図2中のVINT リミッタ25の構成
の一例を示す。
【0051】このVINT リミッタは、VINT ノード(安
定化容量Cの接続ノード)とVCCノードとの間に、ダイ
オード接続の複数(本例では2個)のNMOSトランジスタ
QNを挿入したものである。
【0052】このVINT リミッタの動作は、VINT とV
CCの電位差が一定の値以上にならないようにVINT の値
をリミットする役割を有する。これにより、昇圧された
VINT によるトランジスタの破壊を防ぐことができる。
【0053】図9は、図6中のレベルシフタ63の構成の
一例を示す。
【0054】このレベルシフタは、VINT 系の入力信号
INがゲートに入力し、ソースがVSSノードに接続された
NMOSトランジスタ91と、VCCノードと上記NMOSトランジ
スタ91のドレインとの間にソース・ドレイン間が接続さ
れたPMOSトランジスタ92と、VINT を動作電源とし、V
INT 系の入力信号INが入力するインバータ回路93と、こ
のインバータ回路93の出力信号がゲートに入力し、ソー
スがVSSノードに接続されたNMOSトランジスタ94と、V
CCノードと上記NMOSトランジスタ94のドレインとの間に
ソース・ドレイン間が接続されたPMOSトランジスタ95と
からなり、上記2個のPMOSトランジスタ92、95はそれぞ
れバックゲートがVCCノードに接続され、それぞれのゲ
ートとドレインがクロス接続されており、一方のPMOSト
ランジスタ95のドレインからVCC系の出力信号OUT が出
力するものである。
【0055】図10は、図2のPOR 信号発生回路の動作
を示すタイミング波形図である。
【0056】次に、図10を参照しながら、図2のPOR
信号発生回路の動作(VCCの上昇、降下に伴うVINT 、
PORINT、POR の動き)を説明する。
【0057】(1)電源電圧VCCがチップに投入され、
VCC>VLGC になると、発振回路21が自動的に動作を開
始し、昇圧電圧VINT が生成される。このVINT が検知
レベルVpo1 より高くなってから遅延時間Td だけ経過
した後、検知信号PORINTが"H" になる。このTd の間
に、電流源生成回路27、基準電位生成回路28およびVCC
検知回路23が稼働状態となる。VCCがさらに上昇して検
知レベルVpo2 以上になると、VCC検知回路23がそれを
検知してパワーオンリセット信号POR を"H" にする。こ
の信号POR が"H" になると、発振回路21の動作が停止
し、VINT-VCC短絡回路24によりVINT ノードとVCCノ
ードが短絡される。
【0058】(2)VCCが降下する時は、上記と逆の順
番で回路が動作する。
【0059】上記動作に際して、VCC検知回路23でオペ
アンプ61を用いて電圧を比較しているので、その検知レ
ベルVpo2 は図29に示した従来例のパワーオンリセッ
ト回路に比べて正確である。また、オペアンプ61の動作
電源として昇圧電位VINT を用いているので、VCCが低
くてもオペアンプ61は動作する。検知レベルVpo2 は、
max (VLGC ,VALG )<Vpo2 <VCCminが満たされ
るように決めれば良い。
【0060】また、図2のPOR 信号発生回路は、パワー
オンリセット信号POR を生成するとともに電流源ISRCな
らびに基準電位VREF も生成する。この場合、電流源生
成回路27および基準電位生成回路28の動作電源として、
VCCではなくVINT を使用しているので、VCCが低くて
も動作するという利点がある。
【0061】したがって、上述したような図2のPOR 信
号発生回路によれば、パワーオン検知レベルの温度、ト
ランジスタの閾値のばらつきに対する依存性をなくし、
ばらつきフリーなパワーオンリセット回路を実現するこ
とが可能になる。
【0062】なお、上記POR 信号発生回路の第1の実施
例では、チップの消費電流を減らすため、VCC>Vpo2
の時は発振回路21の動作を停止させ、VINT-VCC短絡回
路24によりVINT ノードとVCCノードを短絡させるよう
にしている。このような消費電力の削減手段は、低い待
機電力が要求される不揮発性メモリにおいては意義があ
る。しかし、待機電力が元々多いDRAMやSRAMのようなメ
モリに対しては、発振回路21と昇圧回路22の分の消費電
流を節約してもチップの電力削減に対して効果が少な
い。このような半導体製品に対しては、VINT-VCC短絡
回路24を省略し、VCC>Vpo2 でも発振回路21を動かし
続けるようにしてもよい。この場合、発振回路21はVCC
>VLGC ならば常に動いていることになる。
【0063】<POR 信号発生回路の第2の実施例>図8
に示したVINT リミッタは、ダイオード接続の複数のNM
OSトランジスタをVINT ノード・VCCノード間に挿入し
たものを使用したので、図10に示したように、昇圧回
路が動作している間はVINT ノード・VCCノード間の電
位差が一定に保たれる。したがって、VCCが高くなると
VINT も高くなり、VCCがVpo2 にほぼ等しい時にVIN
T は最高値となる。
【0064】しかし、VINT の最高電圧が高すぎると、
VINT に接続されたトランジスタが破壊されてしまう。
このような破壊を防ぐため、図11に示すようなVINT
リミッタを使用してもよい。
【0065】図11は、図8に示したVINT リミッタの
変形例を示す回路図である。
【0066】このVINT リミッタは、VINT ノード・V
SSノード間に、ダイオード接続の複数(本例では3個)
のNMOSトランジスタQNを挿入したものを使用している。
【0067】図12は、図11のVINT リミッタを使用
したPOR 信号発生回路の第2の実施例の動作を示すタイ
ミング波形図である。
【0068】昇圧回路が動作している間に、VINT のリ
ミット電圧が3Vtn(Vtnはダイオード接続のNMOSトラ
ンジスタQNの閾値電圧)で一定に保たれるので、VINT
がVCCに依存せず、VINT が高くなり過ぎるという問題
が起きない。
【0069】<POR 信号発生回路の第3の実施例>前述
したPOR 信号発生回路の第1の実施例および第2の実施
例では、VLGC <VCC<Vpo2 の間は常に昇圧回路22が
動いているので、この間のチップの消費電流が多い。こ
の消費電流がVCCの値に応じて増大することを防ぐこと
が可能なPOR 信号発生回路の第3の実施の形態につい
て、以下に説明する。
【0070】図13は、図1中のPOR 信号発生回路の第
3の実施例のブロック構成を示す。
【0071】このPOR 信号発生回路は、図2を参照して
前述したPOR 信号発生回路と比べて、VINT-VCC短絡回
路24が省略され、VINT リミッタ25a の構成が異なり、
VCC検知回路23の出力信号POR に代えてVINT リミッタ
25a の出力信号OSCENnが発振回路21の発振動作の開始/
停止を制御するために使用されており、その他は同じで
あるので図2中と同一符号を付している。
【0072】図14は、図13中のVINT リミッタ25a
の構成の一例を示す回路図である。
【0073】このVINT リミッタは、VINT ノードとV
SSノードとの間に抵抗Rc 、Rb 、Ra が直列に接続さ
れて2つの分割電圧が生成され、この2つの分割電圧を
それぞれ基準電圧VREF と比較する二系統で構成されて
いる。
【0074】この場合、一方の系統では、VINT を動作
電源とし、第1の分割電圧とVREFを比較する第1のオ
ペアンプ141 と、この第1のオペアンプ141 の電流源を
スイッチ制御するNMOSトランジスタQNと、VINT を動作
電源とし、前記第1のオペアンプ141 の出力が入力する
インバータ回路151 と、VCCを動作電源とし、上記イン
バータ回路151 の出力が入力する第1のレベルシフタ16
1 と、VCCを動作電源とし、上記第1のレベルシフタ16
1 の出力の立上がりを検出する立上がり信号検出回路18
と、この立上がり信号検出回路18の出力が入力するイン
バータ回路171と、このインバータ回路171 の出力が一
方の入力となる二入力のナンドゲート19が設けられてい
る。
【0075】また、他方の系統では、VINT を動作電源
とし、第2の分割電圧とVREF を比較する第2のオペア
ンプ142 と、この第1のオペアンプ142 の電流源をスイ
ッチ制御するNMOSトランジスタQNと、VINT を動作電源
とし、前記第2のオペアンプ142 の出力が入力するイン
バータ回路152 と、VCCを動作電源とし、上記インバー
タ回路152 の出力が入力する第2のレベルシフタ162
と、VCCを動作電源とし、上記第2のレベルシフタ162
の出力が入力するインバータ回路172 が設けられてい
る。
【0076】そして、前記一方の系統のナンドゲート19
の出力がフリップフロップ回路20のセット入力となり、
他方の系統のインバータ回路172 の出力が上記フリップ
フロップ回路20のリセット入力となり、このフリップフ
ロップ回路20の出力信号OSCENnが前記発振回路21の発振
動作の開始/停止を制御するために使用される。
【0077】このVINT リミッタは、次の2種類の検知
レベルVint1、Vint2(Vintl<Vint2)を持つ。
【0078】Vint1=VREF ×(Ra +Rb +Rc )/
(Ra +Rb ) Vint2=VREF ×(Ra +Rb +Rc )/Ra Vint1とVint2の値は、基準電圧VREF と抵抗Ra 、R
b 、Rc により決まり、抵抗Ra 、Rb 、Rc の抵抗値
の比を変えることにより調整できる。
【0079】図15は、図13のPOR 信号発生回路の動
作を示すタイミング波形図である。
【0080】次に、図15を参照しながら、図13のPO
R 信号発生回路の動作(VCCの上昇、降下に伴うVINT
、PORINT、POR の動き)を説明する。
【0081】電源投入時と、VINT が降下してVINT <
Vint1となった場合は、OSCENn="H"となり、発振回路21
を動作させる。
【0082】VINT >Vint2になると、OSCENn="L"にな
り、発振回路21の動作を停止させる。この停止状態は、
VINT <Vint1となるまで保つ。この停止期間Tは、V
INTに接続された回路の消費電流をI、安定化容量の容
量値をCとすると、 T=C(Vint2−Vintl)/I となる。Iの値は電流源生成回路27により調整可能であ
る。
【0083】したがって、図13中の発振回路21ならび
に昇圧回路22は散発的に動作し、VINT は、Vintl<V
INT <Vint2の範囲に収まる。昇圧回路21は散発的にの
み動作するので、その消費電流は小さい。したがって、
POR 信号発生回路全体の消費電流は、I、Cの値を適当
に選ぶことにより調整できる。
【0084】なお、以上の説明では、VCC>Vpo2 の場
合も散発的に発振回路21を動作させるものとしていた
が、前述したPOR 信号発生回路の第1の実施例および第
2の実施例のように、VCC>Vpo2 の場合は発振回路21
の動作を強制的に止めてVCC=VINT となるようにして
もよい。即ち、散発的に発振回路21を動作させる条件と
して、VINT に対する上記条件に加えて、VCCがVLGC
<VCC<Vpo2 を満たすという条件を追加してもよい。
【0085】<第2の実施の形態>本発明のパワーオン
リセット信号発生方式は、半導体装置における降圧回路
系に対しても適用可能であり、以下に降圧回路系を使用
する第2の実施の形態に係る半導体メモリについて説明
する。
【0086】図16は、本発明の半導体装置の第2の実
施の形態に係る半導体メモリのメモリチップ10a の構成
を概略的に示している。
【0087】このメモリチップ10a は、図1を参照して
前述したメモリチップ10と比べて、VCCおよびVREF か
ら降圧電源VDDを生成して周辺回路13へ主たる電源とし
て供給する降圧回路14が付加されている点が異なり、そ
の他は同じであるので、図1中と同一符号を付してい
る。
【0088】このような降圧回路系を使用するメモリで
は、VDDが所定の電圧よりも高くなったらパワーオンリ
セット信号PORVDDを"H" にするパワーオンリセット信号
発生回路が必要となる。
【0089】このようなVDDに対するパワーオンリセッ
ト信号発生回路に本発明を適用すれば、VDDの検知レベ
ルの温度依存性をなくすことができる。
【0090】<POR 信号発生回路の第4の実施例>図1
7は、POR 信号発生回路の第4の実施例の構成を示す。
【0091】このPOR 信号発生回路は、図2を参照して
前述したPOR 信号発生回路の第1の実施例と比べて、V
DD検知回路23a が加わった点が異なり、その他は同じで
あるので、図2中と同一符号を付している。
【0092】図18は、図17中のVDD検知回路23a を
取り出して示している。
【0093】このVDD検知回路の構成は、図6を参照し
て前述したVCC検知回路と比べて、(1)VDDを抵抗分
割する点、(2)レベルシフタ63a 、ノアゲート64a 、
インバータ65a の動作電源としてVDDが供給される点が
異なり、その他は同じであるので、図6中と同一符号を
付している。
【0094】このVDD検知回路の動作は、VDDの抵抗分
割値をモニタし、VDDが所定の電圧Vpo2 以上になった
ことを検知して第2のパワーオンリセット信号PORVDD
を"H"とする。但し、前記パワーオン検知信号PORINTが"
L" の間は、インバータ回路65a の出力が"H" であり、
ノアゲート64a の出力信号であるパワーオンリセット信
号PORVDDも強制的に"L" となる。
【0095】このVDD検知回路は、温度依存性のない基
準電位VREF とオペアンプ61を使用しているので、検知
レベルVpo2 は殆んどばらつかない。
【0096】図19は、図18のレベルシフタ63a を示
す回路図である。
【0097】このレベルシフタは、図9を参照して前述
したレベルシフタと比べて、動作電源VCCに代えて動作
電源VDDが供給される点が異なり、その他は同じである
ので、図9中と同一符号を付している。
【0098】なお、上記した第2の実施の形態に係る半
導体メモリにおける降圧回路系に対して、上記POR 信号
発生回路の第4の実施例に限らず、前述したPOR 信号発
生回路の第1の実施例乃至第3の実施例のいずれかを適
用してもよい。
【0099】また、以上の説明は半導体メモリを例にと
って説明したが、本発明は、パワーオンリセット動作が
必要なすべての半導体装置に対して適用可能である。
【0100】<POR 信号発生回路の第5の実施例>上述
したPOR 信号発生回路の各実施例では、電源電圧の検知
レベルを自在に設定できる。しかし、パワーオンリセッ
ト信号POR をロジック回路のリセットにしか使用しない
場合は、パワーオン検知レベルVpoとVLGC が同一でよ
く、以下に示すように簡便な構成のPOR 信号発生回路を
使用することができる。
【0101】図20は、POR 信号発生回路の第5の実施
例の構成を示す。
【0102】このPOR 信号発生回路は、図2を参照して
前述したPOR 信号発生回路の第1の実施例と比べて、V
CC検知回路23、電流源生成回路27、基準電位生成回路28
が省略され、電圧検知回路26a の構成が若干変更されて
いる点が異なり、その他は同じであるので、図2中と同
一符号を付している。なお、図中のVINT リミッタ25と
しては、図8もしくは図11に示した回路を使えばよ
い。
【0103】前記VINT 検知回路26a は、図4を参照し
て前述したVINT 検知回路26中の遅延回路41が省略され
たものであり、昇圧電圧VINT をモニタし、VINT があ
る程度の電圧レベルになったことを検知してパワーオン
リセット信号POR を生成するものである。
【0104】<POR 信号発生回路の第6の実施例>図2
1は、POR 信号発生回路の第6の実施例の構成を示す。
【0105】このPOR 信号発生回路は、図2を参照して
前述したPOR 信号発生回路の第1の実施例と比べて、V
INT 検知回路26が昇圧回路22の出力ノードの電圧を検知
するように接続されている点、VINT-VCC短絡回路24が
昇圧回路22の出力ノードに接続されている点、電流源生
成回路27としてウィルソン回路が用いられている点、基
準電位生成回路28としてBGR 回路が用いられている点の
ほか、次の回路が付加されている点などが異なり、図2
中と同一部分には同一符号を付している。
【0106】即ち、付加された回路は、(1)リセット
回路101 、(2)VINT 検知回路26の出力信号を反転す
るインバータ回路102 、(3)前記インバータ回路102
の出力信号をラッチするSR型フリップフロップ(F/
F)回路103 およびこのF/F回路103 の出力信号を反
転し、図2中のVINT 検知回路26の出力信号に代えて、
前記ウィルソン回路27、BGR 回路28、VCC検知回路23お
よびLPF(ローパスフィルタ)29を制御する信号BGRs
etn を出力するインバータ回路104 、(4)前記インバ
ータ回路104 の出力信号BGRsetn を所定時間(本例では
数十μs程度)遅延させる遅延回路105 、(5)VCC検
知回路23のVCC検知フラグ出力VCCflgを所定時間(本例
では数十μs程度)固定するフラグ固定回路106 、
(6)フラグ固定回路106 の出力信号VCCenbと前記遅延
回路105 の出力信号BGRenbが入力し、信号POR を出力す
るナンド回路107 、(7)前記ナンド回路107 の出力信
号PORと前記リセット回路101 の出力信号LOWVCCn が入
力するナンド回路108 およびこのナンド回路108 の出力
信号を反転し、VINT-VCC短絡回路24の制御信号EQVCCn
を出力するインバータ回路109 、(8)前記インバータ
回路109 の出力信号EQVCCnと前記VINT 検知回路26の出
力側のインバータ回路102 の出力信号が入力するナンド
回路110 およびこのナンド回路110 の出力信号を反転
し、発振回路21の制御信号OSCenbを出力するインバータ
回路111 である。
【0107】図22は、図21のPOR 信号発生回路の動
作シーケンスを概略的に示す図である。
【0108】次に、図22を参照しながら、図21のPO
R 信号発生回路の動作を説明する。
【0109】<VCC起動時> (1)VCC電源の立ち上がり速度に対する要求はユーザ
ーにより異なるので、VCCと基準電圧系回路(ウィルソ
ン回路27、BGR 回路28など)のセットアップ時間との関
係は単純な形にはならない。そこで、VCCの系統と基準
電圧系回路の昇圧電源VINT の系統に分けており、基準
電圧系回路のセットアップ終了まではVCCをモニタしな
い。
【0110】(2)VCCが約1.1 V程度になると、発振
回路21が動作し始める。この時点から昇圧回路22が昇圧
動作を開始するが、昇圧能力を低減するためにVCCに充
電をすることが望ましい。このため、リセット回路101
によりNMOSトランジスタとPMOSトランジスタの閾値で決
まるレベルにVCCがなるまでにインバータ回路109 の出
力信号EQVCCnを活性化させ、VINT-VCC短絡回路24をオ
ンさせて昇圧回路22の出力ノードをVCCに充電する。
【0111】(3)基準電圧系回路の昇圧電源VINT が
立ち上がるまでの期間は、インバータ回路104 の出力信
号BGRsetn の"L" (BGR リセット信号)によりBGR 回路
28などをリセットする。
【0112】(4)VINT が規定レベルに達し、前記イ
ンバータ回路104 の出力信号BGRsetn が"H" (BGR 起動
信号)になった後、BGR 回路28が安定するまで、数十μ
s程度必要である。このため、前記信号BGRsetn を遅延
回路105 に入力してBGR 回路28が安定動作になるまでの
期間(数十μs)を待った後、遅延回路105 からセット
アップ完了信号BGRenbを出力させる。
【0113】(5)BGR 起動完了後、VCC検知回路23に
よりVCCレベルのモニタを開始し、VCCが規定レベルを
超えた時に、VCCが規定レベルに達したことを示すフラ
グ信号VCCflgが出力する。このフラグ信号VCCflgがフラ
グ固定回路106 を経て信号VCCenbとなり、この信号VCCe
nbと前記信号BGRenbに基づいてインバータ回路109 から
出力する信号EQVCCnにより、VINT の昇圧を停止させる
とともに、基準電圧系回路の電源をVCCに切り換えるよ
うに制御する。これと同時に、ナンド回路1070から、パ
ワーオンリセット信号POR (従来のパワーオン起動信号
と同じ信号)が出力してパワーオンを終了する。
【0114】なお、前記フラグ固定回路106 は、前記基
準電圧系回路の電源をVCCへ切り換える時にVCCとVIN
T 間の電位差が大きいと、VCC検知回路23のオペアンプ
がVINT の揺れによって誤動作するので、フラグ信号VC
Cflgが出力した後、数十μs間はフラグを固定するため
に挿入されている。
【0115】<VCC降下時> (1)VCC検知回路23によりVCCの立下りを検知し、V
INT の昇圧を開始する。
【0116】(2)VCC検知回路23によりVCCが復帰し
て規定レベルを超えたことを検知した後、VINT の昇圧
を停止し、基準電圧系回路の電源をVCCに切り換える。
VCCが復帰せずに立ち下がった場合には、リセット回路
101 によって検知されることでリセットされる。
【0117】図23は、図21中のリセット回路101 の
構成の一例を示す。
【0118】このリセット回路は、従来例と同様のパワ
ーオン回路で構成される。
【0119】パワーオン検知レベルは、インバータが動
作するVCCmin で良いので、PMOSトランジスタもしくは
NMOSトランジスタの閾値電圧Vthの高い方で決まるレベ
ルの1.25倍程度(VCC=約1.4 V)でリセットがかかる
ように設定した。
【0120】このリセット回路101 の第1の目的は、図
21に示したPOR 信号発生回路の昇圧電圧VINT をできる
だけ低パワーで速く上げるために、昇圧回路22の出力ノ
ードにVCCを充電する制御信号を生成することである。
第2の目的は、図21に示したPOR 信号発生回路におい
て、VINT 検知回路26の出力信号LOWVINTnに基づいてBG
R リセット信号BGRsetn を生成するためにF/F回路10
3 を使用しており、このF/F回路103 をリセットする
ことである。第3の目的は、BGR 安定判定用の遅延回路
105 の出力を制御することである。
【0121】このリセット回路101 の閾値のばらつきに
ついては、パワーオン検知レベルが非常に低いので、精
度は要求されない。
【0122】図24(a)、(b)は、図21中の発振
回路21および昇圧回路22の構成の一例を示す。
【0123】この発振回路21および昇圧回路22は、例え
ば2相クロック方式を採用しており、それぞれの構成お
よび動作は周知であるので、その説明は省略する。
【0124】図25(a)、(b)は、図21中の昇圧
回路22の出力ノードにVCCを充電するためのVINT-VCC
短絡回路24の相異なる構成例を示す。
【0125】図25(a)に示すVINT-VCC短絡回路
は、ドレイン・ゲート相互が接続されたIタイプのNMOS
トランジスタ251 のドレイン・ソース間がVCCノードと
VINT昇圧出力ノードとの間に接続されている。
【0126】この構成は、シンプルではあるが、VCCの
立ち上がり時の低VCC時、IタイプのNMOSトランジスタ
251 の閾値落ちによりVINT のレベルが低くなってしま
う(VCC=2.1VとしてVINT が2.0 V以下になるおそれ
がある)。
【0127】図25(b)に示すVINT-VCC短絡回路
は、DタイプのNMOSトランジスタ252のドレイン・ソー
ス間がVCCノードと昇圧出力(PMPOUT)ノードとの間に接
続され、このトランジスタ242 のゲートに信号EQVCCnを
インバータ回路253 で反転させた信号が供給される。
【0128】この構成は、信号EQVCCnとインバータ回路
253 を必要とし、パターン面積も大きくなるが、VCCノ
ードとVINT ノードの短絡時にDタイプトランジスタ25
2 の閾値落ちがなく、素早く短絡される利点がある。
【0129】図26は、図21中のVINT 検知回路26の
構成の一例を示す。
【0130】VINT 検知回路は、基準電圧VREF が発生
していない状態でVCCのレベルも立ち上がり速度次第で
不確定という段階において、VINT のレベルを判定する
ことが要求される。そこで、図29に示した従来例のパ
ワーオン回路と同様の構成を採用している。
【0131】このVINT 検知回路による検知レベルのば
らつきはPMOSトランジスタの閾値のばらつきに依存する
が、VINT がある程度のレベル(目標値はVINT = 2.5
V)になっていればばらつきの問題はない。
【0132】図27は、図21中の遅延回路(BGR 安定
判定回路)105 の構成の一例を示す。
【0133】BGR 電圧が安定したことを判定する方法に
は、時間判定とBGR 回路28内ノードの電圧判定の2種類
があるが、基準電圧VREF が発生していない状態での電
圧判定は不可能であるので、時間判定を採用している。
この際、遅延時間のオーダーとしては数10μs程度であ
り、VCCの立ち上がり速度はmsオーダーであることを
考えると、精度は要求されない。したがって、インバー
タとキャパシタで構成した遅延回路105 を用いた。
【0134】この遅延回路105 の構成上で注意すべき点
は、遅延回路105 内のインバータ回路が動作し始めてか
ら数10μsしか経っていない場合、インバータ回路の動
作開始前の不定レベルが出力されてしまう点である。
【0135】この対策として、図27に示したように構
成が比較的簡単な遅延回路を採用している。この遅延回
路は、前段のF/F回路103 およびインバータ回路104
により確定状態となっている入力信号INをインバータ回
路IVとPMOSトランジスタのドレイン・ソースを短絡接続
してなるキャパシタCPとNMOSトランジスタのドレイン・
ソースを短絡接続してなるキャパシタCNにより遅延させ
る。そして、この遅延した信号と前記入力信号INをそれ
ぞれVCCを動作電源とする二入力のナンドゲート271 お
よびその後段に接続されたインバータ272 からなる論理
積回路で論理積をとる。
【0136】なお、図21中のVCC検知回路23は、BGR
回路28が起動完了してからVCCを検知するものであり、
POR 信号発生回路の第1の実施例において図6を参照し
て前述したVCC検知回路23とほぼ同様の構成を採用して
いる。このVCC検知回路による検知レベルの目標値は2.
0 Vである。
【0137】また、図21中のBGR 回路(基準電位生成
回路)28は、従来より感度を高めた差動アンプを用いて
構成している。また、図21に示したPOR 信号発生回路
において、VCCmin の仕様は緩いものの、VCC=2.3 V
の仕様に対して、設計としてVCC=2.1 Vまでの動作保
証をするため、VCC検知のずれも考えて、VCC=2.0V
でのBGR 回路28の動作を保証することが望ましい。
【0138】図28は、図21中のフラグ固定回路106
の構成の一例を示す。
【0139】このフラグ固定回路は、前記フラグ信号VC
Cflgが一方の入力となる第1のナンド回路281 と、この
第1のナンド回路281 の出力が一方の入力となる第2の
ナンド回路282 と、この第2のナンド回路282 の出力が
入力する第1のインバータ回路283 と、該第1のインバ
ータ回路283 の信号を所定時間遅延させる遅延回路284
と、この遅延回路284 の出力が一方の入力となり、前記
第2のナンド回路282の出力が他方の入力となり、その
出力が前記第2のナンド回路282 の他方の入力となる第
3のナンド回路285 と、前記遅延回路284 の出力が一方
の入力となり、前記第2のナンド回路282 の出力が他方
の入力となるノア回路286 と、このノア回路286 の出力
が入力し、その出力が前記第1のナンド回路281 の他方
の入力となる第2のインバータ回路287 とを具備する。
【0140】このフラグ固定回路の目的は、VCC検知後
にVINT ノードをVCCノードに短絡接続した際、VCC検
知回路23のオペアンプがVINT の変動の影響で誤動作す
るおそれがあるので、この誤動作を防止するためにVCC
検知フラグVCCflgを所定期間固定することである。
【0141】
【発明の効果】上述したように本発明の半導体装置に設
けられたパワーオンリセット信号発生回路によれば、電
源電圧の検知レベルが正確であり、特に、検知レベルの
温度依存性をなくすことができる。また、電源電圧が低
くても電流源や基準電位を生成することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の第1の実施の形態に係る
半導体メモリの構成を概略的に示すブロック図。
【図2】図1中のPOR 信号発生回路の第1の実施例を示
すブロック図。
【図3】図2中のVCCを電源とする発振回路、昇圧回路
およびローパスフィルタ、安定化容量を取り出して一例
を示す回路図。
【図4】図2中のVINT 検知回路の構成の一例を示す回
路図。
【図5】図2中の電流源生成回路の構成の一例を示す回
路図。
【図6】図2中のVCC検知回路の構成の一例を示す回路
図。
【図7】図2中のVINT-VCC短絡回路の構成の一例を示
す回路図。
【図8】図2中のVINT リミッタの構成の一例を示す回
路図。
【図9】図6中のレベルシフタの構成の一例を示す回路
図。
【図10】図2のPOR 信号発生回路の動作を示すタイミ
ング波形図。
【図11】図8に示したVINT リミッタの変形例を示す
回路図。
【図12】図11のVINT リミッタを使用したPOR 信号
発生回路の第2の実施例の動作を示すタイミング波形
図。
【図13】図1中のPOR 信号発生回路の第3の実施例を
示すブロック図。
【図14】図13中のVINT リミッタの構成の一例を示
す回路図。
【図15】図13のPOR 信号発生回路の動作を示すタイ
ミング波形図。
【図16】本発明の半導体装置の第2の実施の形態に係
る半導体メモリの構成を概略的に示すブロック図。
【図17】POR 信号発生回路の第4の実施例を示すブロ
ック図。
【図18】図17中のVDD検知回路を取り出して示す回
路図。
【図19】図18中のレベルシフタを示す回路図。
【図20】POR 信号発生回路の第5の実施例を示すブロ
ック図。
【図21】POR 信号発生回路の第6の実施例を示すブロ
ック図。
【図22】図21のPOR 信号発生回路の動作シーケンス
を概略的に示す図。
【図23】図21中のリセット回路の構成の一例を示す
回路図。
【図24】図21中の発振回路および昇圧回路の構成の
一例を示す回路図。
【図25】図21中の昇圧回路の出力ノードにVCCを充
電するためのVINT-VCC短絡回路の相異なる構成例を示
す回路図。
【図26】図21中のVINT 検知回路の構成の一例を示
す回路図。
【図27】図21中の遅延回路(BGR 安定判定回路)の
構成の一例を示す回路図。
【図28】図21中のフラグ固定回路の構成の一例を示
す回路図。
【図29】従来のパワーオンリセット回路を示す回路
図。
【符号の説明】
21…発振回路(オシレータ)、 22…昇圧回路、 23…VCC検知回路、 24…VINT-VCC短絡回路、 25…VINT リミッタ、 26…VINT 検知回路、 27…電流源生成回路、 28…基準電位生成回路、 29…ローパスフィルタ(LPF)、 30…昇圧電圧安定化容量、 101 …リセット回路、 102 …ラッチ回路、 103 …遅延回路、 104 …インバータ回路、 105 …遅延回路、 106 …フラグ固定回路。
フロントページの続き Fターム(参考) 5J032 AA05 AC12 AC14 5J055 AX57 BX41 CX27 EY03 EZ10 EZ14 EZ20 EZ25 EZ54 FX05 FX08 FX32 FX37 FX38 GX01 GX02 GX05

Claims (24)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップに外部から投入された電源
    電圧を内部電源電圧として使用する半導体装置におい
    て、 前記内部電源電圧が第1の電圧よりも高くなるとクロッ
    クパルスを生成し始める発振回路と、 前記クロックパルスを受けて昇圧動作を行う昇圧回路
    と、 前記昇圧回路の出力電圧を電源として使用し、基準電圧
    を生成する基準電圧生成回路と、 前記昇圧回路の出力電圧を電源として使用し、前記内部
    電源電圧の分圧と前記基準電圧とを比較する比較回路を
    有し、前記内部電源電圧が第2の電圧よりも高い場合に
    第1の論理レベルになる第1の信号をパワーオンリセッ
    ト信号として出力する電圧検知回路とを具備することを
    特徴とする半導体装置。
  2. 【請求項2】 半導体チップに外部から投入された電源
    電圧から降圧回路により生成された降圧電圧を内部電源
    電圧として使用する半導体装置において、 前記電源電圧が第1の電圧よりも高くなるとクロックパ
    ルスを生成し始める発振回路と、 前記クロックパルスを受けて昇圧動作を行う昇圧回路
    と、 前記昇圧回路の出力電圧を電源として使用し、基準電圧
    を生成する基準電圧生成回路と、 前記昇圧回路の出力電圧を電源として使用し、前記内部
    電源電圧の分圧と前記基準電圧とを比較する比較回路を
    有し、前記内部電源電圧が第2の電圧よりも高い場合に
    第1の論理レベルになる第1の信号をパワーオンリセッ
    ト信号として出力する電圧検知回路とを具備することを
    特徴とする半導体装置。
  3. 【請求項3】 前記昇圧回路は、昇圧回路部と、前記昇
    圧回路部の出力側に接続されたローパスフィルタおよび
    昇圧電圧安定化のための容量とを含むことを特徴とする
    請求項1または2記載の半導体装置。
  4. 【請求項4】 前記第1の電圧は、前記半導体チップ内
    のロジック回路が動作し始める電圧であることを特徴と
    する請求項1乃至3のいずれか1項に記載の半導体装
    置。
  5. 【請求項5】 前記発振回路は、前記電源電圧を電源と
    して使用し、実質的に奇数段のインバータ回路が直列接
    続されたリング発振回路であることを特徴とする請求項
    1乃至4のいずれか1項に記載の半導体装置。
  6. 【請求項6】 前記発振回路は、前記電源電圧が第1の
    電圧よりも高くなったことを検知した信号を受けて発振
    動作が可能になることを特徴とする請求項1乃至5のい
    ずれか1項に記載の半導体装置。
  7. 【請求項7】 前記昇圧回路の出力電圧を電源として使
    用する電流源生成回路をさらに具備することを特徴とす
    る請求項1乃至6のいずれか1項に記載の半導体装置。
  8. 【請求項8】 前記昇圧回路の出力電圧が第3の電圧よ
    りも高いか低いかを判定する第1の昇圧電圧検知回路を
    有し、該第1の昇圧電圧検知回路によって前記昇圧回路
    の出力電圧が前記第3の電圧よりも低いと判定した場合
    には、前記内部電源電圧が前記第2の電圧よりも高いか
    低いかに拘わらず、前記第1の信号が前記第1の論理レ
    ベルになることを抑制する回路を有することを特徴とす
    る請求項1乃至7のいずれか1項に記載の半導体装置。
  9. 【請求項9】 前記昇圧回路の出力電圧が前記第3の電
    圧よりも高くなってから、前記基準電圧生成回路および
    前記電圧検知回路が稼働状態になるまでに要する第1の
    時間が経過するまでは、前記内部電源電圧が前記第2の
    電圧よりも高いか低いかに拘わらず、前記第1の信号が
    前記第1の論理レベルになることを抑制する回路を有す
    ることを特徴とする請求項8記載の半導体装置。
  10. 【請求項10】 前記昇圧回路の出力電圧を制限する制
    限回路を有することを特徴とする請求項1乃至9のいず
    れか1項に記載の半導体装置。
  11. 【請求項11】 前記制限回路は、前記昇圧回路の出力
    電圧と電源電圧との間に挿入されたダイオード接続のMO
    S トランジスタからなることを特徴とする請求項10記
    載の半導体装置。
  12. 【請求項12】 前記制限回路は、前記昇圧回路の出力
    電圧と接地電位との間に挿入されたダイオード接続のMO
    S トランジスタからなることを特徴とする請求項10記
    載の半導体装置。
  13. 【請求項13】 前記制限回路は、前記昇圧回路の出力
    電圧の分圧と前記基準電圧とを比較して第2の信号を出
    力する第2の昇圧電圧検知回路を有し、該第2の昇圧電
    圧検知回路は、第1の検知レベルと、それよりも高い第
    2の検知レベルとを有し、前記昇圧回路の出力電圧の分
    圧が前記第2の検知レベルより高くなってから前記昇圧
    回路の出力電圧が降下して前記第1の検知レベルよりも
    低くなるまでは前記第2の信号を第1の論理レベルと
    し、それ以外の場合には前記第2の信号を第2の論理レ
    ベルに保ち、 前記発振回路は、前記第2の信号が前記第1の論理レベ
    ルにある時は前記クロックパルスの生成を強制的に停止
    させることを特徴とする請求項10記載の半導体装置。
  14. 【請求項14】 前記第1の信号が第1の論理レベルに
    ある時に前記発振回路によるクロックパルスの生成を強
    制的に停止させるとともに、前記昇圧回路の出力ノード
    と電源電圧とを短絡させることを特徴とする請求項1乃
    至9のいずれか1項に記載の半導体装置。
  15. 【請求項15】 前記昇圧回路の出力ノードと電源電圧
    とを短絡する期間に請求項3記載のローパスフィルタの
    入出力端間を短絡するバイパス回路を具備することを特
    徴とする請求項14記載の半導体装置。
  16. 【請求項16】 前記バイパス回路は、前記内部電源電
    圧の立ち上がり時にも前記ローパスフィルタの入出力端
    間を短絡することを特徴とする請求項15記載の半導体
    装置。
  17. 【請求項17】 前記電圧検知回路が前記内部電源電圧
    の立ち上がりを検知した時にフラグ信号が第1の論理レ
    ベルになってから、前記基準電圧生成回路の基準電圧生
    成動作が安定化するまでの時間にほぼ等しい固定時間だ
    け遅延させた後に前記昇圧回路の出力ノードと電源電圧
    とを短絡させるように制御するフラグ固定回路をさらに
    具備することを特徴とする請求項14記載の半導体装
    置。
  18. 【請求項18】 前記フラグ固定回路は、前記フラグ信
    号が一方の入力となる第1のナンド回路と、該第1のナ
    ンド回路の出力が一方の入力となる第2のナンド回路
    と、該第2のナンド回路の出力が入力する第1のインバ
    ータ回路と、該第1のインバータ回路の信号を所定時間
    遅延させる遅延回路と、該遅延回路の出力が一方の入力
    となり、前記第2のナンド回路の出力が他方の入力とな
    り、その出力が前記第2のナンド回路の他方の入力とな
    る第3のナンド回路と、前記遅延回路の出力が一方の入
    力となり、前記遅延回路の出力が他方の入力となるノア
    回路と、該ノア回路の出力が入力し、その出力が前記第
    1のナンド回路の他方の入力となる第2のインバータ回
    路とを具備することを特徴とする請求項17記載の半導
    体装置。
  19. 【請求項19】 半導体チップに外部から投入された電
    源電圧が第1の電圧よりも高くなるとクロックパルスを
    生成し始める発振回路と、 前記クロックパルスを受けて昇圧動作を行う昇圧回路
    と、 前記昇圧回路の出力電圧を検知してパワーオンリセット
    信号を生成する電圧検知回路とを具備することを特徴と
    する半導体装置。
  20. 【請求項20】 前記昇圧回路は、昇圧回路部と、前記
    昇圧回路部の出力側に接続されたローパスフィルタおよ
    び昇圧電圧安定化のための容量とを含むことを特徴とす
    る請求項19記載の半導体装置。
  21. 【請求項21】 前記第1の電圧は、前記半導体チップ
    内のロジック回路が動作し始める電圧であることを特徴
    とする請求項19または20記載の半導体装置。
  22. 【請求項22】 前記発振回路は、前記電源電圧を電源
    として使用し、実質的に奇数段のインバータ回路が直列
    接続されたリング発振回路であることを特徴とする請求
    項19乃至21のいずれか1項に記載の半導体装置。
  23. 【請求項23】 半導体チップに外部から投入された電
    源電圧を内部電源電圧として使用する半導体装置におい
    て、 基準電圧を生成した後にパワーオンリセット回路以外の
    周辺回路のリセットを行うパワーオンリセット動作を行
    うことを特徴とする半導体装置。
  24. 【請求項24】 半導体チップに外部から投入された電
    源電圧から降圧回路により生成された降圧電圧を内部電
    源電圧として使用する半導体装置において、基準電圧を
    生成した後にパワーオンリセット回路以外の周辺回路の
    リセットを行うパワーオンリセット動作を行うことを特
    徴とする半導体装置。
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