JPH06169565A

JPH06169565A - ドロップアウトの小さい昇圧電源付きオンチップ電圧調整器

Info

Publication number: JPH06169565A
Application number: JP3350668A
Authority: JP
Inventors: Rian Chen Chi; チ・リァン・チェン; Hoo Don San; サン・ホー・ドン; Jon Shin Hyun; ヒュン・ジョン・シン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-12-14
Filing date: 1991-12-12
Publication date: 1994-06-14
Anticipated expiration: 2011-08-14
Also published as: JP2524443B2

Abstract

(57)【要約】【目的】ソース・フォロワとして動作する直列調整素子
に結合された差動増幅器を含む内部オンチップ調整器回
路の新しい昇圧電源を提供する。【構成】前記差動増幅器の昇圧電源を構築するために電
圧ポンプ回路が設けられる。電圧ポンプはそれにパルス
を供給するリング発振器を含むことが望ましい。新しい
オンチップ電圧調整器はｎウェルのCMOS技術の回路につ
いて設計され、BiCMOS並びにｎウェルCMOS回路にも適用
できる。新しい回路はソース・フォロワとして動作する
直列調整素子のゲートの電位を高くする昇圧手法を利用
し、電源排除も改善する。更にこれらの回路はクランプ
・ダイオードを用いて直列調整素子のゲートの負電圧ス
イングを制限し且つ電圧調整器回路の設定時間を改善す
ることが望ましい。オンチップ調整器回路は小さなドロ
ップアウト電圧調整器での使用にも適し、外部電源に対
する感度が小さくなり、クランプ・ダイオードを用いて
フィードバック・ループの設定時間を改善し、且つ静的
又は動的に制御されたポンプ回路が利用できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、ソース・フォ
ロワとして動作する直列調整素子に結合された差動増幅
器を含む内部のオンチップ調整器回路の新しい昇圧（ブ
ースト）電源に関する。より詳しくは、本発明に従って
電圧ポンプ回路が設けられ、差動増幅器のブースト電源
が構築される。

【０００２】

【従来の技術】ＣＭＯＳ技術によってゲートの長さが縮
小するにつれて、絶縁破壊、突抜け現象に関連した問
題、及び（又は）ホットキャリアに関連した問題を避け
るために電源電圧を下げる必要がある。しかしながら、
システム電源は（予見しうる将来において）基準レベ
ル、例えば、5 V 又は 3.3／3.6 V に留まる傾向にある
ので、容易に外部電源電圧を下げることはできない。こ
れらの要求を満たす１つの方法は、システム電源及びス
ケーリングされた内部電源の間の差に等しいドロップア
ウト電圧を有するオンチップ電圧調整器を用いることで
ある。典型的なＣＭＯＳオンチップ調整器回路はソース
・フォロワ・モードで動作する差動増幅器及び直列調整
素子から成る。しかしながら、これらの回路は小さなド
ロップアウトの使用、例えば3.3／3.6乃至2.5 V 変換に
は不適であり、且つ不十分な電源排除による問題も生じ
る。

【０００３】

【発明が解決しようとする課題】本発明の主たる目的は
ソース・フォロワとして動作する直列調整素子に結合さ
れた差動増幅器を含み前記差動増幅器のブースト電源は
電圧ポンプ回路を設けて構築する内部のオンチップ調整
器回路の新しいブースト電源を提供することである。

【０００４】更に本発明の目的はソース・フォロワ回路
に結合された差動増幅器を含む内部のオンチップ調整器
回路のブースト電源構造及び差動増幅器のブースト電源
を構築するための電圧ポンプにパルスを供給するリング
発振器を含む電圧ポンプ回路を提供することである。

【０００５】

【課題を解決するための手段】本発明は前述の従来の技
術の回路に関連した問題を解決するｎウェルＣＭＯＳ技
術の回路の新しいオンチップ電圧調整器を提供する。こ
の新しい回路はソース・フォロワとして動作する直列調
整素子のゲートでの電圧を上げるために昇圧技術を利用
し且つ電源排除についても改善する。更に、これらの回
路は直列調整素子のゲートでの負電圧スイングを制限し
且つ電圧調整回路の設定時間を改善するためにクランプ
・ダイオードを用いることが望ましい。前記新しい手法
はＢｉＣＭＯＳ電圧調整器ならびにｎウェルＣＭＯＳ回
路に適用することができる。前記開示された回路におい
て、差動増幅器は相補形ｐチャネルＦＥＴデバイス及び
ｎチャネルＦＥＴデバイスを含み、電圧ポンプ回路のブ
ースト電源は前記ｐチャネルＦＥＴデバイスに結合され
る。

【０００６】昇圧手法を用いる本発明のオンチップ調整
器回路は、小さなドロップアウト電圧調整器への応用に
よく適合し、より小さい外部電源感度を有し、フィード
バック・ループの設定時間を改善するクランプ・ダイオ
ードを用い、そして静的又は動的に制御されるポンプ回
路を利用する。

【０００７】幾つかの良好な実施例では、電圧ポンプ及
びリング発振器は静的電圧ポンプ及びリング発振器回路
を含む。代りに、電圧ポンプ及びリング発振器は動的に
制御された電圧ポンプ及びリング発振器回路を含むこと
があり、動的に制御された電圧ポンプ及びリング発振器
回路はインバータを介してソース・フォロワのゲートに
結合された追加の差動増幅器からフィードバックする際
に電圧制御される。

【０００８】より詳しくは、１つの実施例において、電
圧ポンプはｐ拡散によりｎ拡散ウェルに作られたｐｎダ
イオードを含む。もう１つの実施例では、電圧ポンプ回
路は差動増幅器の電気的なロードとして結合される。

【０００９】

【実施例】ＣＭＯＳ技術によってゲートの長さがスケー
ルダウンされるにつれて、絶縁破壊、突抜け現象、及び
（又は）ホットキャリアに関連した問題を避けるために
電源電圧を下げる必要がある。しかしながら、システム
電源は（予見しうる将来において）基準レベル、例え
ば、5 V 又は 3.3／3.6 V に留まる傾向にあるので、外
部電源電圧は容易に下げることはできない。これらの要
求を満たす１つの方法は、システム電源及びスケーリン
グされた内部電源の間の差に等しいドロップアウト電圧
を有するオンチップ電圧調整器を用いることである。

【００１０】下記の回路の説明において、ＭＰ１のよう
なデバイスは、全てが通常のソース、ドレーン及びゲー
トを有するｐチャネルＦＥＴを指す。V_Tpoのような表示
はボディ効果がないときのｐチャネルＦＥＴのしきい電
圧を指すが、V_Tn のような表示はソースが接地即ち０ボ
ルトではないときのｎチャネルＦＥＴのしきい電圧を指
す。ＶＣＣはシステム電源である。ＶＲＥＦは所望のＶ
ＤＤ(ＩＮＴ)の値で供給される基準電圧でありＶＤＤ
(ＩＮＴ)を発生させるために用いる。ＶＳＳは基板の電
圧であり、V_WはノードＷの電圧である。V_Dはダイオード
接合を横切る電圧降下である。ＶＣＣ(ＩＮＴ)は差動増
幅器の電源として本発明に従って昇圧される内部ブース
ト電圧である。

【００１１】図１はソース・フォロワ・モードで動作す
る差動増幅器及び直列調整回路素子を含む従来の技術の
典型的なＣＭＯＳオンチップ電圧調整器回路を示す。図
１に示すように、典型的なＣＭＯＳオンチップ電圧調整
器回路はソース・フォロワ・モードで動作する差動増幅
器(ＭＮ２-ＭＮ４及びＭＰ１-ＭＰ２)及び直列調整素子
(ＭＮ１)から成る。差動増幅器回路において、ｐチャネ
ル・デバイス及びｎチャネル・デバイスは通常の相補形
に配列される。ノードＹの最大レベルはＶＣＣであるの
で、この調整器はＭＮ１のしきい電圧であるV_Tn の最小
ドロップアウト電圧(＝ＶＣＣ−ＶＣＣ(ＩＮＴ))を有す
る。（例えば、デプレション形デバイスの）固有のしき
い注入のない2.5 V のｎウェル技術の場合、V_Tn はおよ
そ１ Vである。出力電圧が一時的に低下すると、フィー
ドバック・ループを正しく動作させるために電圧の頭上
スペースの追加が必要であり、この回路は 3.3／3.6 V
か2.5 V への変換のような小さなドロップアウトに使用
するのにはうまく適合しない。この回路のもう１つの問
題はノードＹにおける電源排除が不十分なことである。
従って、ノードＹに現われるＶＣＣ変動は次にＶＤＤ
(ＩＮＴ)に現われ、少し減少する。これらの問題は直列
素子ＭＮ１のＰＭＯＳＦＥＴを用いて解決することがで
きるが、外乱後にＶＤＤ(ＩＮＴ)をＶＲＥＦに復元する
回路応答は遅くなる。ＶＤＤ(ＩＮＴ)がＶＲＥＦよりも
高いとき、この回路はノードＹに大きな負電圧スイング
（例えば、V_Y,min ＝ V_W）も生じる。V_YがＶＤＤ(ＩＮ
Ｔ)＋V_Tnよりも低い限りＭＮ１はオフになるので、不必
要に大きなスイングは回路の設定時間を遅くする。

【００１２】本発明は図１の回路に関連した問題を解決
するｎウェルＣＭＯＳ技術の新しいオンチップ電圧調整
器を提供する。新しい回路は昇圧技術を利用してＭＮ１
のゲート電圧を上げて電源排除を改善する。開示された
回路の中には、クランプ・ダイオードを用いてノードＹ
の負電圧スイングを制限することが望ましいものもあ
る。新しい手法はＢｉＣＭＯＳ電圧調整器にも適用する
ことができる。この場合、高利得を有するバイポーラ・
トランジスタを用いて性能を向上させることができる。
回路の微細な部分は個々の使用例によって異なるかも知
れない。クランプ・ダイオードを持つ新しい回路では、
最大ドロップアウト電圧は V_Tn+｜V_Tp｜よりも小さくそ
れに近いものと仮定する。

【００１３】図２Ｂは差動増幅器のブースト電源を構築
するために電圧ポンプ回路を利用し且つノードＹの負電
圧スイングを制限するクランプ・ダイオードも含む本発
明の小さなドロップアウト電圧調整器回路の部分的なブ
ロック図をおおまかに示す。クランプ・ダイオードはド
ロップアウト電圧を増すために、もし必要なら、直列に
スタックすることができる。

【００１４】図２Ａは差動増幅器のブースト電源を構築
するためにリング発振器を含み且つクランプ・ダイオー
ドも含む電圧ポンプ回路の第１の実施例を詳細に示す。
図１の回路と比較して、図２Ａに示す回路は、差動増幅
器のブースト電源ＶＣＣ（ＩＮＴ）を構築する、ＶＣＣ
から電源が供給されるリング発振器を含む電圧ポンプ回
路（ＭＰ４-ＭＰ６、ＣＰＵＭＰ１-ＣＰＵＭＰ２、ＣＳ
ＴＯＲＥ）、及びノードＹの負電圧スイングを制限する
p-ＭＯＳＦＥＴを特徴とする。リング発振器は電圧ポン
プ回路のパルスを供給するために利用されるが、代替の
実施例では、代りにクロック即ち水晶発振器のような他
のパルス源を利用することがある。リング発振器は５段
配列のインバータ（図６に相補形の上部p-デバイス及び
下部n-デバイスとして詳細に示す）として示されるが、
代替実施例では３段、４段又は他の段数を用いることが
ある。電圧ポンプは典型的な回路であり、ＭＰ６はダイ
オードとして作用してＣＰＵＭＰ２をある電圧まで充電
し、ＭＰ５はダイオードとして作用してＣＰＵＭＰ１を
ＣＰＵＭＰ２における前記電圧よりも高い電圧まで充電
し、そしてＭＰ４はダイオードとして作用してＣＳＴＯ
ＲＥをＣＰＵＭＰ１における前記電圧よりも高い電圧、
即ちＶＣＣ(ＩＮＴ)まで充電する。図２Ａにおいて、電
圧ポンプは２段階の電圧ポンプとして示されているが、
他の実施例では、異なる段階数の電圧ポンプが使用され
ることもある。

【００１５】ＮＭＯＳダイオードは深刻なボディ効果に
より電圧降下が大きくなることがあるので、ダイオード
電圧降下を小さくするために回路はポンプ回路内のダイ
オードにp-ＭＯＳＦＥＴを用いることが望ましい。これ
らのp-ＭＯＳＦＥＴのウェルは通常の動作では最高の電
圧(即ち、ＶＣＣ(ＩＮＴ))のノードに結合する必要があ
る。よって、電力が上向きのときポンプ回路が作用する
前に、ＭＰ６及びＭＰ３のソースにおけるpn接合は順方
向にバイアスされ、ＶＣＣ（ＩＮＴ）はＶＣＣ−VDから
始まる。これは電圧をＶＣＣ（ＩＮＴ）に高める時間を
短くする。寄生基板pnp の利得は十分に低くすべきであ
り、ラッチアップ(latch-up)を阻止するために回路は慎
重にレイアウトする必要がある。

【００１６】差動増幅器はブースト電源ＶＣＣ（ＩＮ
Ｔ）（＞ＶＣＣ）から動作するので、ＭＮ１のゲート
（ノードＹ）は図１の回路の場合よりも高い電圧で駆動
される。従って、新しい回路は小さなドロップアウト電
圧調整にうまく適合する。更に、ＶＣＣの高周波ノイズ
は昇圧されたノードＶＣＣ（ＩＮＴ）から減結合される
から、ノードＹにおける電源排除は改善される。ノード
Ｙの低いレベルはクランプ・ダイオードＭＰ３によりＶ
ＣＣ−｜V_Tp｜に制限されるので、フィードバック・ル
ープ（差動増幅器とＭＮ１の組合せ）の設定時間は短く
なる。

【００１７】図３は図２Ａの電圧ポンプ回路の代りにｎ
ウェルの中にＰ拡散により作ることができるpnダイオー
ドを利用する本発明の小さなドロップアウト電圧調整器
回路の第２の実施例を示す。もし低インピーダンスのダ
イオードが必要ならば、ＭＰ４-ＭＰ６の代りに、図３
に示すように、ｐ拡散とｎウェルの間のpnダイオードを
電圧ポンプ回路として用いることができる。

【００１８】図２Ａ及び図３の回路の１つの利点は、差
動増幅器を通して流れるバイアス電流が昇圧ノード即ち
ブースト電源ＶＣＣ（ＩＮＴ）から供給されることであ
る。この一定の（mA程度の）電流を供給するために、ポ
ンプ回路の実効インピーダンスは十分に小さくする必要
があり、そのためにはポンプ回路のデバイスのサイズを
大きくしなければならない。

【００１９】図４は、差動増幅器のブースト電源を構築
するために、図２Ａの実施例に類似のリング発振器を含
む電圧ポンプ回路を利用するがブースト電源ＶＣＣ（Ｉ
ＮＴ）はＭＰ２のソースにだけ接続し且つＭＰ１のソー
スはＶＣＣに接続する本発明の小さなドロップアウト電
圧調整器回路の第３の実施例を示す。図４に示すよう
に、図２Ａ及び図３の回路の欠点はブースト電源をＭＰ
２のソースにだけ接続することにより軽減される。静止
状態では、ポンプ回路から流れる電流は図２Ａ及び図３
の回路で流れる電流の半分であり、従ってポンプ回路の
領域は２を係数として減らすことができる。また、ＶＤ
Ｄ（ＩＮＴ）がＶＲＥＦよりも低いとき、ポンプ回路か
らＭＰ４／ＭＰ２の枝路に流れる電流はほぼ０であるの
で、復元動作は改善される。

【００２０】本明細書に開示された全ての実施例の設計
の利点及び不利点は特定の実施例の特定の要求により大
きく異なる。しかしながら、図４の回路を実際に実現す
るのは図２Ａの回路の場合よりも困難であり、大抵の実
施例では、図２Ａの回路はおそらく図３及び図４の回路
よりも望ましい。

【００２１】図５は差動増幅器のブースト電源を構築す
るために図２Ａ及び図４の実施例に類似のリング発振器
を含む電圧ポンプ回路を利用するが電圧ポンプ回路は差
動増幅器の負荷を提供する本発明の小さなドロップアウ
ト電圧調整器回路の第４の実施例を示す。電圧ポンプ回
路のインピーダンスは非０であり、図５に示すように差
動増幅器の能動的な負荷ＭＰ１-ＭＰ２は除去すること
がてき、この場合、電圧ポンプ回路自身は差動増幅器の
負荷である。この新しい回路では、ＭＰ６のソースとウ
ェルの間のpnダイオードはＭＮ１のゲート(ノードＶＣ
Ｃ(ＩＮＴ))をクランプするので、クランプ・ダイオー
ド（図２Ａ〜図４）は必要としない。差動増幅器の利得
は半減するが、この新しい回路はデバイス数は少なくな
る。差動増幅器の利得が半減されるのは、ＭＰ４-ＭＰ
６の除去により差動増幅器の負荷の１つの枝路だけが
残るからである。ポンプ回路の負荷特性と差動増幅器の
特性との整合及びポンプ回路の最適化を同時に行う必要
があるから、この回路の実際の設計も難しくなる。

【００２２】図６は静的電圧ポンプ回路よりもむしろ電
圧制御されるリング発振器及び追加の差動増幅器を含
み、フィードバック制御される動的電圧ポンプ回路を利
用する、本発明の小さなドロップアウト電圧調整器回路
の第５の実施例を示す。前記開示された回路は静的電圧
ポンプ回路を利用する。図６はフィードバック制御され
る動的ポンプ回路を用いる改良されたもう１つの新しい
調整器回路を示す。この新しい回路は電圧制御されたリ
ング発振器を有し、追加の素子ＭＮ５-ＭＮ７が電圧制
御のために設けられ、追加の差動増幅器（ＭＮ８-ＭＮ
１０、ＭＰ７-ＭＰ８）がフィードバックによりリング
発振器の発振周波数を制御する。フィードバック・ルー
プで制御を行うように設計することにより、この回路は
図５の回路の設計の難しさをいくらか軽減する。リング
発振器の第４及び第５の段階はそれによって電圧ポンプ
のための電力を増すために一般に設けられるものであ
る。

【００２３】図６の回路の動作で、もしＶＤＤ（ＩＮ
Ｔ）がＤＲＥＦよりも低ければ、ノードＺは電位が高く
なり、ＭＮ５-ＭＮ７の抵抗は小さくなる。従って、発
振周波数は高くなりポンプ回路のインピーダンスは減少
する。その結果、ブースト電源ＶＣＣ（ＩＮＴ）はより
有効に電圧が高くなりＶＤＤ（ＩＮＴ）が所望のレベル
に復元するのを容易にする。ＶＤＤ（ＩＮＴ）が基準電
圧ＶＲＥＦよりも高いとき、ノードＺの電圧は低下しＭ
Ｎ５-ＭＮ７の抵抗は増加する。これは周波数を低くし
ポンプ回路のインピーダンスが増す。よって、上昇は減
速（又は停止）し、ＶＤＤ（ＩＮＴ）は急速に低下す
る。

【００２４】図７は差動対ＭＮ３-ＭＮ４が除去され、
且つゲートがノードＵにより制御されるデバイスＭＮ２
がブースト電源ＶＣＣ（ＩＮＴ）を放電するために用い
られる、図６の実施例に類似する、本発明の第６の実施
例を示す。図７の回路で、差動増幅器の対(ＭＮ３-ＭＮ
４) を除去しブースト電源ＶＣＣ（ＩＮＴ）を放電する
ためにＭＮ２を用いることによりデバイス数は図６の回
路よりも減らされる。ＭＮ２のゲートはノードＵにより
制御される。この回路では、ＭＮ１のゲートを制御する
ために素子ＭＮ２は素子ＭＰ７の出力を反転させる。こ
の回路の動作で、もし出力が急落すれば、ノードＵの電
位も低下し、ＶＣＣ（ＩＮＴ）が上昇して出力レベルを
復元する。反対に、ノードＵの電位が高くなれば、ＶＣ
Ｃ（ＩＮＴ）が低くなりＶＤＤ（ＩＮＴ）も低くなる。

【００２５】前述のように、本明細書に開示された全て
の実施例の設計の利点及び不利点は特定の実施例の特定
の要求により大きく異なる。しかしながら、図５及び図
７の回路は、実際に実現する場合、図６の回路よりも設
計が難しい。大抵の実施例では、図５及び図７の回路よ
りもむしろ図６の回路がたぶん選択される。

【００２６】本発明の電源が昇圧された小さいドロップ
アウトのオンチップ電圧調整器の幾つかの実施例及びそ
の変更が本明細書に詳細に記述されているが、本発明の
開示が多くの代替設計を示唆することは当業者には明白
である。

【００２７】

【発明の効果】本発明によれば、ソース・フォロワとし
て動作する直列調整素子に結合された差動増幅器を含み
前記差動増幅器のブースト電源は電圧ポンプ回路を設け
て構築する内部のオンチップ調整器回路の新しいブース
ト電源が提供される。

【図面の簡単な説明】

【図１】ソース・フォロワ・モードで動作する差動増幅
器及び直列調整回路素子を含む従来の技術の典型的なＣ
ＭＯＳオンチップ電圧調整器回路を示す図である。

【図２Ａ】差動増幅器のブースト電源を構築するために
リング発振器を含む電圧ポンプ回路を利用し且つクラン
プ・ダイオードも含む本発明の小さなドロップアウト電
圧調整器回路の第１の実施例を示す図である。

【図２Ｂ】差動増幅器のブースト電源を構築するために
電圧ポンプ回路を利用し且つクランプ・ダイオードも含
む本発明の小さなドロップアウト電圧調整器回路をおお
まかに示す部分的なブロック図である。

【図３】図２Ａの電圧ポンプ回路の代りにｎウェルの中
にＰ拡散によって作られたpnダイオードを利用する本発
明の小さなドロップアウト電圧調整器回路の第２の実施
例を示す図である。

【図４】差動増幅器のブースト電源を構築するために、
図２Ａの実施例に類似のリング発振器を含む電圧ポンプ
回路を利用するが、ブースト電源をＭＰ２のソースにだ
け接続し且つＭＰ１のソースはＶＣＣに接続する、本発
明の小さなドロップアウト電圧調整器回路の第３の実施
例を示す図である。

【図５】差動増幅器のブースト電源を構築するために、
図２Ａ及び図４の実施例に類似のリング発振器を含む電
圧ポンプ回路を利用するが、電圧ポンプ回路は差動増幅
器のロードを提供する、本発明の小さなドロップアウト
電圧調整器回路の第４の実施例を示す図である。

【図６】静的電圧ポンプ回路よりもむしろ電圧制御され
るリング発振器及び追加の差動増幅器を含み、フィード
バック制御される動的電圧ポンプ回路を利用する、本発
明の小さなドロップアウト電圧調整器回路の第５の実施
例を示す図である。

【図７】差動対ＭＮ３-ＭＮ４は除去され、ノードＵに
よりゲートが制御されるデバイスＭＮ２はブースト電源
ＶＣＣ（ＩＮＴ）を放電するために用いられる、図６の
実施例に類似する、本発明の第６の実施例を示す図であ
る。

【符号の説明】

ＭＮｎチャネルＦＥＴＭＰｐチャネルＦＥＴＶＣＣシステム電源ＶＣＣ（ＩＮＴ）内部ブースト電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者サン・ホー・ドンアメリカ合衆国10541、ニューヨーク州、マホパック、グレゴア・ドライブ 407番地 (72)発明者ヒュン・ジョン・シンアメリカ合衆国10541、ニューヨーク州、マホパック、ウイリアムバーグ・ドライブ 504番地

Claims

【特許請求の範囲】

【請求項１】ａ．差動増幅器手段、ｂ．前記差動増幅器手段の出力に結合されたソース・フ
ォロワ手段、及びｃ．前記差動増幅器の昇圧電源を構築するための電圧ポ
ンプ回路手段を含む内部オンチップ電圧調整器回路の昇圧電源。
【請求項２】前記電圧調整器回路の設定時間を改善する
ために前記ソース・フォロワのゲートに結合され負電圧
スイングを制限するクランプ・ダイオード手段を更に含
む請求項１の内部オンチップ電圧調整器回路の昇圧電
源。
【請求項３】前記電圧ポンプ回路手段は前記電圧ポンプ
回路手段にパルスを供給するリング発振器手段を含む請
求項１の内部オンチップ電圧調整器回路の昇圧電源。
【請求項４】前記電圧ポンプ手段及びリング発振器手段
は静的電圧ポンプ及びリング発振器回路を含む請求項３
の内部オンチップ電圧調整器回路の昇圧電源。
【請求項５】前記電圧ポンプ手段及びリング発振器手段
は動的に制御された電圧ポンプ回路及びリング発振器回
路を含む請求項３の内部オンチップ電圧調整器回路の昇
圧電源。
【請求項６】前記動的に制御された電圧ポンプ及びリン
グ発振器回路は後続の差動増幅器からのフィードバック
で電圧制御される請求項５の内部オンチップ電圧調整器
回路の昇圧電源。
【請求項７】前記後続の差動増幅器手段はインバータを
介して前記ソース・フォロワ手段のゲートに結合される
請求項６の内部オンチップ電圧調整器回路の昇圧電源。
【請求項８】前記電圧ポンプ手段はｎ拡散ウェルへのｐ
拡散によって作られたpnダイオードを含む請求項１の内
部オンチップ電圧調整器回路の昇圧電源。
【請求項９】前記電圧ポンプ回路手段は前記差動増幅器
手段の電気的な負荷として結合される請求項１の内部オ
ンチップ電圧調整器回路の昇圧電源。
【請求項１０】前記回路はＣＭＯＳ技術によって作られ
る請求項１の内部オンチップ電圧調整器回路の昇圧電
源。
【請求項１１】前記回路はｎウェルＣＭＯＳ技術によっ
て作られる請求項１０の内部オンチップ電圧調整器回路
の昇圧電源。
【請求項１２】前記回路はＢｉＣＭＯＳ技術によって作
られる請求項１０の内部オンチップ電圧調整器回路の昇
圧電源。
【請求項１３】前記差動増幅器手段は相補形ｐチャネル
ＦＥＴデバイス及びｎチャネルＦＥＴデバイスを含む請
求項１の内部オンチップ電圧調整器回路の昇圧電源。
【請求項１４】前記電圧ポンプ回路手段の昇圧電源は前
記ｐチャネルＦＥＴデバイスのソースに結合される請求
項１３の内部オンチップ電圧調整器回路の昇圧電源。