KR20020007369A - 반도체 기억장치 - Google Patents

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가나이 쓰토무
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Abstract

MOS 트랜지스터의 채널상에 2종류의 절연막을 형성하고, 그 상부에, 당해 MOS 트랜지스터의 제어게이트를 기판으로서 이용한 종형의 다른 MOS 트랜지스터를 적층하므로써 반도체 기억장치를 구성한다. 이것에 의해, 우수한 재기록 내성을 가지며, 또, 랜덤 액세스 기능을 구비한 소형이며 고신뢰 대용량의 불휘발성 반도체 기억장치를 제공할 수 있다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
종래, 범용의 대용량 기억장치(대용량 메모리)로서, DRAM(Dynamic Random Access Memory)이 그 대용량성때문에 많이 사용되어 왔다. 그러나, DRAM에서는, 정보를 메모리셀 내의 커패시터에 축적하고, 그 축적전하에 의해 발생하는 미소신호를 검출 증폭할 필요가 있으므로, 동작이 불안정해지기 쉽다. 메모리칩 내에서 발생하는 여러 가지 노이즈나 α선 등의 자연계에서 들어오는 노이즈에 의한 오동작을 방지하기 위해, 신호량을 일정치 이상으로 확보할 필요가 있고, 그 때문에 커패시터의 용량을 작게 하는데에 한계가 있다. 따라서, 단지 현상(現狀) 이상으로 메모리셀을 축소하는 것만으로는, 대용량화를 달성할 수 없다. 그 때문에, 보다 작은 전하량으로 정보를 축적할 수 있는 메모리셀의 개발이 활발히 행해지고 있다.
그 예로서, 미국학회대회론문집「1997년 인터내셔널 일렉트론 디바이시즈 미팅 테크니컬 다이제스트(1997 International Electron Devices Meeting Technical Digest)」섹션 7.7.1의 제 179 페이지 ~ 제 182 페이지에 기재되어 있는 PLED(Planar Localised Electron Devices) 메모리셀이다.
PLED 메모리셀은, 부유게이트와, 메모리셀상에 적층한 종형(縱型) 트랜지스터를 구비하고 있는 점에 특징이 있고, 정보를 부유게이트에 축적하고, 제어를 종형 트랜지스터에서 행한다. 이러한 구조에 의해, 셀 자체에 신호의 증폭효과가 있는 게인셀 구조가 형성되어, 적은 전하량으로 정보를 유지할 수 있는 것 외, 2트랜지스터임에도 불구하고 작은 셀사이즈를 실현하고 있다. 그러나, 부유게이트상에 적층수가 많은 터널다층막을 설치할 필요가 있어, 그 제조에 많은 공정을 요하며, 비용이 높아지는 문제점이 있었다.
한편, 범용의 대용량 기억장치의 또 하나의 범주로서, 불휘발성 기억장치가 있고, 그 예로서, MNOS(Metal-Nitride-Oxide-Semiconductor)형 EEPROM(Electrically Erasable Programmable Read Only Memory)이 있다. 이 형태의 기억장치는, 불휘발성을 구비함과 동시에, 게인셀 구조가 형성되므로, 적은 전하량으로 정보를 유지할 수 있다. 그러나, 정보를 메모리셀에 기록하기 위해 높은 전압을 필요로 하고, 또 기록시간은 1㎳ 정도 지연되어, 고속 기억장치로서 사용할 수 없는 등, 절연막의 열화에 의해 재기록 가능회수가 10의 5승회에서 6승회 정도로 제한된다.
MNOS형을 개량한 MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor) 구조의 메모리셀 [예컨대 미국잡지「IEEE 트랜잭션 온 일렉트론 디바이시즈(IEEE Transaction on Electron Devices)」(1993년 11월) 제 40권 제 11호 제 2011 페이지 ~ 제 2017 페이지 참조]에서는, 10의 7승회의 재기록 내성을 실현하고 있다. 그러나, 이 MONOS형 EEPROM은, 랜덤 액세스 기능을 구비하기 위해, 1셀 2트랜지스터의 구성을 취하고 있어, 그 때문에 셀사이즈가 크고, 종래 이상의 대용량 기억장치를 실현하는 것은 곤란하다.
[발명의 개시]
본 발명의 목적은, 종래기술의 상기 문제점을 해결하고, 우수한 재기록 내성을 가지며, 또한, 랜덤 액세스 기능을 구비한 소형이며 고신뢰 대용량의 불휘발성 반도체 기억장치를 제공하는데 있다.
상술의 MNOS형 기억장치는, 정보를 축적하기 위해 산화실리콘층과 그 층상에 형성한 질화실리콘층을 가지고 있다. 정보를 축적하는 부분은, 질화실리콘층의 가운데 또는 양 층이 접하는 계면에 형성되는 축적노드이지만, 축적노드로의 캐리어의 주입 및 방출은, 오로지 메모리셀 트랜지스터의 채널에서 산화실리콘층을 통하여 행해진다. 그 때문에, 재기록 내성이 산화실리콘층의 내성으로 결정된다. 그러나, 산화실리콘층은, 캐리어의 주입 및 방출에 따른 고전계의 인가로 열화하기 쉬운 성질이 있어 메모리 내성이 그것에 의해 결정되게 된다. 또한, 산화실리콘층을 채널에 접하여 배치하는 것은, 산화실리콘층이 축적동작에서 필요로 하는 높은 장벽높이를 갖기 위해서이다.
이것에 대하여, 질화실리콘층은, 산화실리콘층 보다도 내성이 우수한 특성을 가지고 있다. 그러나, MNOS형 메모리에서는, 그러한 질화실리콘층의 특성을 이용하지 않는 구조로 되어 있다.
한편, 상술의 PLED형 기억장치에서는, 부유게이트로의 캐리어의 주입 및 방출이 터널 다층막에서 행해지고, 기록 소거의 제어가 메모리셀 트랜지스터의 위에형성한 종형(縱型) 트랜지스터의 제어게이트에 의해 행해진다. 즉, PLED형에서는, 메모리셀 트랜지스터의 채널측에서의 상방향으로의 캐리어의 주입 및 방출이 아니라, 그 상부의 층에서 하방향으로의 캐리어의 주입 및 방출이 채용되고 있다.
이 상부에서의 캐리어의 주입 및 방출을 MNOS형에 적용하면, 산화실리콘층 대신에 질화실리콘층을 캐리어의 주입 및 방출의 개재층으로서 이용할 수 있게 된다. 또한, 그 때문에 필요해지는 종형 트랜지스터는, 상기한 바와 같이, 메모리셀 트랜지스터에 적층한 구조가 되므로, 셀사이즈의 증가는 약간이 된다. 또한, 제어용의 트랜지스터를 구비하므로써, 랜덤 액세스 기능을 가질 수 있다.
본 발명은, 이러한 상부에서의 캐리어의 주입 및 방출을 불휘발성을 구비하고 있는 MNOS형에 적용하는 신규의 착상으로 이루어진 것이다. 즉, 상기 목적을 달성하기 위해 본 발명의 반도체 기억장치는, MOS(Metal Oxide Semiconductor) 트랜지스터의 채널상에 2종류의 절연막을 형성하고, 그 상부에, 당해 MOS 트랜지스터의 제어게이트를 기판으로 이용한 종형의 다른 MOS 트랜지스터를 적층하여 이루어지는 구조를 갖는 것을 특징으로 한다.
본 발명은, 반도체 기억장치, 특히 대규모 집적회로를 가지고 구성하는 경우에 적용하는 적합한 대용량 고속의 반도체 기억장치에 관한 것이다.
도 1은, 본 발명에 관한 반도체 기억장치의 제1 실시예를 설명하기 위한 메모리셀의 단면도,
도 2는, 제1 실시예를 설명하기 위한 메모리셀의 회로도,
도 3은, 제1 실시예의 동작을 설명하기 위한 동작 타이밍도,
도 4는, 제1 실시예의 동작원리를 설명하기 위한 에너지밴드도,
도 5는, 제1 실시예를 설명하기 위한 회로도,
도 6은, 제1 실시예를 설명하기 위한 상면도,
도 7은, 도 6의 AㆍA선에 의한 단면도,
도 8은, 도 6의 BㆍB선에 의한 단면도,
도 9는, 본 발명의 제2 실시예를 설명하기 위한 메모리셀의 단면도,
도 10은, 본 발명의 제3 실시예를 설명하기 위한 메모리셀의 단면도,
도 11은, 제3 실시예의 동작원리를 설명하기 위한 에너지밴드도이다.
[발명을 실시하기 위한 최선의 형태]
이하, 본 발명에 관한 반도체 기억장치를 도면을 이용한 몇 개의 실시예를 참조하여 더 상세히 설명한다. 또한, 도 1 ~ 도 10에서의 동일한 기호는, 동일물 또는 유사물을 표시하는 것으로 한다.
(실시예 1)
처음으로, 본 실시예의 반도체 기억장치의 메모리셀을 도 1을 이용하여 설명한다. 도 1에서, 1은, 메모리셀을 형성하는 MOS 트랜지스터, 2는, MOS 트랜지스터(1)에 적층하여 형성한 종형 MOS 트랜지스터, 3은, MOS 트랜지스터(1)의 Si기판, 4는, Si기판(3)의 상부에 형성한 소스가 되는 한쪽의 n+ 확산층, 5는, Si기판(3)의 상부에 형성한 드레인이 되는 다른 쪽의 n+ 확산층, 14는, MOS 트랜지스터(1)의 실리콘산화(SiO2)막으로 이루어지는 게이트 절연막, 13은, 게이트절연막(14)상에 퇴적한 질화실리콘(Si3N4)막으로 이루어지는 터널절연막, 11은, 터널절연막(13)상에 퇴적한 폴리실리콘으로 이루어지는 제어게이트, 16은, 제어게이트(11)상에 퇴적한 P형 또는 N형에 고(高)도프된 폴리실리콘으로 이루어지는 전극, 12는, 제어게이트(11)의 측면부에 형성한 실리콘산화(SiO2)막으로 이루어지는 절연막, 17은, 고(高)도프된 폴리실리콘으로 이루어지는 제어게이트를 나타낸다.
종형(縱型) MOS 트랜지스터(2)는, 제어게이트(11)가 기판, 절연막(12)이 게이트절연막, 전극(16)이 확산층이 되며, 이것들에 제어게이트(17)가 가해져 제어게이트(17)에 의해 온오프 제어되는 MOS 트랜지스터로 형성된다. 이하, 제어게이트(11)를 바꾸어 제어게이트/기판(11)이라 칭하는 것으로 한다.
제어게이트(17)에 전압을 인가하면 제어게이트/기판(11)과 절연막(12)의 계면에 반전층이 형성되고, 전극(16)과 터널절연막(13) 사이에 도전층이 형성된다. 터널절연막(13)에 고전계가 인가되면 전하가 제어게이트/기판(11)에서 터널절연막(13) 중에 터널하고, 즉, 종방향으로 채널전류가 흐르며, 전하는 터널절연막(13) 중의 전하 트랩 또는 게이트절연막(14)과 터널절연막(13)의 계면에 포착된다. 이 전하를 포착하는 전하 트랩 또는 계면이 축적노드를 형성한다. 도 1에서, 15는, 이 축적노드(SN)를 나타낸다.
이와 같이, 본 발명에서는, 종래의 MNOS 메모리 등의 불휘발성 메모리와 같이 전하를 MOS 트랜지스터(1)의 채널에서 주입하는 일이 없으므로, 게이트절연막(14)의 열화가 적어지고, 종래 보다도 신뢰성이 높은 불휘발성 메모리를 실현할 수 있다.
또한, 제어게이트(17)는, 제어게이트/기판(11)뿐만 아니라 축적노드(15)에도 정전적으로 결합하고 있으므로, 제어게이트(17)에 적당한 전압을 인가하므로써 MOS 트랜지스터(1)의 도통상태도 제어된다.
이상의 메모리셀을 어레이화하여 랜덤 액세스 기능을 갖는 반도체 기억장치를 구성한다. 그 경우, 전극(16)을 기록데이터선(DL), 제어게이트(17)를 워드선(WL), 드레인(5)을 판독데이터선(SL)으로 이용한다.
반도체 기억장치를 구성하는 이러한 메모리셀을 등가회로 나타내면 도 2와 같이 된다. 이하, 메모리셀의 소거, 기록 및 판독동작을 MOS 트랜지스터(1, 2)가 채널형인 경우에 대하여 도 3에 따라 설명한다.
(1) 데이터 소거
소거시(T1)에, 워드선(WL)으로의 전압 및 MOS 트랜지스터(1)의 판독데이터선(SL)으로의 전압을 0으로 유지한 상태에서 기록데이터선(DL)에 부전압(-Vpp)을 인가한다. 소스(4)는, 접지된다. Si기판(3)에서 제어게이트/기판(11) 및 데이터선(DL)에 이르는 경로의 에너지밴드도가 도 4와 같이 나타난다. 소거시(T1)에는, 제어게이트/기판(11)에서 SiO2-Si3N4계면을 향해 전도대(CB)의 전자(e)가 흐르고, 역방향으로 정공(h)이 가전자대(VB)를 향해 흐르며, 축적노드(15)는 부(負)로 대전(帶電)하여 '0'상태로 된다.
(2) 데이터 기록
기록시(T2)에, 워드선(WL)에 MOS 트랜지스터(2)의 문턱치전압보다 높은 전압(Vww)을 인가하고, 판독데이터선(SL)으로의 전압을 0으로 유지한 상태에서 기록데이터선(DL)에 정전압(Vpp)을 인가한다. 기록시(T2)에는, 데이터 소거시와 역방향으로 전자(e) 및 정공(h)의 터널이 발생하고, 축적노드(15)는 정(正)으로 대전하여 '1'상태로 된다.
(3) 데이터 판독
판독시(T3)에, 기록데이터선(DL)의 전압을 0으로 유지한 상태에서 워드선(WL)에 MOS 트랜지스터(1)의 문턱치전압 근방의 전압(VwR), 판독데이터선(SL)에 정전압(VDR)을 인가한다. 축적노드(15)가 '0'으로 소거된 상태일 때는, 부(負)의 전하가 축적되어 있으므로 MOS 트랜지스터(1)의 문턱치전압은 높고, 판독데이터선(SL)에는 전류가 흐르지 않는다. 한편, 축적노드(15)가 '1'로 기록된 상태일 때는, 정(正)의 전하가 축적되어 있으므로 MOS 트랜지스터(1)의 문턱치전압은 낮고, 판독데이터선(SL)에 전류(IDR)가 흐르며, 노드(15)에 축적된 데이터를 판독할 수 있다. 이와 같이, 제어게이트(17)에 문턱치전압 근방의 전압을 인가하므로써 MOS 트랜지스터(1)의 도통상태를 제어하고, 판독동작을 행한다.
상기 메모리셀을 어레이화하고, 집적회로로서 구성한 본 실시예의 반도체 기억장치를 다음에 설명한다. 도 5는, 어레이 중에서 4개의 메모리셀을 추출하여 나타낸 회로도이다. 2개의 워드선(WL0, WL1)과, 이것에 교차하는 2개의 기록데이터선(DL0, DL1)과 2개의 판독데이터선(SL0, SL1)으로 매트릭스가 형성된다.
도 6은, 상기 4개의 메모리셀 부분의 장치의 평면도이다. 중앙에 종(縱)으로 뻗은 소스선의 좌측에 판독데이터선(SL0)이, 우측에 판독데이터선(SL1)이 배치되고, 소스선 및 판독데이터선(SL0)의 사이에서 워드선(WL0, WL1)에 장방형으로 연 부분, 및 소스선 및 판독데이터선(SL1)의 사이에서 워드선(WL0, WL1)에 장방형으로 연 부분을 포함하여 각각 메모리셀이 형성된다. 또한, 도 6에 나타낸 장방형은, 축적노드(SN)에 상당하는 부분을 나타내고 있다.
도 6의 AㆍA선 절단선에 의한 장치의 단면을 도 7에, 도 6의 BㆍB선 절단선에 의한 장치의 단면을 도 8에 나타낸다. 도 7은, 워드선(WL) 방향에 인접하는 2개의 메모리셀을 절단한 단면도, 도 8은, 기록데이터선(DL) 방향에 1셀을 절단한 단면도이다. 판독데이터선(SL)은, P형 실리콘기판 중의 n+ 확산층을 이용하고, 워드선(WL)과 기록데이터선(DL)은, 도프한 폴리실리콘 또는 금속을 이용한다. 워드선(WL)은, 기록데이터선(DL)의 상부를 동데이터선과 직교하고, 기록데이터선(DL)의 간극(間隙)에서는 터널절연막(13)상의 제어게이트/기판(11)의 측면을 절연막(12)을 통하여 뻗어가는 형태가 되고, 제어게이트/기판(11)은, 종형(縱型) MOS 트랜지스터(2)의 기판으로서 작용한다. 절연막(12) 및 워드선(WL)이 동(同)트랜지스터의 각각 게이트 절연막, 제어게이트로서 작용한다.
이와 같이, 본 실시예는, 1셀당 2트랜지스터의 구성을 취하고 있음에도 불구하고, 종형 트랜지스터(2)가 축적노드(15)상에 축적되어 있으므로 고밀도 대용량 기억장치를 실현할 수 있다.
(실시예 2)
도 9는, 게이트 절연막(14)과 터널절연막(13) 사이에 폴리실리콘으로 이루어지는 도체층(51)을 삽입하여 형성한 제2 실시예의 메모리셀 단면도이다. 제1 실시예에서는, 트랜지스터(2)의 채널이 절연막(12)의 SiO2계면에 따라 형성되므로, 전하는 트랜지스터(1) 좌우의 소스와 드레인 근방에 많이 주입된다.
제2 실시예에서는, 기록데이터선(16)에서 트랜지스터(2)의 채널을 통하여, 전하를 SiO2막-Si3N4막 사이에 삽입한 도체층(51)에 기판(3)에 대하여 수직방향으로 주입하므로써, 도체층(51) 내에 전하를 축적한다. 층(51)이 도체이므로, 주입된 전하가 도체층(51)에 균일하게 분포하고, 또 워드선에 전압이 인가된 경우도 등전위가 된다. 이 때문에, 채널길이를 길게 하는 경우, 트랜지스터(1)를 효과적으로 온오프 제어하는 것이 가능해진다. 본 실시예의 경우도, 터널절연막(13)의 장벽높이는, 게이트 절연막(14) 보다도 낮은 것이 바람직하다.
또한, 도체층(51)은, 폴리실리콘과 같은 반도체 이외에, 텅스텐, 티탄 등의 금속을 이용할 수 있다.
또한, 도체층(51)은, 2종의 절연막으로 끼인 구조 대신에, 동일 절연막으로 피복된 부유게이트로 구성하는 것도 가능하다. 이 경우도, 주입된 전하가 부유게이트에 균일하게 분포하여, 동일한 효과를 얻을 수 있다. 부유게이트는, 폴리실리콘 이외에, 텅스텐, 티탄 등의 금속을 이용할 수 있다.
(실시예 3)
저전압에서의 고속기록을 실현하기 위해서는 터널절연막(13)의 장벽높이를낮게 하는 것이 하나의 유효한 수단이다. 한편, 현재의 실리콘 반도체 프로세스에서 용이하게 이용할 수 있는 절연재료는, 실리콘산화막과 질화막이며, 장벽높이를 임의로 설정할 수 없지만, 절연막에 중간층을 설치하여 양자우물구조를 도입하므로써 낮은 장벽을 만드는 것이 가능해진다.
도 10에 나타낸 본 실시예는, 이러한 관점에서 구성한 것이므로, 터널절연막(13)을 실리콘질화막(82)-실리콘층(81)-실리콘질화막(82)의 3층구조로 하였다. 실리콘층(81)의 두께를 1 ~ 2㎚로 설정한 경우의 에너지밴드는, 도 11에 나타내는 바와 같이, 저전계 인가시 및 고전계 인가시에 있어서, 실리콘의 전도대 에지가 약 1 eV 상승하고, 상기 3층구조의 막을 낮은 터널장벽으로서 기능시킬 수 있다. 이상에 의해, 기억장치를 고속화하는 것이 가능해진다.
본 발명에 의하면, 축적노드로의 전하의 주입, 방출을 제어게이트측에서 행하므로, 산화막의 열화를 억제할 수 있고, 우수한 재기록 내성을 가짐과 동시에, 고속의 기록속도를 얻을 수 있다. 또, 적층에 의한 간단한 구조의 제어용 MOS 트랜지스터를 가지므로, 메모리셀의 크기가 1셀 1트랜지스터형에 가까워져, 랜덤 액세스 기능을 구비하고, 또, 대용량이며 저렴한 불휘발성의 반도체 기억장치를 실현할 수 있다.
본 발명에 관한 반도체 기억장치는, 고속 대용량의 메모리를 필요로 하는 각종의 정보기기, 민생기기, 통신기기, 산업기기 등에 폭넓게 이용 가능하다.

Claims (5)

  1. 반도체기판상에 형성한 제1 MOS(Metal Oxide Semiconductor) 트랜지스터의 채널상에 제1 절연막과, 제2 절연막과, 워드선에 의해 제어되어 종방향으로 채널전류가 흐르는 제2 MOS 트랜지스터와, 기록데이터선 전극을 순서대로 적층하여, 기록데이터선에서 제2 트랜지스터의 채널을 통하여 전하를 제2 절연막 중에 주입하고, 그 전하를 제2 절연막 중의 전하 트랩 또는 제1 절연막과 제2 절연막의 계면 중 어느 하나로 이루어지는 축적노드에 전하를 축적하므로써 정보를 유지하여, 제1 트랜지스터의 문턱치전압의 변화에 의한 전류의 변화에 의해 정보를 검출하는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1항에 있어서,
    제2 절연막 중에 도체막이 존재하는 것을 특징으로 하는 반도체 기억장치.
  3. 반도체기판상에 형성한 제1 MOS(Metal Oxide Semiconductor) 트랜지스터의 채널상에 제1 절연막과, 도체층과, 제2 절연막과, 워드선에 의해 제어되어 종방향으로 채널전류가 흐르는 제2 MOS 트랜지스터와, 기록데이터선 전극을 순서대로 적층하여, 기록데이터선에서 제2 트랜지스터의 채널을 통하여 전하를 상기 도전층에 상기 반도체기판에 대하여 수직방향으로 주입하고, 도체층에 전하를 축적하므로써 정보를 유지하여, 제1 트랜지스터의 문턱치전압의 변화에 의한 전류의 변화에 의해정보를 검출하는 것을 특징으로 하는 반도체 기억장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    제2 절연막의 장벽높이가 제1 절연막의 장벽높이보다 낮은 것을 특징으로 하는 반도체 기억장치.
  5. 반도체기판상에 형성한 제1 MOS(Metal Oxide Semiconductor) 트랜지스터의 채널상에 절연막으로 피복된 부유게이트와, 워드선에 의해 제어되어 종방향으로 채널전류가 흐르는 제2 MOS 트랜지스터와, 기록데이터선 전극을 순서대로 적층하여, 기록데이터선에서 제2 트랜지스터의 채널을 통하여 전하를 상기 부유게이트에 상기 반도체기판에 대하여 수직방향으로 주입하고, 도체층에 전하를 축적하므로써 정보를 유지하여, 제1 트랜지스터의 문턱치전압의 변화에 의한 전류의 변화에 의해 정보를 검출하는 것을 특징으로 하는 반도체 기억장치.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7098107B2 (en) * 2001-11-19 2006-08-29 Saifun Semiconductor Ltd. Protective layer in memory device and method therefor
US6996009B2 (en) * 2002-06-21 2006-02-07 Micron Technology, Inc. NOR flash memory cell with high storage density
US7193893B2 (en) * 2002-06-21 2007-03-20 Micron Technology, Inc. Write once read only memory employing floating gates
US6804136B2 (en) * 2002-06-21 2004-10-12 Micron Technology, Inc. Write once read only memory employing charge trapping in insulators
US6888739B2 (en) * 2002-06-21 2005-05-03 Micron Technology Inc. Nanocrystal write once read only memory for archival storage
US7154140B2 (en) * 2002-06-21 2006-12-26 Micron Technology, Inc. Write once read only memory with large work function floating gates
US7221586B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US7847344B2 (en) 2002-07-08 2010-12-07 Micron Technology, Inc. Memory utilizing oxide-nitride nanolaminates
US7221017B2 (en) * 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide-conductor nanolaminates
US6914289B2 (en) * 2002-08-15 2005-07-05 Intel Corporation Hourglass ram
TW578271B (en) * 2002-12-18 2004-03-01 Ememory Technology Inc Fabrication method for flash memory having single poly and two same channel type transistors
US6987689B2 (en) * 2003-08-20 2006-01-17 International Business Machines Corporation Non-volatile multi-stable memory device and methods of making and using the same
US7102191B2 (en) * 2004-03-24 2006-09-05 Micron Technologies, Inc. Memory device with high dielectric constant gate dielectrics and metal floating gates
KR100696766B1 (ko) * 2004-12-29 2007-03-19 주식회사 하이닉스반도체 차지 트랩 인슐레이터 메모리 장치
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US8110469B2 (en) * 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
US7567458B2 (en) * 2005-09-26 2009-07-28 Silicon Storage Technology, Inc. Flash memory array having control/decode circuitry for disabling top gates of defective memory cells
US7709402B2 (en) * 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
KR100772935B1 (ko) * 2006-08-07 2007-11-02 삼성전자주식회사 트랜지스터 및 그 제조 방법
US8546876B2 (en) * 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7969776B2 (en) 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8975680B2 (en) 2011-02-17 2015-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method manufacturing semiconductor memory device
JP5677254B2 (ja) * 2011-09-26 2015-02-25 株式会社東芝 半導体装置
JP6100559B2 (ja) 2012-03-05 2017-03-22 株式会社半導体エネルギー研究所 半導体記憶装置
WO2020139846A1 (en) * 2018-12-26 2020-07-02 Micron Technology, Inc. Memory device having shared read/write access line for 2-transistor vertical memory cel
WO2020139847A1 (en) * 2018-12-26 2020-07-02 Micron Technology, Inc. Memory device having shared read/write data line for 2-transistor vertical memory cell

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5955071A (ja) * 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置
JP2943227B2 (ja) * 1990-03-30 1999-08-30 日産自動車株式会社 半導体記憶装置およびその製造方法
JP3146522B2 (ja) * 1991-05-28 2001-03-19 日本電気株式会社 不揮発性半導体記憶装置
JP3429941B2 (ja) * 1996-02-05 2003-07-28 株式会社日立製作所 半導体記憶装置とその製造方法
US5930631A (en) * 1996-07-19 1999-07-27 Mosel Vitelic Inc. Method of making double-poly MONOS flash EEPROM cell
US5851881A (en) * 1997-10-06 1998-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making monos flash memory for multi-level logic
US6215148B1 (en) * 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling

Also Published As

Publication number Publication date
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US6504755B1 (en) 2003-01-07
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TW451428B (en) 2001-08-21
WO2000070675A1 (fr) 2000-11-23

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