KR100723418B1 - 실리콘 나노 와이어, 실리콘 나노 와이어를 포함하는반도체 소자 및 실리콘 나노 와이어 제조 방법 - Google Patents

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Abstract

본 발명은 실리콘 나노 와이어, 실리콘 나노 와이어를 포함하는 반도체 소자 및 실리콘 나노 와이어의 제조 방법에 관한 것이다. (가) 실리콘 기판 표면에 규칙적으로 형성된 다수의 마이크로 캐버티 형태를 포함하는 마세 굴곡을 형성시키는 단계; (나) 상기 기판 상에 나노 와이어 형성을 위한 촉매 작용을 하는 물질을 증착하여 금속층을 형성시키는 단계; (다) 상기 금속층을 가열함으로써, 상기 기판 표면의 미세 굴곡 내에 상기 금속층을 덩어리화하여 촉매를 형성시키는 단계; 및 (라) 상기 촉매와 상기 기판 사이에 나노 와이어를 성장시키는 단계;를 포함하는 실리콘 나노 와이어 제조 방법과 이에 의해 제조된 실리콘 나노 와이어 및 실리콘 나노 와이어를 포함하는 반도체 소자를 제공한다.

Description

실리콘 나노 와이어, 실리콘 나노 와이어를 포함하는 반도체 소자 및 실리콘 나노 와이어 제조 방법{Silicon nano wire, Semicondutor device comprising silicon nano wire and manufacturing method of silicon nano wire}
도 1a 내지 도 1d는 종래 기술에 의한 나노 와이어 제조 방법을 나타낸 도면이다.
도 2는 본 발명에 의한 반도체 기판 상에 형성된 실리콘 나노 와이어의 구조를 나타낸 도면이다.
도 3a 내지 도 3d는 본 발명에 의한 나노 와이어 제조 방법을 나타낸 도면이다.
도 3e는 상기 도 3a 내지 도 3d에서 제조한 나노 와이어의 직경을 조절하기 위한 산화 공정을 더 실시한 예를 나타낸 도면이다.
도 4a 내지 도 4d는 본 발명에 의한 p-n 접합 구조를 포함하는 나노 와이어 제조 방법을 나타낸 도면이다.
도 5는 상기 도 4a 내지 도 4d에 의해 제조한 p-n 접합 구조의 나노 와이어를포함하는 반도체 소자의 구조를 나타낸 도면이다.
도 6a 내지 도 6d는 도 3a에 나타낸 바와 같은 미세 표면 구조가 조절된 기판을 제조하여 그 표면에 대해 측정한 AFM 이미지이다.
도 6e는 상기 도 6d에 나타낸 시편의 표면 조도를 측정한 그래프이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 21, 31, 51... 기판 12, 32, 43... 금속층
13, 23, 33, 44, 54... 촉매 14, 22, 34, ... 나노 와이어
35... 산화층 41... 제 1도핑층
42... 제 2도핑층 41', 52... 제 1형 와이어
42', 53... 제 2형 와이어 55... 중간층
56... 제 1전극 57... 제 2전극
본 발명은 실리콘 나노 와이어, 실리콘 나노 와이어를 포함하는 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 실리콘 나노 와이어를 형성하는 경우 나노 와이어 형성을 위한 핵생성(nucleation) 영역의 크기 및 그 분포를 정밀하게 제어한 p-n 접합 구조를 포함하는 나노 와이어 및 그 제조 방법에 관한 것이다.
나노 와이어는 현재 나노 기술 분야에서 널리 연구되고 있으며, 현재 레이저와 같은 광소자, 트랜지스터 및 메모리 소자 등 다양한 분야에 널리 응용되고 있는 차세대 기술이다. 현재 나노 와이어에 사용되는 재료는 실리콘, 아연 산화물과 발광반도체인 갈륨질화물 등이 있다. 현재 나노 와이어 제조 공정 기술은 나노 와이 어의 길이 및 폭을 조절할 수 있는 수준까지 발전했다.
종래 나노 발광 소자의 경우 퀀텀 도트 또는 퀀텀 도트를 이용한 나노 발광 소자가 사용되었다. 퀀텀 도트를 사용한 유기 EL의 경우 Radiative recombination 효율은 매우 높으나 캐리어 주입 효율이 매우 낮은 단점이 있다. 퀀텀 웰을 이용한 GaN LED의 경우 Radiative recombination 효율 및 캐리어 주입 효율이 비교적 높으나, 통상적으로 사용하는 사파이어 기판과의 결정 구조의 차이에 의한 결함이 발생하여 대면적으로 생산하기 매우 어려우며 제조 비용도 비교적 고가인 단점이 있다. 그러나, 나노 와이어를 이용한 나노 발광 소자의 경우 Radiative recombination 효율이 매우 높고 캐리어 주입 효율이 비교적 높다. 또한, 그 제조 공정이 간단하며 기판과 거의 동일한 결정 구조를 지니도록 형성할 수 있어 대면적으로 형성시키기 용이한 장점이 있다.
도 1a 내지 도 1d는 종래 기술에 의한 나노 와이어 제조 방법인 Vapor-Liquid-Solid(VLS) 방법을 나타낸 도면이다.
도 1a를 참조하면, 먼저 기판(11)을 마련한다. 기판(11)은 널리 사용되는 실리콘 기판을 이용한다.
그리고 나서 도 1b를 참조하면, 기판(11) 상에 Au와 같은 금속을 도포하여 금속층(12)을 형성시킨다.
다음으로 도 1c를 참조하면, 섭씨 약 500도에서 열처리 공정을 실시하면 금속층(12)의 물질이 덩어리화(agglomeration)가 진행되어 촉매(13)를 형성한다. 이때 형성된 촉매(13)는 각각 그 크기가 일정하지 않으며 랜덤한 크기를 지니게 된 다.
상술한 바와 같이 촉매(13)를 형성시킨 다음, 도 1d에 나타낸 바와 같이 촉매(13)를 핵생성 위치로 하여 나노 와이어(14)를 형성시킨다. 여기서, 나노 와이어(14)는 상기 촉매(13)에 실리콘 수소 화합물인 실렌(SiH4) 등을 공급하여 공정 온도에서 실렌의 Si 원소를 촉매(13) 위치에서 핵생성을 유도하여 형성시킨 것이다. 계속적으로 실렌을 공급하게되면, 도 1d에 나타낸 바와 같이 촉매(13) 하부에서 지속적으로 나노 와이어가 성장할 수 있게 된다.
상술한 바와 같이 나노 와이어는 실렌과 같은 원료 가스의 공급량을 적절히 조절함으로써 원하는 길이로 용이하게 형성할 수 있다. 그러나, 나노 와이어는 촉매(13)의 직경 및 그 분포에 제한되어 성장시킬 수 있으므로 정확한 두께 및 그 분포를 조절하기 어려운 문제점이 있다. 또한, 이와 같은 나노 와이어 도핑은 공급 가스와 혼합하여 도핑 물질을 넣어줌으로써 가능하지만 p-n 접합 구조로는 형성할 수 없는 문제가 있다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위한 것으로, 실리콘 나노 와이어의 직경 및 분포를 조절하여 성장시켜 결과적으로 정밀한 크기 및 분포가 조절된 p-n 접합 구조를 포함하는 실리콘 나노 와이어, 실리콘 나노 와이어를 포함하는 반도체 소자 및 실리콘 나노 와이어 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에서는 상기 목적을 달성하기 위하여,
(가) 실리콘 기판 표면에 규칙적으로 형성된 다수의 마이크로 캐버티 형태를 포함하는 미세 굴곡을 형성시키고, 상기 기판 내에 제 1형 도펀트로 도핑된 제 1도핑 영역 및 상기 제 1도핑 영역 및 상기 기판 표면 사이에 제 2형 도펀트로 도핑된 제 2도핑 영역을 형성시키는 단계;
(나) 상기 기판 상에 나노 와이어 형성을 위한 촉매 작용을 하는 물질을 증착하여 금속층을 형성시키는 단계;
(다) 상기 금속층을 가열함으로써, 상기 기판 표면의 미세 굴곡 내에 상기 금속층을 덩어리화 하여 촉매를 형성시키는 단계; 및
(라) 열처리에 의하여 상기 촉매와 상기 기판 사이에 나노 와이어를 성장시키는 단계;를 포함하는 실리콘 나노 와이어 제조 방법을 제공한다.
본 발명에 있어서, 상기 (가) 단계는,
상기 기판 표면을 산화시켜 실리콘 산화층을 형성시켜 미세 굴곡 구조를 형성하는 단계; 및
상기 실리콘 산화층을 제거하여 상기 미세 굴곡 구조를 노출시키는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 (나) 단계의 상기 금속층은 전이 금속 중 적어도 어느 하나를 도포하여 형성하는 것을 특징으로 한다.
본 발명에 있어서, 상기 금속층은 Au, Ni, Ti 또는 Fe 중 적어도 어느 하나의 물질을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 (라) 단계는 공정 온도 및 분위기 압력을 조절하여 상기 촉매와 상기 기판 사이에 나노 와이어를 형성시키는 것을 특징으로 한다.
본 발명에 있어서, 상기 (라) 단계의 상기 열처리는 상기 촉매 및 상기 기판의 공융(eutectic) 온도 이상의 온도 범위에서 실시하는 것을 특징으로 한다.
본 발명에 있어서, 상기 나노 와이어를 형성한 뒤, 산화 공정을 실시하여 상기 나노 와이어 측부에 산화층을 형성시키는 공정을 더 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제 1형 도펀트는 p형 도펀트이며, 상기 제 2도펀트는 n형 도펀트인 것을 특징으로 한다.
본 발명에 있어서, 상기 제 1형 도펀트는 n형 도펀트이며, 상기 제 2형 도펀트는 p형 도펀트인 것을 특징으로 한다.
본 발명에 있어서, 상기 (라) 단계는,
상기 나노 와이어를 성장시키면서, 상기 나노 와이어에 제 1형 도핑 영역 및 제 2형 도핑 영역이 접합된 p-n 접합 구조로 형성시키는 것을 특징으로 한다.
또한, 본 발명에서는,
표면의 일부 영역에 다수의 마이크로 캐버티 형태를 포함하는 미세 굴곡 구조를 지닌 반도체 기판;
상기 미세 굴곡 구조 내에서 상기 기판의 상방으로 형성되며, 제 1도핑 영역 및 제 2도핑 영역이 형성되어 p-n 접합 구조를 지닌 나노 와이어;
상기 나노 와이어의 단부에 형성된 금속 촉매;를 포함하는 반도체 소자를 제 공한다.
본 발명에 있어서, 상기 마이크로 캐버티 형태를 포함하는 미세 굴곡은 상기 기판 표면에 규칙적인 배열 및 분포를 지니고 형성된 것을 특징으로 한다.
본 발명에 있어서, 상기 나노 와이어의 측부에 형성된 산화층;을 더 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 각각의 미세 굴곡 구조로부터 수직 방향으로 형성된 나노 와이어들 사이에 형성된 포토레지스트층을 더 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 금속 촉매는 전이 금속 중 적어도 어느 하나의 물질을 포함하며, 구체적으로 Au, Ni, Ti 또는 Fe 등을 사용할 수 있다.
본 발명에 있어서, 상기 반도체 기판의 상기 나노 와이어가 형성되지 않은 영역에 형성된 제 1전극 및 상기 나노 와이어 상부에 형성된 제 2전극을 포함하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명에 의한 실리콘 나노 와이어, 실리콘 나노 와이어를 포함하는 반도체 소자 및 그 제조 방법에 대해 상세히 설명하기로 한다. 다만, 본 발명의 설명을 위하여 도면에서는 그 길이 및 크기를 과장되게 도시하였음을 명심하여야 한다.
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먼저, p-n 접합 구조를 포함하는 실리콘 나노 와이어를 형성하기 위해 전단 계로 나노 와이어의 구조 및 그 제조 방법에 대해 설명하기로 한다. 도 2는 본 발명에 의한 반도체 기판 상에 형성된 나노 와이어의 구조를 나타낸 도면이다. 도 2를 참조하면, 기판(21) 표면에는 다수의 마이크로 캐비티(micro cavity) 형태를 포함하는 미세 굴곡이 형성되어 있다. 그리고, 각각의 미세 굴곡 내에는 수직 방향으로 성장된 나노 와이어(22)를 포함하고 있으며, 각 나노 와이어(22)의 단부에는 촉매(23)가 형성되어 있다. 여기서, 기판(31) 표면에 형성된 미세 굴곡의 폭은 원하는 크기로 형성된 것이며, 미세 굴곡의 크기 및 그 분포에 따라 기판(21) 상에 형성된 나노 와이어(22)의 크기 및 분포가 결정된다. 기판(31) 표면에 마이크로 캐비티 형태를 포함하는 미세 굴곡을 형성시키는 방법은 후술할 제조 공정에서 상세히 설명하고자 한다.
도 3a 내지 도 3d는 본 발명에 의한 나노 와이어 제조 방법을 나타낸 도면이다.
도 3a를 참조하면, 먼저 다수의 마이크로 캐비티 형태를 포함하는 미세 굴곡을 그 표면에 포함하는 기판(31)을 마련한다. 상기 기판(31)에는 d의 폭을 지닌 다수의 미세 굴곡이 형성되어 있다. 이와 같은 마이크로 캐비티 형태를 포함하는 미세 굴곡의 형성 공정을 설명하면 다음과 같다.
먼저, 실리콘 기판(31)의 마이크로 캐버티 형태의 미세 굴곡이 형성될 면에 건식 산화 공정을 실시하여 실리콘 기판 표면에 실리콘 산화층(SiO2)(미도시)을 형성시킨다. 여기서 산화 공정은 산소(O2) 및 염소(Cl2) 가스 분위기하에서 건식 산화 공정에 의해 행해지며, 공정 챔버 내의 압력을 조절하기 위하여 질소(N2)를 더 부가할 수 있다. 이 때의 공정 온도는 약 1150℃정도의 고온이며, 장시간(수 내지 수십 시간)에 행해진다. 또한, 습식 산화 공정에 의해 이루어질 수도 있다. 공정 챔버 내의 압력은, 산소(O2) 및 질소(N2)에 의해 정해지며, 염소(Cl2) 가스는 산소(O2) 가스에 비해 작은 비율로 포함될 수 있다.
여기서, 염소(Cl2)가스는 건식 산화 공정 동안 산화율을 증가시킨다. 즉, 염소 가스는 실리콘 산화층과 기판(31)에 해당하는 실리콘층의 계면에서 반응(reaction)이나 산화체(oxidant)의 확산을 촉진시킨다. 또한, 상기 염소 가스는 산화층에 나트륨의 오염을 트래핑(trapping) 및 중화(neutralization)시키며, 실리콘 층으로부터 금속성 불순물(metallic impurities) 및 적층 단층(stacking faults)을 제거(gettering)한다. 임계 농도(threshold concentration)를 넘어선 염소의 존재는, 가스상태의 산화 산출물(gaseous oxidation products)의 축적에 기인하여 산화층과 실리콘층 사이의 부가적인 상(additional phases)의 형성(formation)을 이끌고, 이에 의해 산화층과 실리콘층의 계면(SiO2/Si)을 보다 거칠게 한다.
따라서, 상기와 같은 염소는 상기 기판(31)의 실리콘 산화층과 실리콘층 사이의 계면을 보다 거칠게 형성되도록 하여 보다 확실한 미세 결함 굴곡을 얻을 수 있도록 하며, 양질의 실리콘 산화층의 형성을 가능하게 한다. 그 뒤, 상기 기판(31) 표면의 실리콘 산화층을 식각 공정에 의해 제거하면 도 3a에 나타낸 바와 같이 마이크로 캐버티 형태를 포함하는 미세 결함 굴곡 구조를 얻을 수 있다.
도 6a 내지 도 6d에서는 투입된 염소 가스의 양에 따른 그 표면에 대한 AFM 이미지이다. 도 6a 내지 도 6d는 각각 염소를 공정 챔버 내에 0sccm, 80sccm, 160sccm 및 240sccm의 유량으로 투입한 것으로, 염소의 투입량이 증가할수록 그 표면 거칠기가 증가하여 미세 굴곡의 폭(d)이 점차 증가하는 것을 알 수 있다.
도 6e는 염소 가스를 240sccm의 유량으로 투입한 뒤, 그 단면에 대한 표면 조도를 측정한 그래프이다. 중앙 영역과 좌우 측면이 왜곡되게 표현되었으나, 비교적 규칙적인 간격을 지닌 수 nm의 조도를 가진 미세 굴곡 표면이 얻어짐을 확인할 수 있다. 즉, 수 nm의 간격을 지닌 미세 굴곡이 수백 nm의 간격을 가진 마이크로 캐버티 구조를 지니게 됨을 알 수 있다.
상술한 바와 같이 기판(31) 상에 규칙적인 배열을 지닌 마이크로 캐버티 형태를 지닌 미세 굴곡을 형성시킨 다음, 도 3b에 나타낸 바와 같이 기판(31) 상부에 금속층(32)을 형성시킨다. 이때, 금속층(32)은 이후에 성장시킬 나노 와이어의 형성을 위한 촉매 역할을 할 수 있는 재료를 사용하며, Au, Ni, Ti, Fe 등의 전이 금속을 사용할 수 있다. 이때, 금속층(32)은 nm 사이즈로 얇게 형성되며, 그 하부의 기판(31)의 표면 형상에 따라 금속층(32) 또한 비교적 규칙적인 배열을 지닌 마이크로 캐버티를 포함하는 미세 굴곡 형태로 형성된다.
다음으로, 도 3c에 나타낸 바와 같이 금속층(32)에 열을 가하여, 금속층(32)의 덩어리화(agglomeration)를 유도한다. 이때의 가열 온도는 종래 기술에서 설명한 바와 같이 섭씨 약 500도 내외로 유지하면 충분하며, 열처리에 의하여 금속층(32) 물질은 기판(31) 표면의 미세 굴곡 내에서 덩어리화 되어 나노 크기의 촉매 (33) 구조를 형성하게 된다. 즉, 초기에 기판(31) 표면에 형성시켰던 미세 굴곡은 물질층(32)이 덩어리화 하여 형성하는 촉매(33)의 위치 및 크기를 제어하기 위한 것으로, 이를 통하여 촉매(33)의 형성 영역이 한정되며, 미세 굴곡의 크기에 따라 촉매(33)의 크기도 제어할 수 있다.
다음으로, 도 3d에 나타낸 바와 같이, 촉매(33)를 핵생성 위치로 하여 나노 와이어(34)를 형성시킨다. 여기서, 나노 와이어(34)는 기판(31)의 미세 굴곡 내에 형성된 촉매(33)에 공융 온도(Eutectic Temperature, Au의 경우 섭씨 약 363도) 이상의 온도에서 기판(31)의 Si 원소를 촉매(33) 위치에서 핵생성을 유도하여 형성시킨 것이다. 이때, 온도, 분위기 압력 및 시간을 적절히 조절하면 나노 와이어(34)의 길이를 원하는 길이만큼 성장시킬 수 있다. 예를 들어 온도 범위는 섭씨 500도 내지 1100도 이며, 압력 범위는 100 Torr 내지 상압 범위에서 조절 가능하다.
결과적으로, 기판(31) 표면에 원하는 크기를 지닌 마이크로 캐버티 형태의 미세 굴곡을 형성시킴으로써 나노 와이어(34)의 두께를 제어할 수 있으며, 비교적 균질한 폭으로 성장시킬 수 있다.
그리고, 도 3e를 참조하면, 나노 와이어(34)의 폭을 조절하기 위하여, 부가적으로 산화 공정을 더 실시할 수 있다. 즉, 나노 와이어(34)를 형성시킨 후, 산화 공정을 실시하면, 특히 나노 와이어(34)의 측부에 실리콘 산화층(35)의 형성이 촉진되어 나노 와이어(34)의 두께를 조절할 수 있다.
다음으로, 상기 도 3a 내지 도 3e에 설명한 나노 와이어 제조 공정을 응용한 본 발명에 의한 실리콘 나노 와이어를 포함하는 반도체 소자의 제조 공정에 대해 도 4a 내지 도 4d를 참조하여 설명하고자 한다.
도 4a를 참조하면, 마이크로 캐버티 형태를 포함하는 미세 굴곡이 그 표면에 형성된 기판에 먼저 제 1도핑층(41)을 형성시키고, 그 상부에 제 2도핑층(42)을 형성시킨다. 여기서, 상기 제 1형 도핑층(41)이 p형 도펀트를 도핑한 영역이라면, 제 2형 도핑층(42)은 n형 도펀트를 도핑한 영역을 의미하여, 반대로 제 1도핑층(41)이 n형 도펀트를 도핑한 영역이라면, 제 2도핑층(42)은 p형 도펀트를 도핑한 영역을 의미한다. 결과적으로 미세 굴곡이 형성된 기판에 p형 및 n형 도펀트를 각각 다른 위치에 주입하여 제 1형 도핑층(41) 및 제 2형 도핑층(42)이 형성된 것임을 알 수 있다.
다음으로, 도 4b에 나타낸 바와 같이, 제 2형 도핑층(42) 상에 금속층(43)을 도포한다. 여기서, 금속층(43)은 나노 와이어의 형성을 촉진하는 촉매 물질을 사용하는 것이 바람직하며, 구체적으로 Au, Ni, Ti 또는 Fe 등의 전이 금속을 사용할 수 있다.
다음으로, 도 4c를 참조하면, 섭씨 약 500도에서 열처리를 실시하여 금속층(43)의 덩어리화, 응집화를 촉진하여 마이크로 캐버티 형태를 포함하는 미세 굴곡 내에 촉매(44)를 형성시킨다. 이때, 촉매(44)는 미세 굴곡 내에 형성되며 미세 굴곡들의 폭과 그 형성 영역에 영향을 받아 촉매(44)들의 크기 및 그 분포가 한정된다.
다음으로, 도 4d를 참조하면, 미세 굴곡 내에 형성된 촉매(44)에 공융 온도(Eutectic Temperature) 이상의 온도까지 가열함으로써 기판(41)의 Si 원소들이 촉 매(44) 위치에서 핵 생성을 유도하여 나노 와이어를 형성시킨다. 예를 들어, 온도 범위는 섭씨 900도 내지 1100도 범위로 공정을 진행한다. 이때, 제 2도핑층(42)의 도펀트가 촉(44)매 하부에 형성되는 나노 와이어 영역에 분포하여 제 2형 나노 와이어(42')를 형성한다. 그리고, 지속적으로 나노 와이어를 성장시키면 제 1도핑층(41)의 도펀트가 제 2형 나노 와이어(42') 하부 영역에 주입되면서 제 1형 나노 와이어(41')가 형성된다. 결과적으로 나노 와이어 자체에 p-n 접합이 형성되게 된다.
도 5에는 상술한 도 4a 내지 도 4d 공정에 의해 제조된 p-n 접합이 형성된 나노 와이어를 포함한 반도체 소자의 실시예를 나타낸 도면이다.
도 5를 참조하면, 도 4d에 나타낸 p-n 접합이 형성된 나노 와이어에 대해 중간층으로서 예를 들어 포토레지스트를 도포하여 포토레지스트층(55)을 형성시킨 형태를 지니고 있다. 기판(51)의 일부 영역에 대해 도 4a 내지 도 4d에 나타낸 바와 같은 p-n 접합 나노 와이어를 형성시키고, 또 다른 일부 영역에 제 1전극(56)을 형성시킨 뒤, 나노 와이어 상부에 제 2전극(57)을 형성시킨 것을 알 수 있다. 제 1전극(56) 및 제 2전극(57)을 통하여 직류 전원을 인가함으로써 소자를 구동시킬 수 있으며 각각을 통하여 주입된 전자와 정공이 p-n 접합 부위에서 재결합되며 빛이 발생하게 된다. 이와 같은 형태는, 나노 와이어를 이용한 나노 발광 소자로 사용될 수 있으며, 종래 기술에서 설명한 바와 같이 Radiative recombination 효율이 매우 높고 캐리어 주입 효율이 비교적 높은 장점이 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따 라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명에 의하면, 그 크기 및 분포가 조절된 마이크로 캐버티 형태를 포함하는 미세 굴곡이 형성된 기판 상에 나노 와이어를 제조함으로써, 형성되는 나노 와이어의 폭과 분포를 미세 굴곡의 형태 및 분포에 한정시켜 제조할 수 있는 장점이 있다. 이를 응용하여 나노 와이어 내에 p-n 접합 구조를 매우 간단하게 형성시켜, Radiative recombination 효율이 매우 높고 캐리어 주입 효율이 비교적 높은 나노 발광 소자나 전자 소자로 사용될 수 있는 나노 크기의 p-n 접합 다이오드를 제공할 수 있는 장점이 있다

Claims (20)

  1. (가) 실리콘 기판 표면에 규칙적으로 형성된 다수의 마이크로 캐버티 형태를 포함하는 미세 굴곡을 형성시키고, 상기 기판 내에 제 1형 도펀트로 도핑된 제 1도핑 영역 및 상기 제 1도핑 영역 및 상기 기판 표면 사이에 제 2형 도펀트로 도핑된 제 2도핑 영역을 형성시키는 단계;
    (나) 상기 기판 상에 나노 와이어 형성을 위한 촉매 작용을 하는 물질을 증착하여 금속층을 형성시키는 단계;
    (다) 상기 금속층을 가열함으로써, 상기 기판 표면의 미세 굴곡 내에 상기 금속층을 덩어리화 하여 촉매를 형성시키는 단계; 및
    (라) 열처리에 의하여 상기 촉매와 상기 기판 사이에 나노 와이어를 성장시키는 단계;를 포함하는 것을 특징으로 하는 실리콘 나노 와이어 제조 방법.
  2. 제 1항에 있어서,
    상기 (가) 단계는,
    상기 기판 표면을 산화시켜 실리콘 산화층을 형성시켜 미세 굴곡 구조를 형성하는 단계; 및
    상기 실리콘 산화층을 제거하여 상기 미세 굴곡 구조를 노출시키는 단계;를 포함하는 것을 특징으로 하는 실리콘 나노 와이어 제조 방법.
  3. 제 1항에 있어서,
    상기 (나) 단계의 상기 금속층은 전이 금속 중 적어도 어느 하나를 도포하여 형성하는 것을 특징으로 하는 실리콘 나노 와이어 제조 방법.
  4. 제 3항에 있어서,
    상기 금속층은 Au, Ni, Ti 또는 Fe 중 적어도 어느 하나의 물질을 포함하는 것을 특징으로 하는 실리콘 나노 와이어 제조 방법.
  5. 제 1항에 있어서,
    상기 (라) 단계는 공정 온도 및 분위기 압력을 조절하여 상기 촉매와 상기 기판 사이에 나노 와이어를 형성시키는 것을 특징으로 하는 실리콘 나노 와이어 제조 방법.
  6. 제 1항에 있어서,
    상기 (라) 단계의 상기 열처리는 상기 촉매 및 상기 기판의 공융(eutectic) 온도 이상의 온도 범위에서 실시하는 것을 특징으로 하는 실리콘 나노 와이어 제조 방법.
  7. 제 1항에 있어서,
    상기 나노 와이어를 형성한 뒤, 산화 공정을 실시하여 상기 나노 와이어 측 부에 산화층을 형성시키는 공정을 더 포함하는 것을 특징으로 하는 실리콘 나노 와이어 제조 방법.
  8. 제 1항에 있어서,
    상기 제 1형 도펀트는 p형 도펀트이며, 상기 제 2도펀트는 n형 도펀트인 것을 특징으로 하는 실리콘 나노 와이어 제조 방법.
  9. 제 1항에 있어서,
    상기 제 1형 도펀트는 n형 도펀트이며, 상기 제 2형 도펀트는 p형 도펀트인 것을 특징으로 하는 실리콘 나노 와이어 제조 방법.
  10. 제 1항에 있어서,
    상기 (라) 단계는,
    상기 나노 와이어를 성장시키면서, 상기 나노 와이어에 제 1형 도핑 영역 및 제 2형 도핑 영역이 접합된 p-n 접합 구조로 형성시키는 것을 특징으로 하는 실리콘 나노 와이어 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 표면의 일부 영역에 다수의 마이크로 캐버티 형태를 포함하는 미세 굴곡 구조를 지닌 반도체 기판;
    상기 미세 굴곡 구조 내에서 상기 기판의 상방으로 형성되며, 제 1도핑 영역 및 제 2도핑 영역이 형성되어 p-n 접합 구조를 지닌 나노 와이어; 및
    상기 나노 와이어의 단부에 형성된 금속 촉매;를 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제 14항에 있어서,
    상기 마이크로 캐버티 형태를 포함하는 미세 굴곡은 상기 기판 표면에 규칙적인 배열 및 분포를 지니고 형성된 것을 특징으로 하는 반도체 소자
  16. 제 14항에 있어서,
    상기 나노 와이어의 측부에 형성된 산화층;을 더 포함하는 것을 특징으로 하는 반도체 소자.
  17. 제 14항에 있어서,
    상기 각각의 미세 굴곡 구조로부터 수직 방향으로 형성된 나노 와이어들 사이에 형성된 중간층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제 14항에 있어서,
    상기 금속 촉매는 전이 금속 중 적어도 어느 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  19. 제 18항에 있어서,
    상기 금속 촉매는 Au, Ni, Ti 또는 Fe 중 적어도 어느 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  20. 제 14항에 있어서,
    상기 반도체 기판의 상기 나노 와이어가 형성되지 않은 영역에 형성된 제 1전극 및 상기 나노 와이어 상부에 형성된 제 2전극을 포함하는 것을 특징으로 하는 반도체 소자.
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