CN111312718A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件包括在半导体器件的衬底之上沿垂直方向堆叠的一串晶体管。该串可以包括第一子串、设置在第一子串之上的沟道连接体和第二子串。第一子串包括第一沟道结构，该第一沟道结构具有沿垂直方向延伸的第一沟道层和第一栅极电介质结构。第二子串堆叠在沟道连接体之上，并且具有第二沟道结构，该第二沟道结构包括沿垂直方向延伸的第二沟道层和第二栅极电介质结构。电耦合第一和第二沟道层的沟道连接体设置在第二栅极电介质结构下方，以使得能够在第二沟道层的底部区域中形成导电路径。底部区域与第二子串中的最下面的晶体管相关联。

Description

半导体器件及其制造方法
本申请是申请日为2018年9月27日、申请号为201880001908.0、发明名称为“半导体器件及其制造方法”的发明专利的分案申请。
背景技术
随着集成电路中器件的关键尺寸缩小到常见存储单元技术的极限，开发了技术以实现更大的存储容量。与平面晶体管结构相比，3D NAND存储器件的垂直结构涉及更复杂的制造工艺。随着3D NAND存储器件迁移到具有更多存储单元层的配置来以更低的每比特成本实现更高的密度，改进结构及其制造方法成为越来越大的挑战。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，可以任意增加或减少各种特征的尺寸。
图1示出了根据本公开的一些实施例的半导体器件100的一部分的截面图；
图2-13是根据本公开的一些实施例的半导体器件100在工艺1400的各个步骤处的部分的截面图；以及
图14示出了概述根据本公开实施例的用于半导体制造的工艺1400的流程图。
发明内容
根据本公开的各方面，提供了一种半导体器件，包括在半导体器件的衬底之上沿着垂直方向堆叠的一串晶体管。该串包括晶体管的具有第一沟道结构的第一子串，该第一沟道结构包括沿垂直方向延伸的第一沟道层和第一栅极电介质结构。该串还包括设置在第一子串之上的沟道连接体、以及堆叠在沟道连接体之上的晶体管的第二子串。第二子串具有第二沟道结构，该第二沟道结构包括沿垂直方向延伸的第二沟道层和第二栅极电介质结构。沟道连接体电耦合第一沟道层和第二沟道层，并且设置在第二栅极电介质结构下方。
在一些实施例中，沟道连接体包括第一结构和第二结构，第一结构包括由第二结构过填充的凹陷区域，第一结构与第二栅极电介质结构分隔开，并且第二结构设置成与第二栅极电介质结构相邻并在该第二栅极电介质结构下方。在一些示例中，第一结构与第一沟道层相邻，第二结构与第二沟道层相邻，并且该串的沟道层包括通过沟道连接体电耦合的第一沟道层和第二沟道层。
在示例中，第二栅极电介质结构包括在第二沟道层之上顺序形成的隧穿绝缘层、电荷存储层和阻挡绝缘层。
在一些实施例中，沟道连接体包括第一结构和第二结构。第一结构与第一沟道层接触并且具有带有第一凹陷的第一上表面。第二结构与第二沟道层接触并且具有带有第二凹陷的第二上表面。第二栅极电介质结构设置在第二上表面上，并且第二上表面位于第一上表面之上。第二结构设置在第一凹陷中，并且第二沟道层设置在第二凹陷中。
在一些实施例中，沟道连接体包括形成在沟道连接体的上表面中的凹陷，第二栅极电介质结构设置在上表面上，并且第二沟道层形成在凹陷中。
在一些实施例中，沟道连接体包括设置在第一结构上的第二结构，第二结构与第二沟道结构接触，并且第二结构由外延生长的材料形成。
在示例中，沟道连接体包括多晶硅。
本公开的各方面提供了一种用于在半导体器件的衬底之上制造半导体器件中的一串晶体管的方法。该方法包括形成晶体管的具有第一沟道结构的第一子串，该第一沟道结构包括在衬底之上沿垂直方向延伸的第一沟道层和第一栅极电介质结构；在第一子串之上形成沟道连接体；以及在沟道连接体之上形成晶体管的第二子串。第二子串具有第二沟道结构，该第二沟道结构包括沿垂直方向延伸的第二沟道层和第二栅极电介质结构。沟道连接体电耦合第一沟道层和第二沟道层，并且设置在第二栅极电介质结构下方。
本公开的各方面提供了一种半导体存储器件。该半导体存储器件包括存储单元的第一堆栈，其包括在半导体存储器件的衬底之上的存储单元的多个第一子串。第一子串具有各自的第一沟道结构，其包括在衬底之上沿垂直方向延伸的第一沟道层和第一栅极电介质结构。半导体存储器件包括堆栈间结构，其包括多个沟道连接体。沟道连接体设置在相应的第一子串之上。该半导体存储器件包括存储单元的第二堆栈，其包括存储单元的多个第二子串。第二子串堆叠在相应的沟道连接体之上并且具有相应的第二沟道结构，该第二沟道结构包括沿垂直方向延伸的第二沟道层和第二栅极电介质结构。沟道连接体电耦合相应的第一沟道层和第二沟道层，并且设置在相应的第二栅极电介质结构下方。
具体实施方式
以下公开内容提供了用于实现所提供主题的不同特征的许多不同实施例或示例。以下描述组件和布置的具体示例以简化本公开。当然，这些仅仅是示例，而并非限制性的。例如，在随后的描述中在第二特征之上或上形成第一特征可以包括其中第一和第二特征以直接接触形成的实施例，并且还可以包括其中可以在第一和第二特征之间形成附加特征使得第一和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复附图标记和/或字母。该重复是为了简单和清楚的目的，并且其本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
图1示出了根据本公开的一些实施例的半导体器件100的一部分的截面图。半导体器件100包括在衬底101之上的多个串111。在一些实施例中，每个串111包括沿方向102堆叠的多个晶体管121a-121g，以增加晶体管密度，即每单位面积的晶体管数量。随着晶体管密度进一步增加，串111可包括通过沟道连接体连接的多个子串，例如，以便于制造串111。
在实施例中，串111包括由沟道连接体140连接的第一子串130和第二子串230。第一子串130包括沿方向102延伸的第一沟道结构165和相邻于第一沟道结构165设置的第一栅极结构153d-153h。第一沟道结构165还包括沿方向102延伸的第一沟道层133和第一栅极电介质结构137。沟道连接体140堆叠在第一子串130之上。
在实施例中，第二子串230堆叠在沟道连接体140和第一子串130之上。第二子串230包括沿方向102延伸的第二沟道结构265和相邻于第二沟道结构265设置的第二栅极结构153a-153c。第二沟道结构265还包括沿方向102延伸的第二沟道层233和第二栅极电介质结构237。第二栅极电介质结构237将第二沟道层233与第二栅极结构153a-153c隔离。
参考图1，第一子串130和第二子串230之间的沟道连接体140电耦合第一和第二沟道层133和233以形成串111的沟道层112。根据本公开的各方面，沟道连接体140设置在第二栅极电介质结构237下方，第二栅极电介质结构237包括底部，称为电介质部分270。注意，电介质部分270与晶体管121c相关联，晶体管121c是第二子串230中的最下面的晶体管。因此，当适当的电压施加到晶体管121c的第二栅极结构153c时，可以在与电介质部分270相邻的沟道区域280中形成具有相对低电阻的导电路径。在示例中，沟道区域280是第二沟道层233的最下面的部分，并且设置在沟道连接体140之上。注意，当适当的电压分别施加到第一和第二栅极结构153a-153h时，在包括第一沟道层133、沟道连接体140和第二沟道层233的沟道层112中可以形成具有相对低电阻的导电路径。
在实施例中，半导体器件100是非易失性存储器件，例如三维(3D)NAND闪存器件，其中晶体管121a-121g沿方向102堆叠以增加存储密度。在示例中，方向102垂直于衬底101的工作表面。
在一些示例中，晶体管121b-121g用作存储单元121b-121g以存储数据。串111还可以包括与存储单元121b-121g串联连接的第一选择晶体管121a和第二选择结构121h。通常，为了访问在存储器件中存储数据的各个晶体管，如下所述形成附加电路。位线(未示出)可以例如经由与第一选择晶体管121a相关联的第二触点231连接到串111的一侧。源极线(未示出)可以例如经由与第二选择结构121h相关联的第一触点131连接到串111的另一侧。第一选择晶体管121a可以设置在位线和最上面的存储单元121b之间。第二选择结构121h可以设置在最下面的存储单元121g和源极线之间。在一些示例中，同一层中的多个存储单元可以由连接到相应栅极结构的字线(未示出)控制。例如，存储单元121b可以由连接到第二栅极结构153b的第一字线控制，存储单元121c可以由第二字线控制等。
在一些实施例中，例如图1中所示，第一栅极结构153h是底部选择栅。在一些示例中，第一触点131通过电介质层(图1中未示出)与第一栅极结构153h分隔开。第一触点131进一步延伸到衬底101中。在一些实施例中，第一触点131的顶表面在第一栅极结构153h的顶表面之上并且在第一栅极结构153g的底表面下方。例如，第一触点131的顶表面位于第一栅极结构153h的顶表面和第一栅极结构153g的底表面之间的中间位置。
在各种示例中，诸如比特值“0”或比特值“1”的数据作为不同电荷水平存储在存储单元中。通过向各个字线、连接到栅极结构153a的第一选择线、连接到栅极结构153h的第二选择线、位线、源极线等施加适当的电压，可以将数据写入存储单元、从存储单元擦除和读取。在实施例中，当测量电压施加到第二栅极结构153b并且其他合适的电压施加到其他栅极结构153a和153c-153h时，可以通过测量存储单元121b中的沟道区290中的电流电平来读取存储单元(例如存储单元121b)中的数据。为了使沟道层112中的电流电平反映存储单元121b中的数据并使沟道层112的其他部分引起的效应最小化，可以优化沟道层112的其他部分的电阻，以例如基本上小于沟道区290的电阻。根据本公开的各方面，包括电介质部分270的第二栅极电介质结构237设置在沟道连接体140之上。当适当的电压施加到第二栅极结构153c时，在沟道部分280中形成具有相对小的电阻的导电路径。
第一沟道结构165可具有任何合适的形状、尺寸和材料。多个第一沟道结构165可以在衬底101之上彼此分隔开设置，以形成多个串111。例如，图1示出了两个相应的串111的两个第一沟道结构165。在示例中，第一沟道结构165具有沿方向102延伸的柱形或圆柱形。
如上所述，每个第一沟道结构165包括可具有任何合适的形状、尺寸和材料的第一沟道层133。在示例中，第一沟道层133具有沿方向102延伸的中空圆柱形状。第一沟道层133可包括一种或多种半导体材料。一种或多种半导体材料可以是本征的、p型掺杂的、n型掺杂的等。在示例中，第一沟道层133包括多晶硅。在图1所示的示例中，第一绝缘层132填充由第一沟道层133围绕的空间。
第一栅极电介质结构137设置在第一沟道层133和第一栅极结构153d-153h之间。第一栅极电介质结构137可以在方向102上延伸。
由绝缘层157分隔开的第一栅极结构153d-153h与第一栅极电介质结构137相邻形成。上绝缘层155形成在第一栅极结构153d之上。在示例中，下绝缘层156形成在第一栅极结构153h和衬底101之间。在各种示例中，第一栅极结构153d-153h包括导电材料，诸如金属。在一些示例中，第一栅极结构153d-153h包括具有高介电常数(高K)材料的层(称为高K层)和金属层(诸如钨(W))。第一栅极结构153d-153h的厚度可以在20到50nm的范围内，例如35nm。
绝缘层155-157可以使第一栅极结构153d-153h彼此电隔离以及与半导体器件100中的其他结构电隔离。绝缘层155-157可以包括任何合适的绝缘材料，例如氧化硅。绝缘层155-157可以具有任何合适的厚度，例如在20和40nm之间。第一沟道层133、第一栅极电介质结构137和第一栅极结构153d-153g形成相应的晶体管121d-121g。通常，通过向相应的第一栅极结构153d-153g施加合适的电压来控制晶体管121d-121g的操作。
在一些实施例中，第一栅极电介质结构137包括多个电介质层，例如顺序堆叠在第一沟道层133之上的隧穿绝缘层134、电荷存储层135和阻挡绝缘层136。因此，存储单元121d-121g可以是浮栅晶体管，其中来自第一沟道层133的电荷可以经由量子隧穿工艺穿过隧穿绝缘层134转移到电荷存储层135中。电荷存储层135也被称为浮置栅极，可以存储数据，例如电荷。在一些实施例中(图1中未示出)，结构121h具有与存储单元121d-121g相似或相同的结构、尺寸和材料，然而，结构121h可以作为第二选择晶体管而不是存储单元来操作。在一些实施例中，例如图1所示，第二选择结构121h具有与存储单元121d-121g不同的结构和材料。
通常，第一沟道层133可以电连接到第一触点131，并且第一触点131可以电耦合到衬底101。第一触点131可以包括硅(Si)，例如单晶Si。多个第一子串130被称为第一堆栈160。在一些示例中，诸如图1所示，第一堆栈160中的第一串111具有相同或相似的结构、尺寸和材料。在一些示例中，第一堆栈160中的第一串可以与第一堆栈160中的另一第一串不同。
沟道连接体140可以例如在相应的第一子串130之上形成有多晶硅。在示例中，沟道连接体140包括两个结构，第一结构144和插入第一结构中的第二结构146。第一结构144和第二结构146可包括一种或多种半导体材料，例如多晶硅。第一结构144通过绝缘层142彼此电隔离。绝缘层142可以包括氧化硅、氧氮化硅、氮化硅等。由绝缘层142隔离的多个沟道连接体140形成堆栈间结构148。
每个第二子串230可以形成在相应的沟道连接体140之上。根据本公开的各方面，第二栅极电介质结构237设置在沟道连接体140之上，由此在第一结构144和第二结构146之上。第二沟道结构265可具有任何合适的形状、尺寸和材料。在示例中，第二沟道结构265具有在方向102上延伸的柱形或圆柱形。
第二沟道结构265包括第二沟道层233，该第二沟道层233可以具有在方向102上延伸的任何合适的形状、尺寸和材料。在示例中，第二沟道层233的一部分具有中空圆柱形状，如图1所示。类似地，第二沟道层233可包括一种或多种半导体材料。一种或多种半导体材料可以是本征的、p型掺杂的、n型掺杂的等。在示例中，第二沟道层233包括多晶硅。在如图1所示的一些示例中，第二绝缘层232填充由第二沟道层233围绕的空间。
第二栅极电介质结构237设置在第二沟道层233和第二栅极结构153a-153c之间。第二栅极电介质结构237可以在方向102上延伸。
由绝缘层154分隔开的第二栅极结构153a-153c与第二栅极电介质结构237相邻形成。在第二栅极结构153a之上形成上绝缘层151，并在第二栅极结构153c之下形成下绝缘层152。第二栅极结构153a-153c可以具有与第一栅极结构153d-153h类似的结构和材料，因此为了清楚起见省略了描述。绝缘层151、152和154可以将第二栅极结构153a-153c彼此电隔离以及与半导体器件100中的其他结构电隔离。
第二沟道层233、第二栅极电介质结构237和第二栅极结构153a-153c形成相应的晶体管121a-121c。类似地，通过向相应的第二栅极结构153a-153c施加合适的电压来控制晶体管121a-121c的操作。
在一些实施例中，第二栅极电介质结构237包括多个电介质层，例如顺序堆叠在第二沟道层233之上的隧穿绝缘层234、电荷存储层235和阻挡绝缘层236。因此，类似于如上所述的151d-151g，存储单元121b-121c可以是浮栅晶体管。在一些实施例中，晶体管121a具有与存储单元121b-121c类似或相同的结构、尺寸和材料，然而，晶体管121a可以作为第二选择晶体管而不是存储单元来操作。
在示例中，第二沟道层233可以经由由例如多晶硅制成的第二触点231电连接到位线。多个第二子线230被称为第二堆栈260。在一些示例中，诸如图1中所示，第二堆栈260中的第二子线230具有相同或相似的结构、尺寸和材料。在一些示例中，第二堆栈260中的第二子串可以与第二堆栈260中的另一个第二子串不同，例如，在结构、尺寸和材料方面。
根据晶体管和第二选择结构121a-121h的期望特性，栅极结构153a-153h可具有任何合适的厚度。例如，栅极结构153a-153h的厚度可以彼此相同或彼此不同。类似地，根据晶体管和第二选择结构121a-121h的所需特性，绝缘层151、152、154-157可以具有任何合适的厚度。
除了第一选择晶体管121a之外，一个或多个附加晶体管可以设置在晶体管121a之上并用作串111中的第一选择晶体管。类似地，除了第二选择结构121h之外，一个或多个附加选择结构可以设置在晶体管153g下方并用作串111中的第二选择晶体管。在一些实施例中，第一选择晶体管和第二选择结构可以具有与存储单元类似或相同的结构。在一些实施例中，第一选择晶体管和第二选择结构可以具有与存储单元不同的结构。例如，第二栅极电介质结构237的对应于第一选择晶体管121a的部分包括阻挡绝缘层，而第二栅极电介质结构237的对应于晶体管121b-121c的部分包括多个电介质层，例如隧穿绝缘层234、电荷存储层235和阻挡绝缘层236。
注意，取决于半导体器件100的容量，可以在每个子串中形成任何合适数量的存储单元。作为示例，子串中的存储单元的数量是32、64等。
图1示出了串111包括两个子串的示例，即，第一子串130和第二子串230。在一些实施例中，串中可包括多于两个子串，并且上述串111可适当地适于包括一个或多个附加串。例如，第二触点231可以从第二子串230中排除，并且第三子串可以经由另一个沟道连接体堆叠在第二子串230之上并与该第二子串230分隔开。第三子串和另一沟道连接体可以分别具有与第二子串230和沟道连接体140相同或相似的结构、尺寸和材料。在示例中，可以适当地调整第一子串130，并且可以在第一子串130和衬底101之间添加附加子串。此外，附加子串可以经由附加沟道连接体连接到第一子串130。
图2-13是根据本公开的一些实施例的半导体器件100在工艺1400的各个步骤处的部分的截面图。图14示出了概述根据本公开实施例的用于半导体制造的工艺1400的流程图。工艺1400用于制造图1所示的半导体器件100中的串111。如本文所用，半导体器件可包括一个或多个晶体管(例如，场效应晶体管和浮栅晶体管)、集成电路、半导体芯片(例如，包括3D NAND存储器件的存储器芯片、半导体管芯上的逻辑芯片)、半导体芯片的堆叠层，半导体封装，半导体晶片等。
还应注意，工艺1400可以与其他工艺流组合以在半导体器件100上制造其他合适的半导体组件(未示出)，例如其他类型的晶体管、双极结晶体管、电阻器、电容器、电感器、二极管、熔丝等。在各种实施例中，工艺1400还可以与附加工艺流组合以制造其他合适的电路，例如，用于驱动存储单元的外围电路、用于读取存储在存储单元中的数据的读出放大器、解码电路等。工艺1400的步骤(包括参考图2-14给出的任何描述)仅仅是示例性的，而不是限制性的。
参考图2和14，工艺1400在S1401开始，并且进行到S1410。在S1410，半导体器件100的第一子串130形成在衬底101之上。在示例中，制造多个第一子串130以形成第一堆栈160。衬底101可以是任何合适的衬底，并且可以处理成各种合适的特征。在实施例中，衬底101由任何合适的半导体材料形成，例如硅(Si)、锗(Ge)、SiGe、化合物半导体、合金半导体等。在另一实施例中，衬底101包括各种层，包括形成在半导体衬底上的导电层或绝缘层。在示例中，衬底101是绝缘体上硅(SOI)衬底。在实施例中，衬底101包括形成在绝缘体上的外延层。在实施例中，衬底101包括取决于设计要求的各种掺杂配置。
第一子串111使用各种半导体处理技术(例如光刻、化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、干法蚀刻、湿法蚀刻、化学机械平坦化(CMP)、离子注入等)制造。
参考图2，第一栅极电介质结构137可以包括多个电介质层，例如在第一沟道层之上顺序堆叠的隧穿绝缘层134、电荷存储层135和阻挡绝缘层136。隧穿绝缘层134、电荷存储层135和阻挡绝缘层136中的每一个可以包括一个或多个电介质材料子层。在一些示例中，阻挡绝缘层136包括SiO2层，电荷存储层135包括SiN和SiON的多子层结构，隧穿绝缘层134包括SiO2和SiON的多子层结构。
第一沟道层133可包括经由CVD(例如低压CVD)沉积的多晶硅。在一些实施例中，第一触点131可包括经由选择性外延生长技术沉积的硅。在示例中，第一触点131包括单晶Si。可以在第一沟道层133之上例如使用ALD形成第一绝缘层132。第一绝缘层132可以包括SiO2等。
在一些实施例中，形成牺牲层(未示出)，例如包括氮化硅的层，来代替图2中所示的第一栅极结构153d-153h。在后续步骤中(例如，在形成第二沟道结构265之后)，牺牲层被去除并用第一栅极结构153d-153h替换。在示例中，当去除代替第一栅极结构153h的牺牲层时，氧化层(即，参考图1描述的第一触点131和第一栅极结构153h之间的电介质层)可以通过氧化工艺形成在第一触点131之上。例如，氧化层可包括氧化硅。在一些实施例中，直接形成第一栅极结构153d-153h。每个第一栅极结构153d-153h可以包括高K层和金属层。在示例中，高K层可以包括氧化铝，并且金属层可以包括W。
绝缘层155-157可以使第一栅极结构153d-153h彼此电绝缘以及使半导体器件100中的其他组件电绝缘。绝缘层155-157可以包括任何合适的绝缘材料，例如氧化硅。
参考图3和14，工艺1400进行到S1420。在S1420，沟道连接体140的第一结构144形成在第一子串111之上。在一些实施例中，绝缘层142形成在第一子串111之上。例如，绝缘层142包括氧化硅、氮氧化硅、氮化硅等。可以在绝缘层142中图案化开口(未示出)，并且开口可以具有暴露第一沟道结构165的底部。第一结构144可以例如通过使用低压CVD工艺在第一沟道结构165之上沉积多晶硅来形成。在示例中，第一结构144是多晶硅的本征层。第一结构144可以与第一沟道层133电耦合。第一结构144可以覆盖电介质层142的顶表面。执行随后的表面平坦化工艺，例如CMP，以去除电介质层142的顶表面之上的过量多晶硅层。在示例中，第一结构144和绝缘层142的厚度范围为1至2微米。
参考图4和14，在S1430，在第一结构144之上形成用于第二子串230的堆叠层。下绝缘层152形成在第一结构144上。第二牺牲层253a-253c和第二绝缘层154交替地形成在下绝缘层152上。此外，在第二牺牲层253a之上形成上绝缘层151。在示例中，通过使用氮化硅形成第二牺牲层253a-253c。在示例中，下绝缘层152、上绝缘层151和第二绝缘层154通过使用诸如氧化硅(SiO2)的电介质材料形成，该电介质材料的蚀刻速率与第二牺牲层253a-253c的蚀刻速率不同。
在示例中，第二牺牲层的数量可以根据第二子串230中的字线的数量和第一选择线的数量而变化。第二牺牲层253a-253c的厚度可以彼此不同或相同。在示例中，第二牺牲层253a-253c的厚度范围为20至50nm。在示例中，第二牺牲层253a-253c的厚度为约35nm。可以应用任何合适的沉积工艺，例如CVD、PVD、ALD或其任何组合，以形成第二牺牲层253a-253c。绝缘层151、152和154可以具有任何合适的厚度，例如在20和40nm之间，并且可以通过执行CVD、PVD、ALD或其任何组合来形成。在示例中，绝缘层154的厚度为25nm。
在图4所示的示例中，掩模层159形成并图案化在上绝缘层151之上，以在后续处理期间保护半导体器件100。掩模层159可以包括一个或多个硬掩模子层，例如氮化硅和氧化硅。
在各种实施例中，掩模层159可以根据任何合适的技术图案化，例如光刻工艺(例如，光刻或电子束光刻)，其可以进一步包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、漂洗、干燥(例如，旋转干燥和/或硬烘烤)等。参考图5和14，在S1440，使用掩模层159形成延伸到第一结构144中的沟道开口510。第二牺牲层253a-253c、上绝缘层151、第二绝缘层154、下绝缘层152和第一结构144的通过图案化的掩模层159暴露的部分被去除，以形成沟道开口510。在实施例中，沟道开口510使用蚀刻工艺形成，例如湿法蚀刻、干法蚀刻或其组合。
沟道开口510包括通过去除第一结构144的顶部而形成的凹陷区域520。凹陷区域520可以基于设计和制造考虑而具有任何合适的深度T。在示例中，深度T的范围为10至60纳米(nm)。在示例中，深度T约为40nm。沟道开口510可具有任何合适的形状，例如圆柱形、方柱形、椭圆柱形或任何其它合适的形状。在示例中，沟道开口510的顶部临界尺寸(CD)可以在120至150nm的范围内，并且底部CD可以在50至70nm的范围内，并且沟道开口510可以具有锥形轮廓，其中底部CD小于顶部CD。可以通过使图案化掩模层159的掩模轮廓成锥形、调整蚀刻工艺的参数等来获得锥形轮廓。锥形轮廓可以帮助后续的沉积步骤并改善侧壁覆盖范围。在一些示例中，可以应用后续的等离子体灰化和湿法清洁以去除剩余的掩模层159。在一些示例中，掩模层159的一部分(诸如一个或多个硬掩模子层)保留以在后续的处理期间保护半导体器件100。为了清楚起见，后续描述是基于图5中的区域500中的沟道开口510进行的。该描述适用于半导体器件100中的其他沟道开口。注意，衬底101未在图5中示出。
参考图6和14，在S1450，沟道连接体140的第二结构146形成在第一结构144之上。第二结构146可以包括可以电耦合第一和第二沟道层133和233并且可以使用任何合适的技术形成的任何合适的材料。在一些示例中，第二结构146基于第一结构144形成。例如，第一结构144由多晶硅形成。执行预清洁工艺以从第一结构144的顶表面去除例如自然氧化物和其他杂质。预清洁工艺可包括蚀刻工艺，例如湿法蚀刻工艺。随后，使用外延工艺形成第二结构146，其中第一结构144的清洁的顶表面用作种子层。因此，第二结构146也称为外延层146。
注意，第二结构146过填充凹陷区域520，以防止第二栅极电介质结构237(在后续步骤中形成)形成在凹陷区域520内。在一些示例中，第二结构146的厚度T1可以在10到70nm的范围内，并且第二结构146的顶表面在第一结构144和凹陷区域520的顶表面之上10-30nm。结果，第二结构146范围在10至30nm的厚度T2过填充凹陷区域520。此外，第二结构146的顶表面在第二牺牲层253c的底表面以下，例如，以防止沟道连接体140和第二栅极结构153c的电短路。在各种实施例中，第二结构146包括多晶硅。
参考图7和14，在S1460，在沟道开口510中形成第二栅极电介质结构237和一个或多个牺牲层710。可以通过在第二结构146的顶表面和沟道开口510的侧壁之上顺序沉积阻挡绝缘层236、电荷存储层235和隧穿绝缘层234，来共形地形成第二栅极电介质结构237。注意，沟道开口510的锥形轮廓可以改善侧壁的覆盖范围。在实施例中，阻挡绝缘层236、电荷存储层235和隧穿绝缘层234中的每一个可以使用任何合适的工艺(例如ALD工艺、CVD工艺、PVD工艺或其组合)形成。例如，隧穿绝缘层234可以由SiO2、Si3N4、SiON、HfO2、Al2O3等形成。基于设计要求，隧穿绝缘层234可具有1至5nm的厚度。电荷存储层235可以由氮化硅形成，并且还可以包括量子点或纳米晶体。基于技术要求，电荷存储层235的厚度可以在3到10nm的范围内。厚度范围在1和10nm之间的阻挡绝缘层236可包括SiO2、HfO2、ZrO2、Al2O3、氧化钽、及其组合等。在示例中，阻挡绝缘层236包括通过经由原位蒸汽发生(ISSG)工艺氧化预形成的氮化硅层而形成的SiO2，电荷存储层235包括由氮化硅和氮氧化硅形成的多层结构，并且隧穿绝缘层234包括由氧化硅和氮氧化硅形成的多层结构。在示例中，根据设计要求，第二栅极电介质结构237的厚度可以在15至25nm的范围内。
形成一个或多个牺牲层710以在后续处理步骤中保护半导体器件100，例如第二栅极电介质结构237。在示例中，一个或多个牺牲层710包括第一多晶硅层712和帽氧化层714。可以应用任何合适的制造工艺(例如CVD、PVD、ALD或其任何组合)来形成一个或多个牺牲层710。在实施例中，使用CVD工艺(例如低压CVD工艺、炉CVD工艺等)形成厚度范围为3.5至5nm的第一多晶硅层712。在实施例中，使用ALD工艺形成厚度范围为3至5nm的帽氧化层714。
参考图8和14，在S1470，例如，使用蚀刻工艺来去除第二结构146的顶部区域810，以促进第二沟道层233和沟道连接体140经由第二结构中的顶部区域810的电耦合。在示例中，顶部区域810的凹陷深度D1在10到20nm的范围内。一个或多个牺牲层710在蚀刻工艺期间保护第二栅极电介质结构237。沿着沟道开口510的侧壁的一个或多个牺牲层710(例如帽氧化层714)可以被部分去除。还可以部分地去除掩模层159。在实施例中，蚀刻工艺是干法蚀刻工艺，例如称为等离子体穿孔的等离子体蚀刻。在示例中，在蚀刻工艺期间在掩模层159之上沉积聚合物层以进一步保护半导体器件100。
参考图9和14，在S1480，例如使用蚀刻工艺去除一个或多个牺牲层710。在实施例中，蚀刻工艺包括使用包括氨和氢氟酸的混合溶液的湿法蚀刻，以从沟道开口510的侧壁去除剩余的帽氧化层714和第一多晶硅层712。在示例中，控制蚀刻工艺以选择性地去除一个或多个牺牲层710并最小程度地影响第二结构146和第二栅极电介质结构237。
参考图10和14，在S1490，一个或多个半导体材料沉积在第二结构146之上和沟道开口510的侧壁上。因此，第二沟道层233形成在沟道开口510的侧壁之上，并且在第二沟道层233和沟道连接体140之间的触点1033形成在第二结构146的顶表面之上。
一种或多种半导体材料可包括本征多晶硅，掺杂有杂质的多晶硅等。在示例中，一种或多种半导体材料包括使用低压CVD工艺沉积的多晶硅层。也可以应用其他合适的沉积工艺来形成第二沟道层233和触点1033，例如PVD、ALD或其任何组合。在一些示例中，第二沟道层233可以共形地形成在隧穿绝缘层234的侧壁上，以具有3至5nm之间的预定厚度。在示例中，将第二沟道层233进一步退火，例如，以改善多晶硅层的质量。一种或多种半导体材料可以覆盖区域500的顶表面。
参考图11和14，在S1492，在第二沟道层233之上形成第二绝缘层232。第二绝缘层232可以进一步覆盖区域500的顶表面。第二绝缘层232可以填充剩余的沟道开口510，包括沟道开口510的内部空的或无阻碍的空间。第二绝缘层232可以包括一种或多种绝缘材料，例如SiO2、SiN、SiON、SiOCN等。可以通过执行CVD、PVD、ALD等中的一种或组合来形成第二绝缘层232。在示例中，可以通过使用ALD沉积氧化硅来形成第二绝缘层232。在示例中，可以执行诸如CMP的表面平坦化工艺以去除在S1490处沉积在区域500的顶表面之上的任何过量的半导体材料以及在区域500的顶表面之上的任何过量的第二绝缘层232。然后，第二绝缘层232、第二沟道层233、第二栅极电介质结构237和上绝缘层151的顶表面共面。
在一些示例中，第二子串230是串111中的最上面的子串。参考图12至14，在S1495，形成第二触点231。参考图12，通过光刻图案化工艺和随后的蚀刻工艺使第二绝缘层232的顶部凹陷。随后形成接触层1210以填充第二绝缘层232的凹陷的顶部。接触层1210可以进一步覆盖上绝缘层151的顶表面。接触层1210可以包括多晶硅或其他合适的材料，以例如将串111电耦合到位线。可以通过执行CVD、PVD、ALD等中的一种或组合来形成接触层1210。
参考图13，可以应用表面平坦化工艺(例如，CMP)以去除上绝缘层151的顶表面之上的任何过量的接触层1210。当完成表面平坦化工艺时，保留在第二绝缘层232的凹陷顶部中的接触层1210形成第二触点231。此后，第二触点231可以与位线电连接。
在一些实施例中，在第二子串230之上形成一个或多个子串以形成子串111。因此，步骤S1420-S1492可以重复适当的次数以在第二子串230之上制造一个或多个子串，而不形成第二触点231。此外，步骤S1495可用于在串111中的最上面的子串之上制造第二触点231。
在随后的处理步骤中，可以去除第二牺牲层253a-253c并用合适的栅极结构153a-153c来替换。另外，也可以去除第一牺牲层253d-253h并用合适的栅极结构153d-153h来替换。在一些示例中，每个栅极结构包括诸如氧化铝的高K层和诸如W的金属层，如上所述。
在示例中，串111包括第一子串130、沟道连接体140和第二子串230。在示例中，每个子串包括64个存储单元。因此，半导体器件100包括第一堆栈160、堆栈间结构148和第二堆栈260。第一堆栈160和第二堆栈260中的每一个具有64层存储单元。第一堆栈160、堆栈间结构148和第二堆栈260的厚度可以在8到10微米的范围内。
注意，可以在工艺1400之前、期间和之后提供附加步骤，并且可以以不同顺序替换、消除、调整和/或执行上述一个或多个步骤以用于工艺1400的附加实施例。在随后的工艺步骤中，可以在半导体器件100之上形成各种附加互连结构(例如，具有导线和/或通孔的金属化层)。这种互连结构将半导体器件100与其他接触结构和/或有源设备电连接以形成功能电路。还可以形成诸如钝化层、输入/输出结构等的附加器件特征。
前面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本文中进行各种改变、替换和变更。
前述概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本文中进行各种改变、替换和变更。

Claims (21)

1.一种半导体器件，包括在所述半导体器件的衬底之上沿着垂直方向堆叠的一串晶体管，该串包括：
晶体管的具有第一沟道结构的第一子串，所述第一沟道结构包括沿垂直方向延伸的第一沟道层和第一栅极电介质结构；
沟道连接体，其设置在所述第一子串之上；以及
堆叠在所述沟道连接体之上的晶体管的第二子串，所述第二子串具有第二沟道结构，所述第二沟道结构包括沿垂直方向延伸的第二沟道层和第二栅极电介质结构，所述沟道连接体电耦合所述第一沟道层和所述第二沟道层，并设置在所述第二栅极电介质结构下方，
其中，所述沟道连接体包括第一结构和第二结构，所述第一结构包括由所述第二结构过填充的凹陷区域。
2.根据权利要求1所述的半导体器件，其中，所述沟道连接体是通过形成延伸到所述第一结构中的具有锥形轮廓的沟道开口来形成的。
3.根据权利要求1所述的半导体器件，其中，所述第一结构与所述第一沟道层相邻，所述第二结构与所述第二沟道层相邻，并且所述串的沟道层包括通过所述沟道连接体电耦合的所述第一沟道层和所述第二沟道层。
4.根据权利要求1所述的半导体器件，其中，所述第二栅极电介质结构包括在所述第二沟道层之上顺序形成的隧穿绝缘层、电荷存储层和阻挡绝缘层。
5.根据权利要求1所述的半导体器件，其中
所述第一结构与所述第一沟道层接触，并具有带有第一凹陷的第一上表面；
所述第二结构与所述第二沟道层接触，并具有带有第二凹陷的第二上表面，所述第二栅极电介质结构设置在所述第二上表面上，所述第二上表面位于所述第一上表面之上；
所述第二结构设置在所述第一凹陷中；以及
所述第二沟道层设置在所述第二凹陷中。
6.根据权利要求1所述的半导体器件，其中
所述沟道连接体包括形成在所述沟道连接体的上表面中的凹陷；
所述第二栅极电介质结构设置在所述上表面上；以及
所述第二沟道层形成在所述凹陷中。
7.根据权利要求1所述的半导体器件，其中，所述第二结构设置在所述第一结构上，所述第二结构与所述第二沟道结构接触，并且所述第二结构由外延生长的材料形成。
8.根据权利要求1所述的半导体器件，其中，所述沟道连接体包括多晶硅。
9.一种用于在半导体器件的衬底之上制造所述半导体器件中的一串晶体管的方法，包括：
形成晶体管的具有第一沟道结构的第一子串，所述第一沟道结构包括在所述衬底之上沿垂直方向延伸的第一沟道层和第一栅极电介质结构；
在所述第一子串之上形成沟道连接体，以电耦合所述第一沟道层和晶体管的第二子串的第二沟道层；以及
在所述沟道连接体之上形成所述第二子串，所述第二子串具有第二沟道结构，所述第二沟道结构包括沿垂直方向延伸的所述第二沟道层和第二栅极电介质结构，所述第二栅极电介质结构形成在所述沟道连接体之上，
其中，所述沟道连接体包括第一结构和第二结构，所述第一结构包括由所述第二结构过填充的凹陷区域。
10.根据权利要求9所述的方法，其中，在所述沟道连接体之上形成所述第二子串包括：形成延伸到所述第一结构中的具有锥形轮廓的沟道开口。
11.根据权利要求9所述的方法，其中，
在所述第一子串之上形成所述沟道连接体包括：
在所述第一子串之上形成所述第一结构；以及
通过过填充所述凹陷区域来形成所述第二结构；以及
在所述沟道连接体之上形成所述第二子串包括形成与所述第二结构相邻并在所述第二结构之上的所述第二栅极电介质结构，所述第二栅极电介质结构通过所述第二结构与所述第一结构分隔开。
12.根据权利要求9所述的方法，其中，形成所述第二结构包括：
通过在所述第一结构中的所述凹陷区域的表面之上外延生长半导体材料来形成所述第二结构。
13.根据权利要求11所述的方法，还包括：
形成与所述第一沟道层接触的所述第一结构；以及
形成与所述第二结构接触并设置在所述第二结构之上的所述第二沟道层。
14.根据权利要求9所述的方法，其中，形成所述沟道连接体包括：
形成所述第一结构，所述第一结构与所述第一沟道层接触，并具有带有第一凹陷的第一上表面；
在所述第一凹陷中形成所述第二结构，所述第二结构具有带有第二凹陷的第二上表面，所述第二上表面在所述第一上表面之上，并且所述第二栅极电介质结构在所述第二上表面之上；以及
在所述第二凹陷中形成所述第二沟道层。
15.根据权利要求9所述的方法，包括：
在所述沟道连接体的上表面中形成凹陷；
在所述沟道连接体的上表面上形成所述第二栅极电介质结构；以及
在所述凹陷中形成所述第二沟道层。
16.根据权利要求9所述的方法，还包括：
在所述沟道连接体的上表面上形成所述第二栅极电介质结构；以及
在所述第二栅极电介质结构之上且在所述沟道连接体的凹陷之上形成所述第二沟道层。
17.根据权利要求9所述的方法，还包括：
形成沿垂直方向堆叠并由绝缘层分隔开的多个第一栅极结构，所述第一栅极结构通过所述第一栅极电介质结构与所述第一沟道层分隔开；以及
形成沿垂直方向堆叠并由其他绝缘层分隔开的多个第二栅极结构，所述第二栅极结构通过所述第二栅极电介质结构与所述第二沟道层分隔开，所述第一栅极结构和所述第二栅极结构被配置为控制所述第一子串和所述第二子串中的相应晶体管的操作。
18.根据权利要求9所述的方法，其中，所述沟道连接体包括一种或多种半导体材料。
19.一种半导体存储器件，包括：
存储单元的第一堆栈，包括在所述半导体存储器件的衬底之上的存储单元的多个第一子串，所述第一子串具有相应的第一沟道结构，所述第一沟道结构包括在所述衬底之上沿垂直方向延伸的第一沟道层和第一栅极电介质结构；
包括多个沟道连接体的堆栈间结构，所述沟道连接体设置在相应的第一子串之上；以及
存储单元的第二堆栈，包括存储单元的多个第二子串，所述第二子串堆叠在相应的沟道连接体之上并且具有相应的第二沟道结构，所述第二沟道结构包括沿垂直方向延伸的第二沟道层和第二栅极电介质结构，所述沟道连接体电耦合相应的第一沟道层和第二沟道层并且设置在相应的第二栅极电介质结构下方，
其中，所述沟道连接体包括相应的第一结构和第二结构，所述第一结构包括由相应的第二结构过填充的凹陷区域。
20.根据权利要求19所述的半导体存储器件，其中，所述沟道连接体是通过形成延伸到所述第一结构中的具有锥形轮廓的沟道开口来形成的。
21.根据权利要求19所述的半导体存储器件，其中：
所述第一结构与所述第一沟道层接触，并具有带有第一凹陷的第一上表面；
所述第二结构与所述第二沟道层接触，并具有带有第二凹陷的第二上表面；
所述第二结构设置在相应的第一凹陷中；以及
所述第二沟道层设置在相应的第二凹陷中。
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