CN115312532A - 记忆体装置以及其形成方法 - Google Patents

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徐志安
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Abstract

一种记忆体装置以及其形成方法，在一实施例中，一种记忆体装置包括：基板上方的第一字元线，第一字元线包括第一导电材料；第一位元线，与第一字元线相交；位于第一位元线与第一字元线之间的第一记忆体薄膜；以及在第一记忆体薄膜与第一字元线之间的第一导电间隔物，第一导电间隔物包括第二导电材料，第二导电材料具有与第一导电材料不同的功函数，第一导电材料具有比第二导电材料低的电阻率。

Description

记忆体装置以及其形成方法
技术领域
本揭露是有关一种半导体装置以及其形成方法。
背景技术
半导体记忆体被用于电子应用的集成电路中，包括例如收音机、电视、手机以及个人计算装置。半导体记忆体包括两大类。一是挥发性记忆体；另一种是非挥发性记忆体。挥发性记忆体包括随机存取记忆体(RAM)，其可进一步分为两个子类别，静态随机存取记忆体(SRAM)以及动态随机存取记忆体(DRAM)。静态随机存取记忆体以及动态随机存取记忆体都是挥发性的，因为它们在断电时会丢失储存的数据。
另一方面，非挥发性记忆体可以保持储存在其上的数据。一种类型的非挥发性半导体记忆体是铁电随机存取记忆体(FeRAM)。铁电随机存取记忆体的优点包括其快速的写入/读取速度以及小尺寸。
发明内容
一种记忆体装置，包括：第一字元线，在基板上方，第一字元线包括第一导电材料；第一位元线，与第一字元线相交；第一记忆体薄膜，在第一位元线与第一字元线之间；以及第一导电间隔物，在第一记忆体薄膜与第一字元线之间，第一导电间隔物包括第二导电材料，第二导电材料具有与第一导电材料不同的功函数，第一导电材料具有低于第二导电材料的电阻率。
一种记忆体装置，包括：记忆单元，在基板上方，记忆单元包括薄膜晶体管，薄膜晶体管还包括：栅极，包括第一导线以及功函数调谐层的一部分，功函数调谐层设置在第一导线的侧壁上，第一导线沿着第一方向延伸；栅极介电质，包括记忆体薄膜的一部分，记忆体薄膜设置在功函数调谐层的侧壁上，通道区，包括半导体薄膜的一部分，半导体薄膜设置在记忆体薄膜的侧壁上；以及源极/漏极电极，包括第二导线的一部分，第二导线设置在半导体薄膜的侧壁上，第二导线沿着第二方向延伸，第二方向垂直于第一方向。
一种记忆体装置的形成方法，包括：形成字元线在一对介电层之间，字元线由第一导电材料形成；凹陷字元线的第一侧壁从介电层的第一侧壁以在介电层之间形成第一侧壁凹槽；形成导电间隔物在第一侧壁凹槽中以及字元线的第一侧壁上，第一导电间隔物由第二导电材料形成，第二导电材料不同于第一导电材料；形成记忆体薄膜在第一导电间隔物的侧壁以及介电层的第一侧壁上；形成半导体薄膜在记忆体薄膜的侧壁上；以及形成位元线在半导体薄膜的侧壁上。
附图说明
当与附图一起阅读时，根据以下详细描述可以最好地理解本揭露的各方面。值得注意的是，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了讨论的清晰起见，各种特征的尺寸可以任意地增加或减少。
图1A至图1C绘示出了根据一些实施例的记忆阵列的示例；
图2至图22C是根据一些实施例的记忆阵列制造的中间阶段的视图；
图23至图24是根据一些其他实施例的记忆阵列制造的中间阶段的视图。
【符号说明】
50:记忆阵列
52:记忆单元
54:晶体管
56:箭头
102:基板
104:多层堆叠
104A:区域
104B:区域
104C:区域
106:介电层
106A:介电层
106B:介电层
106C:介电层
106D:介电层
108:牺牲层
108A:牺牲层
108B:牺牲层
108C:牺牲层
110:遮罩
112:开口
114:阶梯结构
116:金属间介电质
122:沟槽
122A:沟槽
122B:沟槽
124:开口
126:字元线
126A:字元线
126B:字元线
126C:字元线
128:衬垫层
130:主层
132:侧壁凹槽
134:导电层
136:导电间隔物
136A:导电间隔物
136B:导电间隔物
142:记忆体薄膜
144:半导体薄膜
146:隔离区
148:开口
152:导线
152B:位元线
152S:源极线
154:开口
156:隔离区
160:互连层
160A:第一互连层
160B:第二互连层
162:互连线
162B:位元线互连
162L:导线
162L1:第一级导线
162S:互连
162V:导电通孔
162V1:第一级导电通孔
164:介电层
166:导电接触
具体实施方式
以下揭露提供了用于实现本揭露的不同特征的许多不同的实施例或示例。以下描述元件和配置的特定示例以简化本揭露。当然，这些仅是示例，并不旨在进行限制。例如，在下面的描述中，在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加的特征，使得第一特征和第二特征可以不直接接触的实施例。如本文所用，在第二特征上形成第一特征意味着第一特征为与第二特征直接接触下形成。另外，本揭露可以在各个示例中重复引用的数字及/或文字。此重复本身并不指示所讨论的各种实施例及/或配置之间的关系。
此外，空间相对的词汇(例如，“低于”、“下方”、“之下”、“上方”、“之上”等相关词汇)于此用以简单描述如图所示的元件或特征与另一元件或特征的关系。除了图中所绘示的转向之外，这些空间相对的词汇涵盖装置在使用或操作时的不同转向。这些装置能以其他方式旋转(旋转90度或其他角度)，且在此使用的空间相对的描述语可作对应的解读。
各种实施例提供具有多个垂直堆叠的记忆单元的三维记忆阵列。每个记忆单元包括一个晶体管。每个晶体管都包括一个绝缘记忆体薄膜，其为晶体管提供栅极介电质，并且可以被极化以记忆数字值。每个晶体管还包括字元线以及功函数材料，其共同为晶体管提供栅极。功函数材料在字元线与对应晶体管的绝缘记忆体薄膜之间。可以通过选择功函数材料来调谐晶体管的功函数。此外，功函数材料用作粘着层以提生字元线与绝缘记忆体薄膜之间的粘着性。因此可以减少栅极介电质与晶体管的栅极之间的接口陷阱的数量。减少界面陷阱的数量容许绝缘记忆膜维持更多的读写周期，从而增加记忆阵列的寿命。
图1A至图1C绘示了根据一些实施例的记忆阵列50的示例。图1A以三维视图绘示出了记忆阵列50的一部分的示例；图1B绘示记忆阵列50的电路图；图1C以三维视图绘示出了记忆阵列50的一部分的另一个示例。记忆阵列50包括多个记忆单元52，其以列与行的网格排列。记忆单元52进一步垂直堆叠以提供三维记忆阵列，从而增加装置密度。记忆阵列50可以设置在半导体晶片的互连结构中，该互连结构可以在生产线后段(BEOL)制程中形成。举例来说，记忆阵列50可以设置在半导体晶片的互连层中，例如在半导体基板上的一或多个主动元件(例如晶体管)之上形成。
在一些实施例中，记忆阵列50是NOR记忆阵列或类似物。每个记忆单元52包括具有绝缘记忆体薄膜142作为栅极介电质的晶体管54。在一些实施例中，晶体管54是薄膜晶体管(TFT)。在一些实施例中，每个晶体管54的栅极(部分的)由相应字元线126的一部分提供，每个晶体管54的第一源极/漏极由相应位元线152B的一部分提供，并且每个晶体管54的第二源极/漏极电极由相应源极线152S的一部分提供。记忆阵列50的同一水平列中的记忆单元52可以共享公共字元线126，而记忆阵列50的同一垂直行中的记忆单元52可以共享共用源汲线152S以及共用位元线152B。
记忆阵列50包括多条垂直堆叠的字元线126，字元线126设置在相邻的介电层106的对之间。字元线126在平行于下方基板的主表面的方向(例如，Y方向)上延伸(图1A至图1C中未单独绘示)。字元线126可以具有阶梯配置，使得下部字元线126比上部字元线126的端点更长并且横向延伸超过上部字元线126的端点。举例来说，在图1A中，字元线126的堆叠层被绘示为具有最顶部的字元线126是最短的并且最底部的字元线126是最长的。字元线126的各个长度可以在朝向下方基板的方向上增加。以此方式，每个字元线126的一部分可从记忆阵列50上方触及，并且导电接触166(参见图1C)可以形成到每个字元线126的暴露部分。在记忆阵列50设置在半导体晶片的互连层中的实施例中，导电接触166可以是例如将字元线126的暴露部分连接到上层互连层的互连线162(见图1C)的通孔。
记忆阵列50还包括多个位元线152B以及多个源极线152S。位元线152B以及源极线152S可以各自在垂直于字元线126的沿着长度方向的方向(例如，Z方向)上延伸。隔离区146设置在位元线152B与源极线152S之间并且将相邻的位元线152B与源极线152S隔离。
成对的位元线152B以及源极线152S以及相交的字元线126界定了每个记忆单元52的边界，并且隔离区156设置在位元线152B与源极线152S的相邻对之间并且将其隔离。在一些实施例中，源极线152S电耦合接地。尽管图1A绘示出了位元线152B相对于源极线152S的特定放置，但是应理解，在其他实施例中可以翻转位元线152B以及源极线152S的放置。
记忆阵列50还包括半导体薄膜144。半导体薄膜144可以为记忆单元52的晶体管54提供通道区。举例来说，当通过相应的字元线126施加适当的电压(例如，高于相应晶体管54的相应阈值电压(Vth))时，则与字元线126相交的半导体薄膜144的区域可以容许电流从位元线152B流到源极线152S(例如，沿箭头56所示的方向)。
记忆体薄膜142设置在字元线126与半导体薄膜144之间，并且记忆体薄膜142可以为晶体管54提供栅极介电质。在一些实施例中，记忆体薄膜142由铁电材料形成，例如氧化铪、氧化铪锆、掺杂硅的氧化铪或类似物。因此，记忆阵列50也可以称为铁电随机存取记忆体(FeRAM)阵列。或者，记忆体薄膜142可以是多层结构，包括位于两层氧化硅之间的氮化硅层(例如，氧化物-氮化物-氧化物结构)、不同的铁电材料、不同类型的记忆层(例如，能够存储存位元)或类似物。
在记忆体薄膜142由铁电材料形成的实施例中，记忆体薄膜142可以沿两个不同方向的一极化，并且可以通过跨记忆体薄膜142施加适当的电压差并产生适当的电场来改变极化方向。极化可以是相对局部的(例如，通常包含在记忆单元52的每个边界内)，并且记忆体薄膜142的连续区域可以延伸跨过多个记忆单元52。根据记忆体薄膜142的特定区域的极化方向，对应的晶体管54的阈值电压变化，并且可以储存数值(例如，0或1)。举例来说，当记忆体薄膜142的区域具有第一电极化方向时，对应的晶体管54可以具有相对低的阈值电压，而当记忆体薄膜142的区域具有第二电极化方向时，对应的晶体管54可以具有相对较高的阈值电压。两个阈值电压之间的差值可以称为阈值电压偏移。较大的阈值电压偏移使得读取储存在相应存记忆单元52中的数字值更容易(例如，不易出错)。
为了在这样的实施例中对记忆单元52执行写入操作，写入电压被施加在对应于记忆单元52的记忆体薄膜142的一部分上。写入电压可以例如通过施加适当的电压到对应的字元线126、对应的位元线152B以及对应的源极线152S。通过在记忆体薄膜142的部分上施加写入电压，可以改变记忆体薄膜142的区域的极化方向。如此一来，对应晶体管54的对应阈值电压也可以从低阈值电压切换到高阈值电压，反之亦然，并且数字值可以被储存在记忆单元52中。因为字元线126与位元线152B以及源极线152S相交，可以选择单独的记忆单元52用于写入操作。
为了在这样的实施例中对记忆单元52执行读取操作，读取电压(低阈值电压与高阈值电压之间的电压)被施加到对应的字元线126。取决于记忆体薄膜142的相应区域的极化方向，记忆单元52的晶体管54可以或可以不导通。如此一来，位元线152B可以或可以不通过源极线152S放电(例如，接地)，并且可以确定储存在记忆单元52中的数字值。因为字元线126与位元线152B以及源极线152S相交，可以选择单独的记忆单元52用于读取操作。
图1A进一步绘示了在后续图中使用的记忆阵列50的参考剖面。剖面A-A'在X方向，并且延伸穿过位元线152B/源极线152S以及隔离区146。剖面C-C'在Y方向，并且沿着字元线126的纵轴延伸。为清楚起见，后续的图参照这些参考剖面。
图2至图22C是根据一些实施例的记忆阵列50的制造中间阶段的视图。用于记忆单元52(参见图1A至图1B)的晶体管54(参见图1A至图1B)的制造被绘示出。图2、3、4、5、6、7、8、9、10以及图11是三维视图。图12、13、14、15、16、17、18A、19A、20A、21A以及图22A是沿与图1A以及图21B中的参考剖面A-A'相似的剖面示出的剖面图。第18B、19B、20B、21B图以及图22B是俯视图。图22C是沿与图1A中的参考剖面C-C'相似的剖面示出的剖面图。记忆阵列50的一部分被绘示出了。
在图2中，提供了基板102。基板102可以是半导体基板，例如主体半导体、绝缘体上半导体(SOI)基板或类似物，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂。基板102可以是晶圆，例如硅晶片。通常，绝缘体上半导体基板是形成在绝缘层上的一层半导体材料。绝缘层可以是例如埋藏氧化物(BOX)层、氧化硅层或类似物。绝缘层设置在基板上，通常是硅或玻璃基板。也可以使用其他基板，例如多层或梯度基板。在一些实施例中，基板102的半导体材料可以包括硅；锗；一种化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷化砷化镓铟；或其组合。
尽管未在图2中示出，电路及/或互连线可以在基板102上方形成。电路包括在基板102的顶表面的主动元件(例如，晶体管)。晶体管可以包括通道区、通道区上的栅极结构，以及毗邻通道区的源极/漏极区。在一些实施例中，晶体管可以是平面场效应晶体管(FET)、鳍式场效应晶体管(finFET)、纳米场效应晶体管(nanoFET)或类似物。层间介电质环绕并隔离源极/漏极区以及栅极结构。互连结构，包括一或多个堆叠的介电层以及形成在一或多个介电层中的互连线，在层间介电质之上。互连结构可以包括任意数量的具有互连线布置在其中的介电层。互连结构可以电连接到栅极结构以及源极/漏极区以形成功能电路。在一些实施例中，由互连结构形成的功能电路可以包括逻辑电路、记忆电路、感测放大器、控制器、输入/输出电路、图像感测器电路或类似物或其组合。此外，其他主动元件(例如二极管或类似物)及/或被动元件(例如电容器、电阻器或类似物)也可以形成为功能电路的一部分。
多层堆叠104形成在基板102上方(包括可以形成在基板102上方的电路及/或互连线)。随后将图案化多层堆叠104以形成用于记忆阵列50的阶梯结构。虽然多层堆叠104被绘示为接触基板102，但可以在基板102与基板102之间设置任意数量的中间层。举例来说，包括介电层(例如，低介电介电层)中的互连线的一或多个互连层可以设置在基板102与多层堆叠104之间。在一些实施例中，互连线可以被图案化以为基板102及/或记忆阵列50上的主动元件提供电源、接地及/或信号线(参见图1A至图1C)。
多层堆叠104包括交替的介电层106(包括介电层106A、106B、106C、106D)以及牺牲层108(包括牺牲层108A、108B、108C)。介电层106由第一介电材料形成，而牺牲层108由第二介电材料形成。可接受的介电材料包括氧化物，例如氧化硅或氧化铝；氮化物，例如氮化硅；碳化物，例如碳化硅；类似物；或其组合，例如氧氮化硅、氧碳化硅、碳氮化硅、氧碳氮化硅或类似物。多层堆叠104的每一层可通过任何可接受的沉积制程形成，例如化学气相沉积(CVD)、原子层沉积(ALD)或类似制程。介电层106将用于隔离随后形成的晶体管。牺牲层108也可以称为虚设层，在后续制程中将选择性的替换为晶体管的字元线。因此，牺牲层108的第二介电材料相对于介电层106的第一介电材料的蚀刻具有高蚀刻选择性。在一些实施例中，介电层106由氧化硅形成，而牺牲层108由氮化硅形成。彼此具有可接受的蚀刻选择性的介电材料的其他组合也可以被使用。在所绘示的实施例中，多层堆叠104包括四个介电层106以及三个牺牲层108。应理解，多层堆叠104可以包括其他数量的介电层106以及牺牲层108。
在图3中，在多层堆叠104上方形成遮罩110。遮罩110可以由光阻形成，诸如单层光阻、三层光阻或类似物。光阻可以通过使用旋转涂布技术或类似技术形成。遮罩110随后被图案化以暴露区域104A中的多层堆叠104，同时遮蔽多层堆叠104的剩余部分。举例来说，多层堆叠104的最顶层(例如，介电层106D)可以在区域104A中暴露。在遮罩110是光阻的实施例中，可以使用可接受的光微影技术对其进行图案化。
在图4中，使用遮罩110作为蚀刻遮罩来蚀刻区域104A中的多层堆叠104的暴露部分。蚀刻可以是任何可接受的蚀刻制程，例如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性粒子束蚀刻(NBE)等或其组合。蚀刻可以是非等向性的。蚀刻可以去除区域104A中的介电层106D以及牺牲层108C的部分并界定开口112。因为介电层106D以及牺牲层108C具有不同的材料成分，用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，牺牲层108C在蚀刻介电层106D时用作蚀刻停止层，并且介电层106C在蚀刻牺牲层108C时用作蚀刻停止层。如此一来，可以选择性的去除介电层106D以及牺牲层108C的部分而不去除多层堆叠104的剩余层，并且开口112可以延伸到期望的深度。或者，可使用定时蚀刻制程在开口112达到所期望深度后停止对开口112的蚀刻。在所得结构中，介电层106C暴露在区域104A中。
在图5中，遮罩110被修整以暴露多层堆叠104的额外部分。在遮罩110为光阻的实施例中，可以使用可接受的光微影技术对其进行修整。作为修整的结果，遮罩110的宽度减小，并且可以暴露区域104A、104B中的多层堆叠104的部分。举例来说，介电层106C的顶面可以暴露在区域104A中，并且介电层106D的顶面可以暴露在区域104B中。
在图6中，使用遮罩110作为蚀刻遮罩，通过可接受的蚀刻制程去除区域104A、104B中的介电层106D、牺牲层108C、介电层106C以及牺牲层108B的部分。蚀刻可以是任何可接受的蚀刻制程，例如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性粒子束蚀刻(NBE)、类似制程或其组合。蚀刻可以是非等向性的。蚀刻将开口112进一步延伸到多层堆叠104中。因为介电层106D、106C以及牺牲层108C、108B具有不同的材料成分，用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，牺牲层108C在蚀刻介电层106D时用作蚀刻停止层；介电层106C在蚀刻牺牲层108C时用作蚀刻停止层；牺牲层108B在蚀刻介电层106C时用作蚀刻停止层；介电层106B在蚀刻牺牲层108B时用作蚀刻停止层。如此一来，可以选择性的去除介电层106D、106C以及牺牲层108C、108B的部分而不去除多层堆叠104的剩余层，并且可以将开口112延伸到期望的深度。此外，在蚀刻制程中，介电层106以及牺牲层108的未蚀刻部分用作下层的遮罩，如此一来，介电层106D以及牺牲层108C(见图5)的先前图案被转移到下层的介电层106C以及牺牲层108B。在所得结构中，介电层106B在区域104A中暴露，且介电层106C在区域104B中暴露。
在图7中，遮罩110被修整以暴露多层堆叠104的额外部分。在遮罩110为光阻的实施例中，可以使用可接受的光微影技术对其进行修整。作为修整的结果，遮罩110的宽度减小，并且区域104A、104B、104C中的多层堆叠104的部分可以被暴露。举例来说，介电层106B的顶面可以暴露在区域104A中；介电层106C的顶面可暴露于区域104B中；且介电层106D的顶面可暴露于区域104C中。
在图8中，区域104A、104B、104C中的介电层106D、106C、106B的部分使用遮罩110作为蚀刻遮罩，通过可接受的蚀刻制程被去除。蚀刻可以是任何可接受的蚀刻制程，例如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性粒子束蚀刻(NBE)类似制程或其组合。蚀刻可以是非等向性的。蚀刻将开口112进一步延伸到多层堆叠104中。在一些实施例中，牺牲层108C在蚀刻介电层106D时作为蚀刻停止层；牺牲层108B在蚀刻介电层106C时作为蚀刻停止层；并且牺牲层108A在蚀刻介电层106B时作为蚀刻停止层。如此一来，可以选择性的去除介电层106D、106C、106B的部分而不去除多层堆叠104的剩余层，并且开口112可以延伸到期望的深度。此外，在蚀刻制程期间，每个牺牲层108作为下层的遮罩，因此牺牲层108C、108B(见图7)的先前图案被转移到下层介电层106C、106B。在所得结构中，牺牲层108A暴露在区域104A中；牺牲层108B暴露于区域104B中；牺牲层108C暴露于区域104C中。
在图9中，可以去除遮罩110。在遮罩110为光阻的实施例中，可以通过任何可接受的灰化或湿法剥离制程将其去除。因此，阶梯结构114由多层堆叠104的剩余部分形成。阶梯结构包括介电层106以及牺牲层108中的交替层的堆叠。如上所述，牺牲层108将在随后的制程中被晶体管54(见图1A至图1B)的字元线选择性的替换。下牺牲层108更宽并且横向延伸超过上牺牲层108，并且每个牺牲层108的宽度在朝向基板102的方向上增加。举例来说，牺牲层108A可以比牺牲层108B长，牺牲层108B可以比牺牲层108C长。如此一来，可以从阶梯结构114上方与在后续处理步骤中形成的导线形成导电接触。
在图10中，金属间介电质(IMD)116沉积在阶梯结构114上方。金属间介电质116可以由介电材料形成，并且可以通过任何合适的方法沉积，例如化学气相沉积、电浆增强化学气相沉积(PECVD)或流动式化学气相沉积。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或类似物。可以使用通过任何可接受的制程形成的其他绝缘材料。金属间介电质116沿着介电层106的侧壁以及牺牲层108的侧壁延伸。此外，金属间介电质116可以接触每个牺牲层108的顶面。在形成金属间介电质116之后，施用去除制程到金属间介电质116以去除阶梯结构114上方的多余介电材料。在一些实施例中，可以使用诸如化学机械研磨(CMP)制程、回蚀制程、其组合或相似制程。平坦化制程暴露阶梯结构114，使得阶梯结构114以及金属间介电质116的顶表面在平坦化制程完成后是水平的。
在图11中，沟槽122被图案化在阶梯结构114以及金属间介电质116中。可以使用可接受的光微影以及蚀刻技术图案化沟槽122，例如使用对阶梯结构114有选择性的蚀刻制程(例如，以比去除其他材料更快的速率选择性的去除介电层106以及牺牲层108的介电材料)。蚀刻可以是任何可接受的蚀刻制程，例如反应离子蚀刻(RIE)、中性粒子束蚀刻(NBE)、类似制程或其组合。蚀刻可以是非等向性的。在图案化之后，阶梯结构114的各个部分被设置在各个沟槽122之间。如上所述，牺牲层108将在随后的制程中被晶体管54(见图1A至图1B)的字元线选择性的替换。通过牺牲层108蚀刻沟槽122，可以将随后形成的导线彼此分离。
在图12中，去除牺牲层108以形成侧壁开口124。侧壁开口124在相邻的沟槽122之间延伸。侧壁开口124可以通过任何可接受的蚀刻制程形成，例如对牺牲层108的材料有选择性的制程(例如，以比去除介电层106的材料更快的速率选择性的去除牺牲层108的材料)。蚀刻可以是各向同性的。在介电层106由氧化硅形成并且牺牲层108由氮化硅形成的实施例中，可以通过使用磷酸(H3PO4)的湿蚀刻去除牺牲层108。在另一个实施例中，可以使用对牺牲层108的材料具有选择性的干蚀刻。
在图13中，用于记忆阵列50的字元线126(包括字元线126A、126B、126C)在侧壁开口124中形成，从而完成了用导线替换牺牲层108的制程。字元线126可各自包括一或多层，例如种晶层、粘着层、阻挡层、扩散层、填充层或类似。在一些实施例中，每个字元线126包括一对衬垫层128，例如扩散阻挡层、黏合层或类似，以及夹在衬垫层128之间的主层130。每个衬垫层128沿着位于对应侧壁开口124内的对应主层130的底面的顶面延伸。衬垫层128由第一导电材料形成，该第一导电材料可用于帮助生长或帮助黏附随后沉积的材料，例如金属氮化物，例如氮化钛、氮化钽、氮化钼、氮化锆、氮化铪或类似。主层130可以由第二导电材料形成，例如金属，例如钨、钌、钼、钴、铝、镍、铜、银、金、其合金或类似。衬垫层128的材料是与介电层106的材料具有良好黏附性的材料，而主层130的材料是与衬垫层128的材料具有良好黏附性且具有低电阻率的材料。在一些实施例中，衬垫层128由氮化钛形成并且主层130由钨形成。衬垫层128以及主层130的材料可以通过可接受的沉积制程例如化学气相沉积(CVD)、原子层沉积(ALD)或类似制程形成。举例来说，可以使用诸如原子层沉积的保形沉积制程将衬垫层128沉积在沟槽122中以及介电层106周围，并且随后可以使用诸如原子层沉积的保形沉积制程将主层130沉积在衬垫层128上。可以执行任何可接受的蚀刻制程，例如干蚀刻(例如，反应离子蚀刻(RIE)、中性粒子束蚀刻(NBE)或类似)、湿蚀刻或类似制程或其组合，以从介电层106的侧壁去除沟槽122中的多余材料。蚀刻可以是非等向性的。衬垫层128的厚度可以小于主层130的厚度。
尽管未单独示出于图13中，应理解字元线126是在Y方向上延伸的导线。字元线126具有与它们所取代的牺牲层108相似的长度。由于阶梯结构114的阶梯形状(参见例如图11)，字元线126可以具有在朝向基板102的方向上增加的变化的长度。举例来说，字元线126A可以比字元线126B长，并且字元线126B可以比字元线126C长。
如随后将对图14至图16描述的，导电间隔物136(参见图16)将在字元线126的侧壁上形成。导电间隔物136由功函数材料形成，该材料可以被选择以将晶体管54的功函数调整到期望的量(参见图1A至图1B)。晶体管54的阈值电压因此可以被更准确地调谐。在本实施例中，导电间隔物136通过单一图案化制程形成。单一图案化制程包括使字元线126凹陷以形成侧壁凹槽132(参见图14)，以导电层134填充侧壁凹槽132(参见图15)，以及去除沟槽122中导电层134的多余材料形成导电间隔物136(参见图16)。可以通过其他可接受的制程来形成导电间隔物136。在另一实施例中(随后对图23至图24进行描述)，导电间隔物136通过多重图案化制程形成。
在图14中，沟槽122被扩展以形成用于介电层106之间的导电间隔物的侧壁凹槽132。具体的，字元线126的侧壁被沟槽122暴露的部分从介电层106的侧壁被沟槽122暴露的部分凹陷以形成侧壁凹槽132。侧壁凹槽132可以暴露介电层106的顶面和底面。虽然字元线126的侧壁被绘示为凹入的，但是侧壁可以是直的或凸的。侧壁凹槽132可以通过任何可接受的蚀刻制程形成，例如对字元线126的材料有选择性的蚀刻制程(例如，以比去除介电层106的材料更快的速率选择性地去除字元线126的材料)。蚀刻可以是各向同性的。在字元线126包括由氮化钛形成的衬垫层128以及由钨形成的主层130，且介电层106由氧化硅形成的实施例中，沟槽122可以通过使用氟基蚀刻剂(例如，CF4、SF6等)及/或氯基蚀刻剂(例如，Cl2)的干蚀刻来扩展而不产生电浆。在另一个实施例中，可以使用对字元线126的材料有选择性的湿蚀刻。在本实施例中，每个侧壁凹槽132是通过相同的图案化制程形成的。
在形成侧壁凹槽132之后，侧壁凹槽132在X方向上具有深度D1，延伸超过介电层106的侧壁。定时蚀刻制程可用于在侧壁凹槽132达到所需的深度D1之后停止对侧壁凹槽132的蚀刻。在一些实施例中，侧壁凹槽132具有在1nm至5nm范围内的深度D1。如随后将更详细描述的，功函数材料将在侧壁凹槽132中形成。在字元线126包括由氮化钛形成的衬垫层128以及由钨形成的主层130的一些实施例中，侧壁凹槽132可以是D形的。由于衬垫层128比主层130凹陷的距离更小，侧壁凹槽132可以是D形的。举例来说，用于图案化侧壁凹槽132的蚀刻制程能以比去除衬垫层128的材料更快的速率去除主层130的材料。在其他实施例中，侧壁凹槽132可以具有其他形状。
在图15中，用于导电间隔物的导电层134在侧壁凹槽132以及沟槽122中形成。导电层134可以接触介电层106的顶面与底面以及字元线126的侧壁。可以通过在沟槽122以及侧壁凹槽132中沉积导电层134直到侧壁凹槽132被填充(或过填充)来在侧壁凹槽132中形成导电层134。导电层134可以由任何可接受的功函数材料形成以将晶体管的功函数调整到根据待形成的晶体管的应用所需的量，其可以通过任何可接受的沉积制程来沉积。导电层134的材料具有与字元线126的材料不同的功函数。在一些实施例中，导电层134由金属或金属氮化物形成，例如钴(Co)、钌(Ru)、钨(W)、氮化钨(WN0.8)、碳氮化钨(WCN)、钼(Mo)、氮化钼(MoN)、氮化钛(TiN)、其组合或类似物，其可以是通过原子层沉积、化学气相沉积、物理气象沉积或类似。在一些实施例中，导电层134由具有在4.5eV至5eV范围内的功函数，例如至少4.7eV的功函数的金属形成。尽管导电层134被绘示为单层，但导电层134可以是多层的。
导电层134的材料是可以在低温下沉积的材料。在一些实施例中，导电层134的材料可以在至多(例如，小于或等于)500℃的温度下沉积，以满足后段制程热预算并减少可能导致高温沉积产生其他特征的缺陷。举例来说：钴可以通过电浆增强化学气相沉积在低于200℃的温度下沉积；钌可以通过化学气相沉积在低于约200℃下沉积；钨可以通过原子层沉积在大约350℃下沉积；氮化钨可在约400℃下通过原子层沉积来沉积；碳氮化钨可通过原子层沉积在约400℃下沉积；钼可通过原子层沉积在约430℃至约500℃沉积；氮化钼可通过原子层沉积在约400℃至约500℃沉积；氮化钛可在约430℃下通过原子层沉积来沉积。
在图16中，去除沟槽122中的导电层134的多余材料以形成导电间隔物136。具体地，沟槽122中的导电层134的部分，例如介电层106侧壁上的那些部分被去除。可以执行任何可接受的蚀刻制程，例如干蚀刻(例如，反应离子蚀刻(RIE)、中性粒子束蚀刻(NBE)或类似)、湿蚀刻、类似制程或其组合，以去除导电层134的多余材料。蚀刻可以是非等向性的。在蚀刻之后，导电层134具有保留在侧壁凹槽132中的部分(从而形成导电间隔物136)。在一些实施例中，导电间隔物136在X方向上的厚度在1nm至5nm的范围内。导电间隔物136设置在字元线126的侧壁上，并将字元线126与随后形成的记忆体薄膜隔开。晶体管54(见图1A至图1B)的栅极由字元线126以及导电间隔物136的组合提供，其中导电间隔物136提供栅极的功函数调谐层。如随后将更详细描述的，导电间隔物136允许字元线126电连接到记忆体薄膜的一部分，同时防止字元线126物理接触记忆体薄膜的一部分。尽管导电间隔物136的外侧壁被绘示为与介电层106的侧壁齐平，但导电间隔物136的外侧壁可以延伸超过介电层106的侧壁或从介电层106的侧壁凹槽。换言之，导电间隔物136可部分填充、完全填充或过度填充侧壁凹槽132。此外，尽管导电间隔物136的侧壁被绘示为凹入的，但导电间隔物136的侧壁可以是直的或凸出的。
在图17中，记忆体薄膜142、半导体薄膜144以及隔离区146在沟槽122中形成。记忆体薄膜142形成在基板102上方、介电层106的侧壁上以及导电间隔物136的侧壁上。半导体薄膜144在记忆体薄膜142的侧壁上形成。部分记忆体薄膜142为晶体管54提供栅极介电质(见图1A至图1B)，部分半导体薄膜144为晶体管54提供通道区。隔离区146延伸穿过半导体薄膜144，从而沿X方向分离水平相邻晶体管54的半导体薄膜144。在所绘示实施例中，隔离区146延伸穿过记忆体薄膜142，因此也沿X方向分离水平相邻晶体管54的记忆体薄膜142。在另一个实施例中，隔离区146在记忆体薄膜142上形成并且不延伸穿过记忆体薄膜142。
记忆体薄膜142由用于储存数字值的任何可接受的材料形成，例如能够通过在材料上施加适当的电压差而在两个不同的极化方向之间切换的材料。举例来说，材料的极化可能由于施加电压差产生的电场而改变。在一些实施例中，记忆体薄膜142由高介电铁电材料形成，例如基于铪(Hf)的介电材料，例如氧化铪锆(HfZrO)；氧化锆(ZrO)；掺杂有镧(La)、硅(Si)、铝(Al)等的氧化铪(HfO)或类似；未掺杂的氧化铪(HfO)；或类似。在一些实施例中，记忆体薄膜142是多层结构，包括位于两个氧化硅层之间的氮化硅层(例如，氧化物-氮化物-氧化物结构)。可以使用其他可接受的记忆材料。可以通过诸如原子层沉积、化学气相沉积、物理气象沉积或类似的任何可接受的沉积制程来形成记忆体薄膜142的材料。在一些实施例中，记忆体薄膜142形成3nm至20nm范围内的厚度。记忆体薄膜142可以形成比导电间隔物136更大的厚度。
半导体薄膜144由任何可接受的材料形成，用于为晶体管提供通道区。半导体薄膜144可以由适合于为薄膜晶体管(TFT)提供通道区的薄膜半导体材料形成。在一些实施例中，半导体薄膜144由氧化物半导体形成，例如铟基半导体材料，例如铟镓锌氧化物(IGZO)、铟锡氧化物(ITO)、铟镓锌锡氧化物(IGZTO)，氧化锌(ZnO)或类似。在一些实施例中，半导体薄膜144由硅基半导体材料形成，例如多晶硅、非晶硅或类似。可以使用其他可接受的半导体材料。半导体薄膜144的材料可以通过任何可接受的沉积制程例如原子层沉积、化学气相沉积、物理气象沉积或类似制程形成。在一些实施例中，半导体薄膜144形成3nm至20nm范围内的厚度。半导体薄膜144可以形成比导电间隔物136更大的厚度。
隔离区146由用于保护以及电隔离记忆体薄膜142的任何可接受的材料形成。隔离区146的可接受的介电材料包括氧化物，例如氧化硅或氧化铝；氮化物，例如氮化硅；碳化物，例如碳化硅；类似物；或其组合，例如氧氮化硅、氧碳化硅、碳氮化硅、氧碳氮化硅或类似物。可以使用其他可接受的介电材料。隔离区146的材料可以通过任何可接受的沉积制程形成，例如原子层沉积、化学气相沉积、流动式化学气相沉积(FCVD)或类似制程。
记忆体薄膜142、半导体薄膜144以及隔离区146可以通过沉积、蚀刻以及平坦化的组合来形成。举例来说，记忆层可以保形的沉积在沟槽122中(例如，在导电间隔物136的侧壁以及介电层106的侧壁上)。随后可以将半导体层保形的沉积在记忆层上。随后可以通过合适的蚀刻制程对半导体层进行图案化，例如使用记忆层作为蚀刻停止层的非等向性蚀刻。随后可以通过合适的蚀刻制程图案化记忆层，例如使用图案化的半导体层作为蚀刻遮罩的非等向性蚀刻。随后可以将隔离材料保形的沉积在沟槽122的剩余部分中(例如，在图案化的半导体层以及记忆层的暴露部分上)。随后对各个层施用去除制程以去除上部介电层106/字元线126上方的多余材料。在去除制程之后保留在沟槽122中的记忆层、半导体层以及隔离材料的部分分别形成记忆体薄膜142、半导体薄膜144以及隔离区146。去除制程可以是平坦化制程，例如化学机械研磨(CMP)制程、回蚀制程、其组合或类似制程。在平坦化制程之后，记忆体薄膜142、半导体薄膜144、隔离区146以及上部介电层106/字元线126的顶表面是共面的(在制程变异内)，使得它们彼此齐平。
如前所述，导电间隔物136由功函数材料形成。导电间隔物136的功函数材料基于晶体管54的期望功函数来选择(参见图1A至图1B)。晶体管54的阈值电压因此可以被更准确地调谐。具体地，晶体管54的阈值电压可以被调谐到容许记忆体薄膜142的极化方向更容易改变的阈值电压。在一些实施例中，导电间隔物136的功函数材料具有4.5eV至5eV范围内的功函数，例如至少4.7eV的功函数。一些具有所期望功函数的材料具有高电阻率。举例来说，氮化钛的功函数约为4.6eV，但电阻率约为300μΩ·cm。形成功函数材料的导电间隔物136(而不是字元线126)容许晶体管54包括具有期望功函数的材料，同时减少高电阻率材料的使用量。字元线126因此可以由诸如钨的具有低电阻率的材料形成。因此，字元线126的材料有利地具有比导电间隔物136的材料低的电阻率。降低字元线126的电阻有助于提高记忆阵列50的性能。
此外，导电间隔物136的材料是与字元线126以及记忆体薄膜142的材料具有良好黏合性的材料。记忆体薄膜142的材料与导电间隔物136的材料的黏附性比与字元线126的材料的黏附性更好。晶体管54(见图1A至图1B)的栅极介电质与栅极之间的界面陷阱的数量可以因此减少。减少界面陷阱的数量可以增加记忆体薄膜142的耐用性，容许其维持更长的读/写周期并增加记忆阵列50的寿命。
在图18A至图18B中，用于导线的开口148穿过隔离区146形成。开口148可以通过对隔离区146有选择性(例如，以比去除记忆体薄膜142以及半导体薄膜144的材料更快的速率选择性的去除隔离区146的材料)。蚀刻可以是任何可接受的蚀刻制程，例如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性粒子束蚀刻(NBE)、类似制程或其组合。蚀刻可以是非等向性的。举例来说，开口148可以通过使用氨气(NH3)以及氟化氢(HF)气体的干蚀刻穿过隔离区146形成，干蚀刻可以使用具有随后形成导线的图案的蚀刻遮罩来执行。
在图19A至图19B中，在半导体薄膜144的侧壁上的开口148中形成导线152。因此，导线152延伸穿过隔离区146。如下文中更详细讨论的，导线152是在Z方向上延伸的圆柱，将被分成晶体管54的位元线以及源极线(见图1A至图1B)。因此，导电线152与半导体薄膜144的部分接触形成，使得位元线以及源极线将邻接晶体管54的通道区。在隔离区146延伸穿过记忆体薄膜142的实施例中，导线152与部分记忆体薄膜142接触形成。
作为形成导电线152的示例，诸如扩散阻挡层、黏附层或类似物的衬垫以及主层在开口148中形成。衬垫可以由导电材料形成，例如金属或金属氮化物，例如钛、氮化钛、钽、氮化钽或类似物，其可以通过保形沉积制程沉积，例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)或类似制程。在一些实施例中，衬垫可以包括黏附层并且至少一部分黏附层可以被处理以形成扩散阻挡层。主层可以由导电材料形成，例如金属，例如钨、钴、钌、铝、镍、铜、铜合金、银、金或类似材料，其可以通过原子层沉积、化学气相沉积、物理气相沉积或类似制程。在一些实施例中，导线152以及字元线126包括相同的导电材料(例如，钨)。在一些实施例中，导线152包括由氮化钛形成的衬垫以及由钨形成的主层。随后对各个层施用去除制程以去除上介电层106/字元线126、记忆体薄膜142、半导体薄膜144以及隔离区146。在去除制程之后留在开口148中的材料形成导线152。去除制程可以是平坦化制程，例如化学机械研磨(CMP)制程、回蚀制程、其组合等。在平坦化制程之后，上介电层106/字元线126、记忆体薄膜142、半导体薄膜144、隔离区146以及导线152的顶表面是共面的(在制程变异范围内)使得它们彼此处于同一水平。
在图20A至第20B中，隔离区的开口154通过导线152形成。开口154将半导体薄膜144与导线152分开以形成晶体管54(见图1A至图1B)。具体而言，将每条导线152分开以形成位元线152B以及源极线152S。开口154可以将导线152分成宽度相等或不相等的位元线152B以及源极线152S。如上所述，位元线152B以及源极线152S充当晶体管54的源极/漏极电极。在所绘示实施例中，开口154不延伸穿过记忆体薄膜142。在另一实施例中，开口154延伸穿过记忆体薄膜142使得其将记忆体薄膜142分开。在形成开口154之后，每个晶体管54包括记忆体薄膜142的一部分、半导体薄膜144的一部分、位元线152B的一部分，以及源极线152S的一部分。
在本实施例中，位元线152B以及源极线152S以交错布置形成。具体而言，位元线152B以及源极线152S以交替图案布置，并且沿X方向彼此相邻的位元线152B/源极线152S沿Y方向彼此横向偏移。如随后将更详细描述的，使位元线152B和源极线152S彼此横向偏移消除了在随后互连晶体管以形成功能记忆体时对横向互连的需要。在另一实施例中，位元线152B和源极线152S不形成交错布局，使得沿X方向彼此相邻的位元线152B/源极线152S沿Y方向横向对齐。
开口154可以通过对半导体薄膜144及/或导线152有选择性的蚀刻制程形成(例如，以比去除记忆体薄膜142的材料更快的速率选择性的去除半导体薄膜144及/或导线152的材料)。蚀刻可以是任何可接受的蚀刻制程，例如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性粒子束蚀刻(NBE)、类似制程或其组合。蚀刻可以是非等向性的。举例来说，开口154可以通过使用例如与氢气(H2)或氧气(O2)混合的C4F6的干蚀刻来形成，这可以使用具有随后形成的隔离区图案的蚀刻遮罩来执行。
在图21A至图21B中，隔离区156在开口154中形成。隔离区156因此延伸穿过导线152以及半导体薄膜144。作为形成隔离区156的示例，隔离材料在开口154中形成。隔离材料可以是氧化硅或氧化铝等氧化物。氮化物例如氮化硅；碳化物例如碳化硅；类似物；或其组合，例如氮氧化硅、碳氧化硅、碳氮化硅、氧碳氮化硅或类似物，其可以通过化学气相沉积、原子层沉积等沉积。在一些实施例中，隔离区156由氧化硅形成。随后对各个层施用去除制程以去除上部介电层106/字元线126、记忆体薄膜142、半导体薄膜144、隔离区146、源极线152S以及位元线152B。在去除制程之后保留在开口154中的隔离材料形成隔离区156。去除制程可以是平坦化制程，例如化学机械研磨(CMP)制程、回蚀制程、其组合或类似制程。在平坦化制程之后，上介电层106/字元线126、记忆体薄膜142、半导体薄膜144、隔离区146、源极线152S、位元线152B并且隔离区156的顶面为共面的(在制程变异范围内)使得它们彼此处于同一水平。
在图22A至图22C中，用于互连结构的一或多个互连层160在中间结构上方形成。互连层160各自包括介电层164中的互连162。介电层164可以包括一或多层介电材料，例如一或多层低介电(LK)或超低介电(ELK)介电材料。互连162可以是在介电层164中形成的金属互连(包括导线162L以及导电通孔162V)。互连162连接到位元线152B以及源极线152S以及互连晶体管54以形成功能记忆体。互连层160可以通过镶嵌制程形成，例如单镶嵌制程、双镶嵌制程或类似制程。
如上所述，介电层106以及字元线126可以形成为阶梯配置。在这样的实施例中，连接到字元线126的暴露部分的导电接触166可以在金属间介电质116中形成。举例来说，在形成上覆互连层160之前，可以重新沉积金属间介电质116的材料以填充沟槽122的任何剩余部分(参见图11)，随后可以通过金属间介电质116形成导电接触166。导电接触166可以通过镶嵌制程形成，例如单镶嵌制程、双镶嵌制程或类似镶嵌制程形成。
第一级导电通孔162V1在源极线152S、位元线152B上方并连接到源极线152S、位元线152B(参见图22A至图22B)。第一级导电通孔162V1是指形成在位元线152B、源极线152S以及金属间介电质116上的第一互连层160A中的该些导电通孔162V。此外，第一级导电通孔162V1连接到字元线126并穿过导电触166(见图22C)。第一级导线162L1在第一级导电通孔162V1上方并连接到第一级导电通孔162V1(参见图22B)。第一级导线162L1是指第一互连层160A中的该些导线162L。第一级导线162L1包括位元线互连162B(其连接至位元线152B)、源极线互连162S(连接至源极线152S)以及字元线互连(未单独绘示出)(其连接至字元线126)。在位元线152B以及源极线152S以具有交替图案的交错布置形成的实施例中，位元线互连162B以及源极线互连162S可以形成为直导线。因此可以从互连层160中省略横向互连，从而容许位元线互连162B以及源极线互连162S形成在形成于位元线152B以及源极线152S上的第一互连层160A中。在位元线152B以及源极线152S不以交错布置形成的另一实施例中，位元线互连162B以及源极线互连162S可以在形成在第二互连层160B中，第二互连层160B在位元线152B、源极线152S以及金属间介电质116上形成，且横向互连可以在第一互连层160A中形成以将位元线互连162B以及源极线互连162S分别连接到位元线152B以及源极线152S。
图23至图24是根据一些其他实施例的记忆阵列50的制造中间阶段的视图。图23至图24是沿图1A以及图21B中的参考剖面A-A'显示的剖面图。记忆阵列50的一部分被绘示出。该实施例类似于图2至图22C的实施例，不同之处在于导电间隔物136是通过多重图案化制程形成的。多重图案化制程可以是双重图案化制程、四重图案化制程或类似制程。使用多重图案化制程形成记忆阵列50容许以低图案密度执行每个图案化制程，这有助于减少记忆阵列50中的缺陷。
图23是在与图16类似的制造阶段(例如，在形成导电间隔物136之后)的记忆阵列50的剖面图。在本实施例中，导电间隔物136通过双重图案化制程形成。双重图案化制程包括分别形成第一子集的导电间隔物136A以及形成第二子集的导电间隔物136B。在一些实施例中，导电间隔物136A由与导电间隔物136B不同的功函数材料形成，使得导电间隔物136A的材料具有与导电间隔物136B的材料不同的电阻率及/或不同的功函数。如此一来，具有不同阈值电压的晶体管的记忆单元可以在同一记忆阵列50中形成。形成具有不同阈值电压的晶体管的记忆单元容许在访问共享共用位元线152B或共用源极线152S的记忆单元时，更容易区分记忆单元。在另一实施例中，导电间隔物136A、136B由相同的功函数材料形成。
作为形成导电间隔物136A、136B的示例，可以在阶梯结构114中图案化沟槽122A的第一子集(参见图11)。沟槽122A能以参照图11描述的方式被图案化。牺牲层108的被沟槽122A暴露的部分可以随后用字元线126代替。牺牲层108能以参照图12至图13描述的方式用字元线126代替。侧壁凹槽132随后可以在沟槽122A中形成。侧壁凹槽132能以参照图14描述的方式形成。随后可以在沟槽122A的侧壁凹槽132中形成导电间隔物136A。电间间隔物136A能以参照图14至图16描述的方式形成。在形成导电间隔物136A之后或之前，可以在阶梯结构114中图案化沟槽122B的第二子集(参见图11)。可以按照关于图11描述的方式对沟槽122B进行图案化。随后可以用字元线126替换牺牲层108的被沟槽122B暴露的部分。牺牲层108能以参照图12至图13描述的方式用字元线126代替。随后可以在沟槽122B中形成侧壁凹槽132。侧壁凹槽132能以参照图14描述的方式形成。随后可以在沟槽122B的侧壁凹槽132中形成导电间隔物136B。导电间隔物136B能以参照图14至图16描述的方式形成。在本实施例中，沟槽122A以及在沟槽122A中的侧壁凹槽132是在第一图案化制程中形成，沟槽122B以及在沟槽122B中的侧壁凹槽132是在第二图案化制程中形成的，第二图案化制程不同于第一图案化制程。举例来说，可以在第一图案化制程之后执行第二图案化制程。
图24是在与图22A类似的制造阶段的记忆阵列的剖面图(例如，在形成互连层160之后)。可以对图23的结构执行适当的制程步骤，例如针对图16至图22C描述的那些以获得图24的结构。在导电间隔物136A由与导电间隔物136B不同的功函数材料形成的实施例中，每条位元线152B以及源极线152S接触由相同功函数材料形成的导电间隔物136A、136B。因此，由位元线152B以及源极线152S选择的每个晶体管具有相同的功函数。相反的，每条字元线126接触由不同功函数材料形成的导电间隔物136A、136B。举例来说，导电间隔物136A可以接触字元线126的第一侧壁，并且导电间隔物136B可以接触与字元线126相对的第二侧壁。因此，字元线126可用于通过改变通过字元线126施加的电压来选择具有所需功函数的晶体管。
实施例可以实现一些优势。包括导电间隔物136容许通过选择导电间隔物136的功函数材料而非通过选择字元线126的材料来调谐晶体管的功函数。字元线126因此可以由具有低电阻率(例如钨)的材料形成，同时仍允许调谐晶体管的功函数。降低字元线126的电阻有助于提高记忆阵列50的性能。此外，导电间隔物136用作黏附层以提高字元线126以及记忆体薄膜142之间的黏附性。因此可以减少栅极介电质与晶体管54的栅极之间的界面陷阱数量(参见图1A至图1B)。减少界面陷阱数量可以增加记忆体薄膜142的耐用性，容许其维持更多的读/写周期并增加记忆阵列50的寿命。
在一实施例中，一种装置包括：基板上方的第一字元线，第一字元线包括第一导电材料；第一位元线，与第一字元线相交；位于第一位元线与第一字元线之间的第一记忆体薄膜；以及在第一记忆体薄膜与第一字元线之间的第一导电间隔物，第一导电间隔物包括第二导电材料，第二导电材料具有与第一导电材料不同的功函数，第一导电材料具有比第二导电材料低的电阻率。在一些实施例中，该装置还包括：第二位元线，与第一字元线相交；第二记忆体薄膜，在第二位元线与第一字元线之间；第二导电间隔物，位于第二记忆体薄膜与第一字元线之间，第二导电间隔物包括第二导电材料。在一些实施例中，该装置还包括：与第一字元线相交的第二位元线；第二记忆体薄膜，在第二位元线与第一字元线之间；以及在第二记忆体薄膜与第一字元线之间的第二导电间隔物，第二导电间隔物包括第三导电材料，第三导电材料具有与第二导电材料以及第一导电材料不同的功函数，第一导电材料具有比第三导电材料低的电阻率。在一些实施例中，该装置还包括：在第一字元线上方的第二字元线，第一位元线与第二字元线相交；位于第一位元线和第二字元线之间的第二记忆体薄膜；第二导电间隔物，位于第二记忆体薄膜与第二字元线之间，第二导电间隔物包括第二导电材料。在该装置的一些实施例中，第一导电间隔物设置在第一字元线的侧壁上，并且该装置还包括：介电层，位于基板上方，第一字元线以及第一导电间隔物设置在一对介电层之间。第一字元线的侧壁从介电层的侧壁凹槽，第一导电间隔物的外侧壁与介电层的侧壁齐平。在所述装置的一些实施例中，第一字元线包括位于衬垫层之间的主层，第一导电间隔物设置在主层的侧壁以及衬垫层的侧壁上，并且该装置还包括：基板上方的介电层，第一字元线以及第一导电间隔物，设置在一对介电层之间，主层的侧壁从介电层的侧壁凹进第一距离，衬垫层的侧壁从介电层的侧壁凹进第二距离，第二距离小于第一距离。在此装置的一些实施例中，第一导电材料是钨，第二导电材料是钴、钌、钨、氮化钨、碳氮化钨、钼、氮化钼或氮化钛。在该装置的一些实施例中，第一记忆体薄膜具有大于第一导电间隔物的厚度。
在一实施例中，一种装置包括：基板上方的记忆单元，该记忆单元包括薄膜晶体管，该薄膜晶体管包括：栅极，包括第一导线以及功函数调谐层的一部分，功函数调谐层设置在第一导线的侧壁上，第一导线沿第一方向延伸。栅极介电质，包括记忆体薄膜的一部分，记忆体薄膜设置在功函数调谐层的侧壁上；通道区，包括半导体薄膜的一部分，半导体薄膜设置在记忆体薄膜的一侧壁上；源极/漏极电极，包括第二导线的一部分，第二导线设置在半导体薄膜的侧壁上，第二导线沿第二方向延伸，第二方向垂直于第一方向。在该装置的一些实施例中，第一导线以及第二导线包括第一导电材料，功函数调谐层包括第二导电材料，且第一导电材料具有低于第二导电材料的电阻率。在该装置的一些实施例中，第一导线以及第二导线包括第一导电材料，功函数调谐层包括第二导电材料，并且第一导电材料具有与第二导电材料不同的功函数。在一些实施例中，该装置还包括：互连线，在记忆单元上方，互连线连接到第一导线以及第二导线。
在一个实施例中，一种方法包括：在一对介电层之间形成字元线，字元线由第一导电材料形成；凹陷字元线的第一侧壁从介电层的第一侧壁以在介电层之间形成第一侧壁凹槽；形成导电间隔物在第一侧壁凹槽中以及字元线的第一侧壁上，第一导电间隔物由第二导电材料形成，第二导电材料不同于该第一导电材料；形成记忆体薄膜在第一导电间隔物的侧壁以及介电层的第一侧壁上；形成半导体薄膜在记忆体薄膜的侧壁上；形成位元线在半导体薄膜的侧壁上。在一些实施例中，此方法还包括：凹陷字元线的第二侧壁从介电层的多个第二侧壁以形成在介电层之间的第二侧壁凹槽，字元线的第二侧壁与字元线的第一侧壁相对；以及形成第二导电间隔物在第二侧壁凹槽中以及字元线的第二侧壁上，第二导电间隔物由第三导电材料形成，第三导电材料不同于第二导电材料以及第一导电材料。在此方法的一些实施例中，字元线的第一侧壁在第一图案化制程中凹陷，字元线的第二侧壁在第二图案化制程中凹陷，并且在第二图案化制程在第一图案化制程之后执行。在一些实施例中，此方法还包括：凹陷字元线的第二侧壁从介电层的多个第二侧壁以形成在介电层之间的第二侧壁凹槽，字元线的第二侧壁与字元线的第一侧壁相对；以及形成第二导电间隔物在第二侧壁凹槽中以及字元线的第二侧壁上，第二导电间隔物由第二导电材料形成。在该方法的一些实施例中，字元线的第一侧壁以及字元线的第二侧壁在相同的图案化制程中被凹陷。在该方法的一些实施例中，形成字元线包括：蚀刻出沟槽在阶梯结构中，阶梯结构包括介电层以及在介电层之间的牺牲层；去除牺牲层的部分以形成在介电层之间的侧壁开口；沉积第一导电材料在侧壁开口以及沟槽中；去除沟槽中第一导电材料的部分，第一导电材料的一部分留在形成字元线的侧壁开口中。在该方法的一些实施例中，形成第一导电间隔物包括：在第一侧壁凹槽以及沟槽中沉积第二导电材料；去除沟槽中的第二导电材料的部分，第二导电材料的一部分留在形成第一导电间隔物的第一侧壁凹槽中。在该方法的一些实施例中，第二导电材料在小于或等于500℃的温度下沉积。
前述揭露概述了若干实施例的特征，以便本领域技术人员可以更好地理解本揭露的各方面。本领域技术人员将理解，他们可以容易地使用本揭露作为设计或修改其他过程和结构的基础，以实现与本说明书介绍的实施例相同的目的及/或实现相同的优点。本领域技术人员也将认识到，这样的等效构造并不脱离本揭露的精神和范围，在不脱离本揭露的精神和范围的情况下，可以对本文进行各种变化、替换和变更。

Claims (10)

1.一种记忆体装置，其特征在于，包括：
一第一字元线，在一基板上方，该第一字元线包括一第一导电材料；
一第一位元线，与该第一字元线相交；
一第一记忆体薄膜，在该第一位元线与该第一字元线之间；以及
一第一导电间隔物，在该第一记忆体薄膜与该第一字元线之间，该第一导电间隔物包括一第二导电材料，该第二导电材料具有与该第一导电材料不同的一功函数，该第一导电材料具有低于第二导电材料的一电阻率。
2.如权利要求1所述的装置，其特征在于，还包括：
一第二位元线，与该第一字元线相交；
一第二记忆体薄膜，在该第二位元线与该第一字元线之间；以及
一第二导电间隔物，在该第二记忆体薄膜与该第一字元线之间，该第二导电间隔物包括该第二导电材料。
3.如权利要求1所述的装置，其特征在于，还包括：
一第二字元线，与该第一字元线相交；
一第二记忆体薄膜，在该第二位元线与该第一字元线之间；以及
一第二导电间隔物，在该第二记忆体薄膜与该第一字元线之间，该第二导电间隔物包括一第三导电材料，该第三导电材料具有与该第二导电材料以及该第一导电材料不同的一功函数，该第一导电材料具有低于该第三导电材料的一电阻率。
4.如权利要求1所述的装置，其特征在于，还包括：
一第二字元线，在该第一字元线上方，该第一位元线与该第二字元线相交；
一第二记忆体薄膜，在该第一位元线与该第二字元线之间；以及
一第二导电间隔物，在该第二记忆体薄膜与该第二字元线之间，该第二导电间隔物包括该第二导电材料。
5.如权利要求1所述的装置，其特征在于，该第一导电间隔物设置在该字元线的一侧壁上，该装置还包括：
多个介电层，在该基板上方，该第一字元线以及第一导电间隔物设置在一对该间隔层之间，该第一字元线的该侧壁从该介电层的侧壁凹槽，该第一导电间隔物的一外侧壁与该介电层的该侧壁齐平。
6.一种记忆体装置，其特征在于，包括：
一记忆单元，在一基板上方，该记忆单元包括一薄膜晶体管，该薄膜晶体管还包括：
一栅极，包括一第一导线以及一功函数调谐层的一部分，该功函数调谐层设置在该第一导线的一侧壁上，该第一导线沿着一第一方向延伸；
一栅极介电质，包括一记忆体薄膜的一部分，该记忆体薄膜设置在该功函数调谐层的一侧壁上，
一通道区，包括一半导体薄膜的一部分，该半导体薄膜设置在该记忆体薄膜的一侧壁上；以及
一源极/漏极电极，包括一第二导线的一部分，该第二导线设置在该半导体薄膜的一侧壁上，该第二导线沿着一第二方向延伸，该第二方向垂直于该第一方向。
7.如权利要求6所述的装置，其特征在于，该第一导线以及该第二导线包括一第一导电材料，该功函数调谐层包括一第二导电材料，且该第一导电材料具有低于该第二导电材料的一电阻率。
8.如权利要求6所述的装置，其特征在于，该第一导线以及该第二导线包括一第一导电材料，该功函数调谐层包括一第二导电材料，且该第一导电材料具有与该第二导电材料不同的一功函数。
9.一种记忆体装置的形成方法，其特征在于，包括：
形成一字元线在一对介电层之间，该字元线由一第一导电材料形成；
凹陷该字元线的一第一侧壁从该介电层的第一侧壁以在该些介电层之间形成一第一侧壁凹槽；
形成一导电间隔物在该第一侧壁凹槽中以及该字元线的该第一侧壁上，该第一导电间隔物由一第二导电材料形成，该第二导电材料不同于该第一导电材料；
形成一记忆体薄膜在该第一导电间隔物的一侧壁以及该介电层的该第一侧壁上；
形成一半导体薄膜在该记忆体薄膜的一侧壁上；以及
形成一位元线在该半导体薄膜的一侧壁上。
10.如权利要求9所述的方法，其特征在于，还包括：
凹陷该字元线的一第二侧壁从该些介电层的多个第二侧壁以形成在该些介电层之间的一第二侧壁凹槽，该字元线的该第二侧壁与该字元线的该第一侧壁相对；以及
形成一第二导电间隔物在该第二侧壁凹槽中以及该字元线的该第二侧壁上，该第二导电间隔物由一第三导电材料形成，该第三导电材料不同于该第二导电材料以及该第一导电材料。
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