CN116137157A - 集成电路 - Google Patents

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CN116137157A CN202111503420.8A CN202111503420A CN116137157A CN 116137157 A CN116137157 A CN 116137157A CN 202111503420 A CN202111503420 A CN 202111503420A CN 116137157 A CN116137157 A CN 116137157A
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Abstract

本公开涉及一种集成电路包括至少一个第一存储器区块、至少一个第二存储器区块以及焊垫配置区。第一存储器区块以及第二存储器区块分别设置在集成电路的两侧，其中第一存储器区块以及第二存储器区块的每一个包括具有三维架构的存储单元阵列。第一存储器区块以及第二存储器区块并对称焊垫配置区以进行设置。焊垫配置区中设置多个焊垫，焊垫分别电性耦接至第一存储器区块以及第二存储器区块。

Description

集成电路
技术领域
本公开是有关于一种集成电路，且特别是有关于一种可降低布局面积的集成电路。
背景技术
在现有的技术领域中，在存储器芯片中，焊垫配置区总是被设置在集成电路的边缘。这样的设置方式，当集成电路中具有多个存储器区块时，为了使焊垫可以与相距较远的存储器区块产生电性耦接，常需要利用传输导线，以复杂的绕线方式通过一个相对长的跑线路径来完成。这样一来，集成电路常需要额外设置一个区域来容置这些传输导线，造成布局面积的增加。并且，过长的传输导线也常提供多余的寄生电阻，传输导线间也形成多余的寄生电容。这些寄生效应也会使得传输导线上所传输的信号及电源质量下降，影响到集成电路的表现度。
公开内容
本公开的至少一实施例中，提供多种集成电路，可减短焊垫与存储器区块间的传输导线的长度，降低集成电路的布局面积，并提升信号的传输效益。
本公开的一实施例中，集成电路包括至少一个第一存储器区块、至少一个第二存储器区块以及焊垫配置区。第一存储器区块以及第二存储器区块分别设置在集成电路的两侧，其中至少一个第一存储器区块以及至少一个第二存储器区块的每一个包括具有三维架构的存储单元阵列。至少一个第一存储器区块以及至少一个第二存储器区块并对称焊垫配置区以进行设置。焊垫配置区中设置多个焊垫，焊垫分别电性耦接至第一存储器区块以及第二存储器区块。
本公开的另一实施例中，集成电路包括相邻的两个第一存储器区块以及相邻的两个第二存储器区块以及焊垫配置区。第一存储器区块以及第二存储器区块分别设置在集成电路的两侧。第一存储器区块以及第二存储器区块的每一个包括具有三维架构的存储单元阵列以及介于存储单元阵列以及第一存储器区块间的最短间距。焊垫配置区设置在第一存储器区块以及第二存储器区块间，其中多个焊垫设置在焊垫配置区中并分别电性耦接至第一存储器区块以及第二存储器区块。
基于上述，本公开的诸多实施例中集成电路通过使第一存储器区块以及第二存储器区块对称于焊垫配置区来进行配置，以使第一存储器区块以及第二存储器区块可以与焊垫配置区中相邻的焊垫进行电性耦接。如此一来，焊垫与第一存储器区块以及第二存储器区块间连接的传输导线的长度，可以有效的被减小。且不需要设置额外的布局区域，来进行传输导线的设置，可有效降低所需的布局区域的面积。
附图说明
图1为本公开一实施例的集成电路的示意图。
图2为本公开另一实施例的集成电路的示意图。
图3为图2实施例的存储器区块210、230的局部放大图。
图4为本公开实施例的集成电路中的存储器区块的剖面图。
图5为本公开明实施例的集成电路中的存储器区块与焊垫配置区的位置关系的示意图。
图6A以及图6B分别为本公开实施例的集成电路的控制电路与焊垫的耦接关系的不同实施方式的示意图。
图7A以及图7B分别为本公开实施例的集成电路的不同实施方式的示意图。
附图标记说明
100、200、500、701、702：集成电路
110、120、210、220、230、240、400、510～540、710～780：存储器区块
130、250、550、790：焊垫配置区
211、221、231、241、411：地址译码电路
212、222、232、242：存储单元阵列
213、223、233、243、413、521～541：感测电路
214、224、234、244、514～544、610：控制电路
401：导电层
402：叠层结构
404：第一材料
412：电荷储存结构
420：垂直通道结构
426、426t、426b：导体层
D1：长度
D2：距离
EXT：延伸部
MA：存储单元阵列
MC1：存储单元群
MT1～MTN：金属层
PD：焊垫
SC：阶梯结构
VIA1～VIAN、CNT：连接结构
具体实施方式
请参照图1，图1为本公开一实施例的集成电路的示意图。集成电路100包括存储器区块110、120以及焊垫配置区130。存储器区块110、120分别设置在集成电路100的两侧上，并对称焊垫配置区130来进行设置。具体来说明，焊垫配置区130可位于集成电路100的中心部位。
焊垫配置区130中具有多个焊垫PD。焊垫PD通过多条传输导线，以分别与存储器区块110以及120电性耦接。在本实施例中，焊垫PD可以为输入输出焊垫(I/O Pad)。焊垫PD的每一个，可作为传输信号或电源电压的传输介质。
另外，在本实施例中，存储器区块110以及120可具有相同的电路架构，并对称的布局在焊垫配置区130的两侧。通过这样的布局方式，存储器区块110以及120皆可与焊垫配置区130相邻。存储器区块110以及120与对应的焊垫PD间，可以利用多条传输导线，在不进行绕线的情况下，完成存储器区块110以及120与对应的焊垫PD间的电性耦接动作。也就是说，存储器区块110以及120与对应的焊垫PD间的传输导线的长度可以有效的减小，可降低传输导线所需的布局面积，并可降低传输导线的等效电阻，提升传输信号以及电源电压的传输效益。
以下请参照图2，图2为本公开另一实施例的集成电路的示意图。集成电路200包括存储器区块210、220、230、240以及焊垫配置区250。存储器区块210以及220设置在集成电路200的相同的第一侧边上，存储器区块230以及240设置在集成电路200的相同的第二侧边上。焊垫配置区250则设置在上述的第一侧边以及第二侧边间。也就是说，存储器区块210以及230对称于焊垫配置区250，存储器区块220以及240也对称于焊垫配置区250。
此外，存储器区块210包括地址译码电路211、存储单元阵列212、感测电路213以及控制电路214；存储器区块220包括地址译码电路221、存储单元阵列222、感测电路223以及控制电路224；存储器区块230包括地址译码电路231、存储单元阵列232、感测电路233以及控制电路234；存储器区块240包括地址译码电路241、存储单元阵列242、感测电路243以及控制电路244。在本实施例中，存储器区块210、220、230以及240具有相同的电路架构。
以在本实施例中，以存储器区块210为例，存储单元阵列212为三维架构的存储单元阵列。也就是说，存储单元阵列212可以为三维的或非门(NOR)、与门(AND)或与非门(NAND)快闪存储单元阵列。
存储单元阵列212可以堆叠在感测电路213的上方。感测电路243用于感测存储单元阵列212提供的读出数据。地址译码电路211用以提供一地址信号，并使存储单元阵列212根据地址信号以执行存取动作。控制电路214则用以产生控制信号以控制存储单元阵列212的存取动作。
在本实施例中，存储器区块210～240的控制电路214～244皆邻近焊垫配置区250来进行设置。控制电路214～244的每一个上并具有多个端点，这些端点并电性耦接焊垫配置区250中对应的多个焊垫。控制电路214与234可对称于焊垫配置区250来进行设置，控制电路224与244同样可对称于焊垫配置区250来进行设置。如此一来，控制电路214、224、234以及244上的端点，可以通过传输导线，以短的线距，来与焊垫配置区250上的焊垫电性耦接。
附带一提的，本实施例中的集成电路200中的存储器区块的数量为4个，也就是22个。
以下请参照图3，图3为图2实施例的存储器区块210、220的局部放大图。在X、Y轴形成的坐标平面上，存储器区块210中，多个存储单元群MC1形成存储单元阵列212。部分的存储单元群MC1并堆栈设置在感测电路213上。地址译码电路211与感测电路213及存储单元群MC1相邻配置。地址译码电路211用以提供地址信号至存储单元阵列212。同样的，存储器区块220中，多个存储单元群MC2形成存储单元阵列222。部分的存储单元群MC2并堆叠设置在感测电路223上。地址译码电路221与感测电路223及存储单元群MC2相邻配置。地址译码电路221用以提供地址信号至存储单元阵列222。
值得注意的，在本实施例中，存储器区块210、220与焊垫间的传输导线，可以不用通过存储器区块210、220间的区域来进行布局。存储器区块210、220间的区域可提供以进行存储器区块210、220的周边电路的布局，不需要过大的面积。因此，在本实施例中，存储器区块210的存储单元阵列与存储器区块220的存储单元阵列间的最短间隔距离D2可以为存储器区块210的存储单元阵列的长度D1的1/200以下。可以得知，存储器区块210、220间的距离可以有效的被减小。
以下并请参照图4，图4为本公开实施例的集成电路中沿图3的X轴的存储器区块的剖面图。存储器区块400包括地址译码电路411、存储单元阵列MA以及感测电路413。地址译码电路411与感测电路413相邻配置。地址译码电路411并通过阶梯结构SC的多条导线以耦接至存储单元阵列MA，其中阶梯结构SC为阶梯状配置的字线布线区。存储单元阵列MA由多个叠层结构(如叠层结构402)所构建，叠层结构402可形成在导电层401上。其中，叠层结构402包括交替堆叠的多个第一材料(可例如是介电层)404与多个导体层(字线)426。垂直通道结构420贯穿叠层结构402。电荷储存结构412环绕垂直通道结构420的侧壁。如图4所示，感测电路413设置在存储单元阵列MA下。地址译码电路411设置在阶梯结构SC下。控制电路(未示出)也设置在存储单元阵列MA下。在图4中，最顶层的导体层426t可以作为串选择线(string selection line，SSL)，最底层的导体层426b可以作为接地选择线(groundselection line，GSL)。
以下请参照图5，图5为本公开实施例的集成电路中的存储器区块与焊垫配置区的位置关系的示意图。其中，集成电路500包括存储器区块510～540以及焊垫配置区550。存储器区块510中具有感测电路511以及控制电路514；存储器区块520中具有感测电路521以及控制电路524；存储器区块530中具有感测电路531以及控制电路534；存储器区块540中则具有感测电路541以及控制电路544。
存储器区块510以及530对称于焊垫配置区550来进行配置，存储器区块520以及540同样对称于焊垫配置区550来进行配置。如此一来，存储器区块510中的控制电路514，存储器区块520中的控制电路524，存储器区块530中的控制电路534，以及存储器区块540中的控制电路544均可以就近与相邻的焊垫配置区550中的焊垫，通过传输导线进行电性耦接。如此一来，控制电路514～544与对应的焊垫PD间的传输导线的长度可以有效减小。且上述的传输导线在布在线没有绕线的需求，可有效降低布局的面积。
在本实施例中，焊垫PD的每一个可以用来传输电源电压或接地电压。或者，焊垫PD的每一个也可以用来进行传输信号的收发动作，没有一定的限制。
附带一提的，控制电路514～544分别耦接至感测电路511～541。控制电路514～544并传送信号以分别操控感测电路511～541的读出数据的感测动作。
关于控制电路514～544与焊垫间的电性耦接细节，请参照图6A以及图6B分别为本公开实施例的集成电路的控制电路与焊垫的耦接关系的不同实施方式的示意图。在图6A中，焊垫PD设置在集成电路的焊垫配置区中，并可用以作为电源电压或接地电压的收发介质。在本实施方式中，焊垫PD直接连接于第一层的金属层MT1。金属层MT1则通过连接结构VIA1连接金属层MT2，金属层MT2则通过连接结构VIA2以连接至下层的金属层。依此类推，最底层的金属层MTN可通过连接结构CNT以直接连接至控制电路610的电源接收端。
在图6A的实施方式中，第一层的金属层MT1的垂直投影可覆盖控制电路610的电源接收端。也就是说，焊垫PD与控制电路610的电源接收端间，可以在最节省布局面积的条件下，形成彼此间的电性耦接。
在图6B中，在另一实施方式中，焊垫PD设置在集成电路的焊垫配置区中，并同样可用以作为电源电压或接地电压的收发介质。焊垫PD可通过连接结构VIA1直接连接至金属层MT2。金属层MT2并可通过连接结构VIA2连接至下层的金属层。依此类推，通过交错配置的多个连接结构VIA1～VIAN以及金属层MT2～MTN，焊垫PD可电性耦接至金属层MTN。
值得注意的，在本实施方式中，金属层MTN可具有一延伸部EXT，其中，延伸部EXT的垂直投影面可覆盖控制电路610的电源接收端。并且，金属层MTN的延伸部EXT并可通过连接结构CNT以直接连接至控制电路610的电源接收端。
同样的，通过图6B的实施方式，焊垫PD与控制电路610的电源接收端间，也可以在最节省布局面积的条件下，形成彼此间的电性耦接。
附带一提的，在本公开其他实施方式中，延伸部EXT也可形成在金属层MT2～MTN中的任一层上，并非必要形成在金属层MTN上。
以下请参照图7A以及图7B，图7A以及图7B分别为本公开实施例的集成电路的不同实施方式的示意图。在图7A中，集成电路701包括存储器区块710～780以及焊垫配置区790。在位置配置上，存储器区块710、750对称于焊垫配置区790；存储器区块720、760对称于焊垫配置区790；存储器区块730、770对称于焊垫配置区790；存储器区块740、780则对称于焊垫配置区790。存储器区块710～780可具有相同的电路架构。
在本实施方式中，集成电路701中的存储器区块710～780的数量可以为8个。事实上，在本公开实施例中，存储器区块的数量可以是2的N次方，N可以为大于或等于0的整数。
在本实施方式中，存储器区块710～740排列在相同的第一列中，存储器区块750～780排列在相同的第二列中。焊垫配置区790则以列的方向，并设置在第一列以及第二列间。
在图7B中，集成电路702包括存储器区块710～740以及焊垫配置区790。在位置配置上，存储器区块710、720对称于焊垫配置区790；存储器区块730、740对称于焊垫配置区790。存储器区块710～740可具有相同的电路架构。
与前述实施方式不相同的，本实施方式的焊垫配置区750是以行的方向进行设置。存储器区块710以及730设置在相同的第一行上，存储器区块720以及740则设置在相同的第二行上。焊垫配置区790则可设置在第一行与第二行之间。
不论是图7A或是图7B的实施方式，存储器区块与焊垫配置区中的焊垫的电性耦接路径都可以有效的被减短，降低其间的传输导线的等效电阻。并且，存储器区块与焊垫配置区中的焊垫间，不需要通过需要绕线的传输导线相连接，有效减小电路布局所需要的面积。
综上所述，本公开的集成电路，通过在多个存储器区块间设置焊垫配置区。如此一来，这些存储器区块与焊垫配置区中相对应的焊垫间的传输导线的连接长度，可以有效得到缩减。如此一来，集成电路的布局面积可以有效被减小，且存储器区块与焊垫间的传输导线所提供的电阻也可有效被减小，提升传输信号(电源)的质量。

Claims (10)

1.一种集成电路，包括：
至少一个第一存储器区块以及至少一个第二存储器区块，分别设置在该集成电路的两侧，其中该至少一个第一存储器区块以及至少一个第二存储器区块的每一个包括具有三维架构的一存储单元阵列；以及
一焊垫配置区，其中该至少一个第一存储器区块以及该至少一个第二存储器区块对称该焊垫配置区以进行设置，该焊垫配置区中设置多个焊垫，这些焊垫分别电性耦接至该至少一个第一存储器区块以及该至少一个第二存储器区块。
2.根据权利要求1所述的集成电路，其中该至少一个第一存储器区块以及该至少一个第二存储器区块的每一个包括：
一地址译码电路，用于提供一地址信号；
该存储单元阵列，根据该地址信号以执行一存取动作；
一感测电路，感测该存储单元阵列提供的读出数据，其中该存储单元阵列堆叠在该感测电路上；以及
一控制电路，产生一控制信号以控制该存储单元阵列的该存取动作。
3.根据权利要求2所述的集成电路，其中该控制电路邻近该焊垫配置区进行设置，并电性耦接对应的这些焊垫。
4.根据权利要求2所述的集成电路，其中该控制电路的电源接收端通过多个金属层以及多个连接结构以电性耦接至一电源焊垫，其中这些金属层以及这些连接结构分别交错配置。
5.根据权利要求4所述的集成电路，其中该电源焊垫直接连接一第一金属层，该第一金属层的垂直投影面覆盖该控制电路的电源接收端。
6.根据权利要求4所述的集成电路，其中这些金属层的其中之一层具有一延伸部，其中该延伸部的垂直投影面覆盖该控制电路的电源接收端。
7.一种集成电路，包括：
相邻的两个第一存储器区块以及相邻的两个第二存储器区块，这些相邻的两个第一存储器区块以及这些相邻的两个第二存储器区块分别设置在该集成电路的两侧，这些相邻的两个第一存储器区块以及这些相邻的二第两个存储器区块的每一个包括具有三维架构的一存储单元阵列以及介于该存储单元阵列以及这些相邻的两个第一存储器区块间的一最短间距；以及
一焊垫配置区，设置在这些相邻的两个第一存储器区块以及这些相邻的两个第二存储器区块间，其中多个焊垫设置在该焊垫配置区中并分别电性耦接至这些相邻的两个第一存储器区块以及这些相邻的两个第二存储器区块。
8.根据权利要求7所述的集成电路，其中该最短间距小于该第一存储器区块的该存储单元阵列的长度的1/200。
9.根据权利要求7所述的集成电路，还包括设置在该存储单元阵列下的一感测电路。
10.根据权利要求7所述的集成电路，其中这些相邻的二第一存储器区块以及这些相邻的两个第二存储器区块的每一个包括设置成一阶梯结构并邻近该存储单元阵列的一译码电路。
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