JPH11330410A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH11330410A
JPH11330410A JP10128797A JP12879798A JPH11330410A JP H11330410 A JPH11330410 A JP H11330410A JP 10128797 A JP10128797 A JP 10128797A JP 12879798 A JP12879798 A JP 12879798A JP H11330410 A JPH11330410 A JP H11330410A
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semiconductor memory
memory device
bonding pads
memory array
center
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宏一郎 野田
Shigenobu Kato
茂信 加藤
Goro Kitsukawa
五郎 橘川
Michihiro Mishima
通宏 三島
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Hitachi Solutions Technology Ltd
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 ボンディングパッドや間接周辺回路の効率的
なレイアウトを実現することができる半導体記憶装置を
提供する。 【解決手段】 ＤＲＡＭ、ＳＤＲＡＭなどの大容量メモ
リであって、第１に、ボンディングパッドＰＳ，ＰＤを
バンク０〜バンク３からなる４バンク構成の上側に配置
されたメモリアレー領域ＵＬ，ＵＲと下側に配置された
メモリアレー領域ＤＬ，ＤＲとの間の中央ではなく、一
方の下側に寄せる。第２に、左右でボンディングパッド
ＰＳ，ＰＤの配置をずらし、右半分のボンディングパッ
ドＰＤは上に３０μｍ程度ずらす。ボンディングパッド
ＰＳ，ＰＤと下側のメモリアレー領域ＤＬ，ＤＲとの間
には、メモリアレー領域ＤＬ，ＤＲに近接する必要のあ
るセンスアンプ、カラムデコーダ、メインアンプだけを
配置し、間接周辺回路はボンディングパッドＰＳ，ＰＤ
の上側に置くように配置して構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
レイアウト技術に関し、特にＤＲＡＭ、シンクロナスＤ
ＲＡＭ（ＳＤＲＡＭ）などの大容量メモリの効率的なレ
イアウトのためのパッド配置に適用して有効な技術に関
する。
【０００２】
【従来の技術】本発明者が検討した技術として、ＤＲＡ
Ｍ、ＳＤＲＡＭでは、多ビット化（×４→×１６，×３
２）の傾向にあり、パッド数は増加の傾向にある。たと
えば、６４ＭビットＳＤＲＡＭ（×４，×８，×１６を
ボンディングオプションで実現）では、入出力ピン数は
パッケージでは５４ピンであるが、内部パッドには正規
信号パッド（アドレス、クロック、データなど）、電源
パッド、実験パッド、ボンディングオプションパッド
（×４〜×１６ビット切り換えやバンク数切り換え用）
を含めて約７０パッドが必要である。パッド寸法やその
間のスペースも必要で、シュリンク世代では次第にＬＯ
Ｃ方式のための１列に並べるのが困難になってきた。た
とえ、１列に並べても、その隙間にまとまったチャネル
領域や電源バス領域を確保することが困難になってき
た。
【０００３】また、最近の高集積メモリでは、降圧方式
を採用することが多く、チップ内部に多種類の電源線が
必要となる。外部電源として、ＶＤＤ，ＶＳＳ，ＶＤＤ
Ｑ，ＶＳＳＱ、内部電源として、ＶＰＥＲＩ（周辺回路
用），ＶＤＬ（メモリアレー用），ＶＰＰ（昇圧ワード
ドライバ用），ＶＢＢ（アレー基板バイアス用）などが
存在する。さらに、ノイズ対策として、メモリアレー用
（ＶＤＤＡ，ＶＳＳＡ）と一般周辺用（ＶＤＤ，ＶＳ
Ｓ）、入力回路用（ＶＤＤＩ，ＶＳＳＩ）とに分けられ
る。このように、ＤＲＡＭ、ＳＤＲＡＭなどのメモリに
おいては、多ビット化に伴うパッド数の増加によりパッ
ドの配置が困難になり、また高集積化により多種類の電
源線が必要となっている。
【０００４】なお、このようなＤＲＡＭ、ＳＤＲＡＭな
どの大容量メモリに関する技術としては、たとえば１９
９４年１１月５日、株式会社培風館発行の「アドバンス
トエレクトロニクスＩ−９ 超ＬＳＩメモリ」などに記
載される技術などが挙げられる。
【０００５】
【発明が解決しようとする課題】本発明者は、前記のよ
うなＤＲＡＭ、ＳＤＲＡＭなどの大容量メモリにおい
て、標準ピン配置の規則性に着目し、それと適合するパ
ッドや、いわゆる間接周辺回路（メモリセル、センスア
ンプ、デコーダなどの直接周辺回路を除く）の効率的な
レイアウトについて検討した。以下において、本発明者
が検討した内容を図８および図９を用いて説明する。
【０００６】まず、ＤＲＡＭ、ＳＤＲＡＭの標準ピン配
置について考える。図８は、６４ＭＳＤＲＡＭのピン配
置である。これによれば、上半分にデータ信号のピン
（ＤＱ＊）があり、下半分にアドレス信号、クロック信
号系のピン（Ａ＊，ＣＬＫ，ＣＫＥ，／ＲＡＳ，／ＣＡ
Ｓなど）がある。この事情は、ＳＤＲＡＭ以外のＥＤＯ
ＤＲＡＭでも同様である。このことは、チップ設計の観
点からは、９０度回転して考えると、チップの右半分で
データ信号系回路、左半分にアドレス信号、クロック信
号系回路があることを意味する。このように、性質の異
なるボンディングパッド群や回路群を、その性格に着目
し、効率的に配置することを考えた。
【０００７】図９は、従来のＬＯＣ組立用パッド配置で
ある。間接周辺回路領域のほぼ中央部にボンディングパ
ッドＰＳ，ＰＤを配置し、このボンディングパッドＰ
Ｓ，ＰＤの近傍には静電保護素子や入出力回路を配置
し、さらにボンディングパッドＰＳ，ＰＤの上下両側の
領域とメモリアレー領域ＵＬ，ＵＲ，ＤＬ，ＤＲの間に
制御回路、プリデコーダなどの内部回路を配置する。こ
の配置では、内部回路群がボンディングパッドＰＳ，Ｐ
Ｄで上下に区分けされるため、それら多数の信号のやり
取りを行うことが困難となる。また、上下に回路ブロッ
クが分かれると、それら用に電源バスラインが２組必要
となるので、電源配線領域が無駄になる、などの課題が
考えられる。
【０００８】そこで、本発明の目的は、ボンディングパ
ッドの近傍に配置される静電保護素子や入出力回路、さ
らにボンディングパッドの上下両側の領域とメモリアレ
ー領域との間に配置される内部回路の配線と寸法などを
考慮して、ボンディングパッドや間接周辺回路の効率的
なレイアウトを実現することができるＤＲＡＭ、ＳＤＲ
ＡＭなどの大容量メモリの半導体記憶装置を提供するも
のである。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】すなわち、本発明による半導体記憶装置
は、多数のボンディングパッドを有するＤＲＡＭ、ＳＤ
ＲＡＭなどの大容量メモリでのパッド配置について、ま
ず第１に、ボンディングパッド群をメモリアレー領域間
の中央ではなく、上下の一方に寄せるものである。第２
に、左右でボンディングパッドの配置をずらし、右側の
データ信号側のボンディングパッドはやや中央に戻すよ
うにしたものである。
【００１２】よって、前記半導体記憶装置によれば、第
１の特徴により、間接周辺回路を上下の他方側に集中し
て配置するので、ボンディングパッドの隙間を使って上
下でやり取りする信号数を少なくすることができる。さ
らに、間接周辺回路に必要な電源バスも１組だけ置けば
よい。
【００１３】また、第２の特徴により、アドレス信号、
クロック信号側は多数の信号チャネルを確保することが
できる。データ信号側では、アドレス信号、クロック信
号側ほど信号チャネルは要らないが、ボンディングパッ
ドの上下に隣接して巨大な出力トランジスタを置くのに
好適である。さらに、データ信号側では、出力トランジ
スタ専用電源といった特殊な電源が追加して必要となる
が、それを置くのにも好適である。
【００１４】この結果、チップ全体として、間接周辺回
路の効率的なレイアウトを行うことができ、チップ面積
の低減および信号経路の短縮による速度向上を達成する
ことができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００１６】図１(a),(b) は本発明の一実施の形態であ
る半導体記憶装置を示す概略レイアウト図と部分拡大
図、図２は本実施の形態の半導体記憶装置において、ボ
ンディングパッドの配置を示す概略レイアウト図、図３
はチップ中央部の回路ブロックの配置を示す概略レイア
ウト図、図４はチップ中央部のボンディングパッド・電
源線の配置を示す概略レイアウト図、図５はアドレス信
号、クロック信号のボンディングパッド回りを示す回路
図、図６はデータ信号のボンディングパッド回りを示す
回路図、図７はＬＯＣボンディング方式を示す概略平面
図である。
【００１７】まず、図１により本実施の形態の半導体記
憶装置の概略レイアウト構成を説明する。
【００１８】本実施の形態の半導体記憶装置は、たとえ
ばＤＲＡＭ、ＳＤＲＡＭなどの大容量メモリとされ、こ
のメモリチップ１０には、メインローデコーダ領域１
１、メインワードドライバ領域１２、カラムデコーダ領
域１３、周辺回路／ボンディングパッド領域１４、メモ
リセルアレー１５、センスアンプ領域１６、サブワード
ドライバ領域１７、交差領域１８などが周知の半導体製
造技術によって１個の半導体チップ上に形成されてい
る。この図１においては、水平方向が行方向（ワード線
方向）、垂直方向が列方向（ビット線方向）である。
【００１９】この大容量メモリにおいては、たとえば図
１に示すように、メモリチップ１０の行方向における左
側と右側、列方向における上側と下側にメモリセルアレ
ー１５などからなるメモリアレー領域がバンク０〜バン
ク３に４分割して配置される。この左側と右側とに配置
されたメモリアレー領域は、それぞれのメモリアレー領
域に対応するメインワードドライバ領域１２を介して中
央に配置されたメインローデコーダ領域１１を挟んで対
で配置されている。
【００２０】また、メモリチップ１０の上側と下側に配
置されたメモリアレー領域の中央側には、それぞれのメ
モリアレー領域に対応するカラムデコーダ領域１３が配
置されている。さらに、その中央部には、周辺回路／ボ
ンディングパッド領域１４として、ローアドレスバッフ
ァ、カラムアドレスバッファ、プリデコーダ、タイミン
グ発生回路、データ入出力回路などが配置され、さらに
外部接続用のボンディングパッドが設けられている。
【００２１】メモリアレー領域は、メモリセルアレー１
５の列方向にセンスアンプ領域１６が隣接して配置さ
れ、また行方向にサブワードドライバ領域１７が隣接し
て配置され、このセンスアンプ領域１６とサブワードド
ライバ領域１７との交差領域１８にはＦＸドライバ（サ
ブワードドライバ駆動用）、さらにセンスアンプ群の制
御回路（スイッチＭＯＳトランジスタなど）も配置され
ている。このメモリセルアレー１５に対して、ワード線
は行方向、ビット線は列方向としている。これとは逆の
配置でも本発明を用いることができることは自明であ
る。
【００２２】特に、本発明による実施の形態の大容量メ
モリにおいては、上側と下側に配置されたメモリアレー
領域の中央部の周辺回路／ボンディングパッド領域１４
に設けられたボンディングパッドの配置が工夫されてい
る。以下において、図２〜図７を用いて順に説明する。
【００２３】図２は、ボンディングパッドの配置図であ
る。前記図９と異なり、２つの特徴がある。まず第１
に、ボンディングパッドＰＳ，ＰＤをバンク０〜バンク
３からなる４バンク構成の上側に配置されたメモリアレ
ー領域ＵＬ，ＵＲと下側に配置されたメモリアレー領域
ＤＬ，ＤＲとの間の中央ではなく、一方に寄せる。図２
では下側に寄せている。第２に、左右でボンディングパ
ッドＰＳ，ＰＤの配置をずらし、右半分のボンディング
パッドＰＤはＰＳよりも上にずらし、相対的なずらし量
は３０μｍ程度である。ボンディングパッドＰＳ，ＰＤ
と下側のメモリアレー領域ＤＬ，ＤＲとの間には、メモ
リアレー領域ＤＬ，ＤＲに近接する必要のあるセンスア
ンプ、カラムデコーダ、メインアンプだけを配置し、い
わゆる間接周辺回路はボンディングパッドＰＳ，ＰＤの
上側に置く。
【００２４】第１の特徴である、ボンディングパッドＰ
Ｓ，ＰＤを全体に下側にずらすことにより、間接周辺回
路を上側に集中して配置するので、ボンディングパッド
ＰＳ，ＰＤの上下でやり取りする信号数が前記図９に比
べて格段に少なくなる。また、間接周辺回路に必要な電
源バスも上側に１組置けばよい。もちろん、カラムデコ
ーダ、メインアンプの電源は下側にも必要であるが、下
側では不要な電源が多数生まれ省略できる。
【００２５】第２の特徴である、右側のボンディングパ
ッドＰＤをやや上に戻すことにより、左側は間接周辺回
路にＸ／Ｙアドレス信号系や制御回路に伴う多数の信号
チャネルを確保できる。右側では、データに伴う入出力
回路が大部分であり、左側ほど信号チャネルは要らない
が、ボンディングパッドＰＤを上にずらすことは、ＰＤ
の上下に隣接して巨大な出力トランジスタを置くのに好
適である。さらに、右側では、出力トランジスタ専用電
源ＶＤＤＱ，ＶＳＳＱといった特殊な電源が追加して必
要となるが、それを置くのにも好適である。
【００２６】たとえば、ボンディングパッドＰＳ，ＰＤ
とメモリアレー領域ＵＬ，ＵＲ，ＤＬ，ＤＲとの間の寸
法は、上側に配置されたメモリアレー領域ＵＬ，ＵＲと
下側に配置されたメモリアレー領域ＤＬ，ＤＲとの間の
間隔Ｔが７００μｍ程度の場合に、左側のアドレス信
号、クロック信号系のボンディングパッドＰＳは中心か
ら２３０μｍ程度の間隔ＴＬをあけて配置され、データ
信号系のボンディングパッドＰＤは中心から２００μｍ
程度の間隔ＴＲをあけて配置されている。Ｔの領域には
メインアンプ、カラムデコーダを含むがセンスアンプは
含まれないものとする。このボンディングパッドＰＳと
ボンディングパッドＰＤとのずれは３０μｍ程度とな
る。
【００２７】図３は、チップ中央部の拡大図である。２
つの間接周辺回路群はＰＭＯＳトランジスタを背中合わ
せとするようにして置けば、ウェル分離を省略すること
ができ、また正側電源線を共用できる。メタル３層配線
構造とすると、上下のメモリアレー領域ＵＬ，ＵＲ，Ｄ
Ｌ，ＤＲの間の長辺領域では、メタル１層はセル内の素
子接続に使用し、メタル２層は縦（短辺）方向、メタル
３層は横（長辺）方向の信号、電源結線に用いる。これ
は、メタル３層は膜厚が厚く、最も低抵抗だからであ
る。メモリアレー領域ＵＬ−ＵＲ間とメモリアレー領域
ＤＬ−ＤＲ間のローデコーダ、メインワードドライバ領
域は縦方向が長いので、縦方向にメタル３層の配線を当
てる。
【００２８】図４は、チップ中央部の電源配線を示す。
多種類の電源線名を図示する。ここで、ＶＤＤＱ，ＶＳ
ＳＱは出力トランジスタ専用電源であり、ＶＳＳＩ，Ｖ
ＤＤＩは入力回路用、ＶＤＤＡ，ＶＳＳＡはメモリアレ
ーのセンスアンプ駆動用、ＶＰＥＲＩは周辺回路用降圧
電源、ＶＤＬはメモリセル蓄積電圧、ＶＰＰはワード線
昇圧電源である。これらの電源線は、縦方向がメタル２
層、横方向がメタル３層の配線を用いる。
【００２９】図５は、入力信号用のボンディングパッド
ＰＳである。アドレス信号、クロック信号のボンディン
グパッドＰＳには、このボンディングパッドＰＳの上に
静電保護素子２１を配置し、この静電保護素子２１を介
して内部回路に接続する。この静電保護素子２１はボン
ディングパッドＰＳの一方に大きな面積を占める。破線
はおおよその寸法を暗示する。
【００３０】図６は、データ信号用のボンディングパッ
ドＰＤである。このボンディングパッドＰＤの上下に出
力ＰＭＯＳトランジスタ２２、出力ＮＭＯＳトランジス
タ２３を配置し、この出力ＰＭＯＳトランジスタ２２、
出力ＮＭＯＳトランジスタ２３のゲートは内部回路に接
続する。破線はおおよその寸法を暗示する。前記図５の
入力信号用のボンディングパッドＰＳと異なり、ボンデ
ィングパッドＰＤの上下にまとまった領域を必要とす
る。
【００３１】図５のボンディングパッドＰＳ、図６のボ
ンディングパッドＰＤの回りの素子の寸法と配線の特徴
の違いに着目して、効率的に配置しようとすると、前記
図２、図３、図４のように左右でボンディングパッドＰ
Ｓ，ＰＤの位置を上下にずらすことは都合がよい。よっ
て、左右のボンディングパッドＰＳ，ＰＤを下側に寄
せ、さらに右半分のボンディングパッドＰＤはやや中央
に戻すようにして配置している。
【００３２】図７はＬＯＣ（リードオンチップ）パッケ
ージにボンディングしたところを示す図である。このＬ
ＯＣパッケージは、メモリチップ１０の上方にリードフ
レーム３１を配置し、メモリチップ１０のボンディング
パッドＰＳ，ＰＤとリードフレーム３１の先端とが金線
などのワイヤ３２を用いてワイヤボンディングで接続さ
れる。このＬＯＣパッケージにおいては、ボンディング
パッドＰＳ，ＰＤをずらしても、全体のメモリチップ１
０からのずれは少なく、従来と同様にボンディングを行
うことができる。図７においては、前記図８に対応する
入出力ピン数が５４ピンのパッケージを示している。
【００３３】従って、本実施の形態の半導体記憶装置に
よれば、ボンディングパッドＰＳ，ＰＤを全体に下側に
ずらすことにより、間接周辺回路を上側に集中して配置
するので、ボンディングパッドＰＳ，ＰＤの隙間を使っ
て上下でやり取りする信号数を少なくできる。さらに、
間接周辺回路に必要な電源バスも１組置けばよい。ま
た、右側のボンディングパッドＰＤはやや上に戻すこと
により、アドレス信号、クロック信号側は多数の信号チ
ャネルを確保できる。データ信号側では、アドレス信
号、クロック信号側ほど信号チャネルは要らないが、ボ
ンディングパッドＰＤの上下に隣接して巨大な出力ＰＭ
ＯＳトランジスタ２２、出力ＮＭＯＳトランジスタ２３
を置くのに好適である。さらに、右側では、トランジス
タ２２，２３の専用電源ＶＤＤＱ，ＶＳＳＱといった特
殊な電源が追加して必要となるが、それを置くのにも好
適である。この結果、チップ全体として、間接周辺回路
の効率的なレイアウトを行うことができる。
【００３４】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００３５】たとえば、前記実施の形態においては、ボ
ンディングパッドを全体に下側にずらして配置する場合
について説明したが、これに限定されるものではなく、
上側にずらして配置することも可能であり、この場合に
もデータ信号側のボンディングパッドはやや中央に戻す
ようにして配置することが望ましい。
【００３６】また、メモリアレー領域がバンク０〜バン
ク３からなる４バンク構成の例を示したが、８バンクな
どの他のバンク構成についても適用可能であり、この場
合にもボンディングパッドは前記と同じようにして配置
することにより同様の効果を得ることができる。
【００３７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３８】(1).ボンディングパッド群をメモリアレー
領域間の中央ではなく、上下の一方に寄せて配置するこ
とで、間接周辺回路を他方側に集中して配置することが
できるので、ボンディングパッドの隙間を使って上下で
やり取りする信号数を少なくすることが可能となる。
【００３９】(2).前記(1) により、間接周辺回路を他方
側に集中して配置することで、間接周辺回路に必要な電
源バスも１組だけを置くことで対応可能となる。
【００４０】(3).左右でボンディングパッドの配置をず
らし、データ信号側のボンディングパッドはやや中央に
戻すように配置することで、アドレス信号、クロック信
号側は多数の信号チャネルを確保することが可能とな
る。
【００４１】(4).前記(3) により、データ信号側のボン
ディングパッドを中央に戻すように配置することで、デ
ータ信号側ではボンディングパッドの上下に隣接して巨
大な出力トランジスタを置くことが可能となる。
【００４２】(5).前記(3) により、データ信号側のボン
ディングパッドを中央に戻すように配置することで、デ
ータ信号側では出力トランジスタ専用電源などの特殊な
電源を追加して置くことが可能となる。
【００４３】(6).前記(1) 〜(5) により、ＤＲＡＭ、Ｓ
ＤＲＡＭなどの大容量メモリにおいて、ボンディングパ
ッドや間接周辺回路の効率的なレイアウトを行うことが
できるので、チップ面積の低減および信号経路の短縮に
よる速度向上を達成することが可能となる。
【図面の簡単な説明】
【図１】(a),(b) は本発明の一実施の形態である半導体
記憶装置を示す概略レイアウト図と部分拡大図である。
【図２】本発明の一実施の形態の半導体記憶装置におい
て、ボンディングパッドの配置を示す概略レイアウト図
である。
【図３】本発明の一実施の形態の半導体記憶装置におい
て、チップ中央部の回路ブロックの配置を示す概略レイ
アウト図である。
【図４】本発明の一実施の形態の半導体記憶装置におい
て、チップ中央部のボンディングパッド・電源線の配置
を示す概略レイアウト図である。
【図５】本発明の一実施の形態の半導体記憶装置におい
て、アドレス信号、クロック信号のボンディングパッド
回りを示す回路図である。
【図６】本発明の一実施の形態の半導体記憶装置におい
て、データ信号のボンディングパッド回りを示す回路図
である。
【図７】本発明の一実施の形態の半導体記憶装置におい
て、ＬＯＣボンディング方式を示す概略平面図である。
【図８】本発明の前提となる半導体記憶装置において、
入出力ピンの配置を示す説明図である。
【図９】本発明の前提となる半導体記憶装置において、
ボンディングパッドの配置を示す概略レイアウト図であ
る。
【符号の説明】
１０ メモリチップ １１ メインローデコーダ領域 １２ メインワードドライバ領域 １３ カラムデコーダ領域 １４ 周辺回路／ボンディングパッド領域 １５ メモリセルアレー １６ センスアンプ領域 １７ サブワードドライバ領域 １８ 交差領域 ２１ 静電保護素子 ２２ 出力ＰＭＯＳトランジスタ ２３ 出力ＮＭＯＳトランジスタ ３１ リードフレーム ３２ ワイヤ ＵＬ，ＵＲ，ＤＬ，ＤＲ メモリアレー領域 ＰＳ，ＰＤ ボンディングパッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 茂信 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 橘川 五郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 三島 通宏 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 メモリアレー領域がチップの短辺方向の
    周辺部に配置され、かつ多数のボンディングパッドが前
    記チップの長辺方向に沿って、このチップの短辺方向の
    中央部の中心から上下の一方にずらして配置されている
    ことを特徴とする半導体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置であっ
    て、前記多数のボンディングパッドは、前記チップの短
    辺方向の中央部の中心から上下の一方にずらされるとと
    もに、この中心から上下の一方へのずらし量が相対的に
    このチップの長辺方向の中央部を中心に左半分、右半分
    で異なる寸法で配置されていることを特徴とする半導体
    記憶装置。
  3. 【請求項３】 請求項１記載の半導体記憶装置であっ
    て、前記多数のボンディングパッドは、前記チップの短
    辺方向の中央部の中心から上下の一方にずらされるとと
    もに、この中心から上下の一方へのずらし量が相対的に
    アドレス信号およびクロック信号系は大きい寸法で、デ
    ータ信号系は小さい寸法で配置されていることを特徴と
    する半導体記憶装置。
  4. 【請求項４】 請求項３記載の半導体記憶装置であっ
    て、前記アドレス信号およびクロック信号系のボンディ
    ングパッドの上下の一方には静電保護素子が配置され、
    前記データ信号系のボンディングパッドの上下には出力
    用ＭＯＳトランジスタが配置されていることを特徴とす
    る半導体記憶装置。
  5. 【請求項５】 請求項１、２、３または４記載の半導体
    記憶装置であって、前記半導体記憶装置は、６４Ｍビッ
    ト以上のＤＲＡＭ、シンクロナスＤＲＡＭであることを
    特徴とする半導体記憶装置。
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