KR19990088026A - 반도체장치 - Google Patents
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- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Abstract
Description
Claims (28)
- 메모리어레이 영역이 칩의 단변방향의 주변부에 배치되고, 또한 다수의 본딩패드가 상기 칩의 장변방향을 따라 이 칩의 단변방향의 중앙부의 중심으로부터 상하의 한쪽으로 비켜 놓아 배치하며, 상기 다수의 본딩패드는 상기 칩의 단변방향의 중앙부의 중심으로부터 상하의 한쪽으로 비켜 놓음과 동시에, 이 중심으로부터 상하의 한쪽으로의 밀리는 양이 상대적으로 이 칩의 장변방향의 중앙부를 중심으로 좌반분, 우반분에서 다른 치수로 배치되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,상기 다수의 본딩패드는 상기 칩의 단변방향의 중앙부의 중심으로부터 상하의 한쪽에 비켜 놓음과 동시에, 이 중심으로부터 상하의 한쪽으로의 밀리는 양이 상대적으로 어드레스신호 및 클록신호계는 큰 치수이며, 데이터신호계는 작은 치수로 배치되어 있는 것을 특징으로 하는 반도체 장치.
- 제 2항에 있어서,상기 어드레스신호 및 클록신호계의 본딩패드의 상하의 한쪽에는 정전보호소자가 배치되고, 상기 데이터신호계의 본딩패드의 상하에는 출력용 MOS 트랜지스터가 배치되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,상기 반도체 기억장치는 64M비트 이상의 DRAM, 싱크로너스 DRAM인 것을 특징으로 하는 반도체 장치.
- 제1의 방향으로 연장하는 제1의 변과,상기 제1의 변에 대향하는 제2의 변과,상기 제1의 변에 수직한 제2의 방향으로 연장하는 제3의 변과,상기 제3의 변에 대향하는 제4의 변을 가지는 반도체 장치로서,상기 반도체 장치는복수의 패드와,출력회로와,상기 제1의 변과 제1의 가상선과의 사이에 배치된 제1 메모리어레이와,상기 제2의 변과 상기 제1의 가상선과의 사이에 배치된 제2 메모리어레이를 포함하고,상기 복수의 패드는 제2의 가상선 상에 배치되며,상기 제1의 가상선은 상기 제3의 변의 중점과 상기 제4의 변의 중점을 연결하는 가상선이며,상기 제2의 가상선은 상기 제1의 가상선에 평행하며, 또한 상기 제1의 가상선과 상기 제2의 변과의 사이에 가상적으로 배치되는 가상선이며,상기 복수의 패드는 제1 패드를 포함하고,상기 출력회로는, 상기 제1 패드에 접속되며,상기 출력회로는 제1의 도전형의 제1의 트랜지스터와 제2의 도전형의 제2의 트랜지스터를 포함하고,상기 제1의 도전형과 상기 제2의 도전형은 다르며,상기 제1의 트랜지스터는 상기 제1의 가상선과 상기 제1 메모리어레이와의 사이에 배치되고,상기 제2의 트랜지스터는 상기 제2의 가상선과 상기 제2 메모리어레이와의 사이에 배치되는 것을 특징으로 하는 반도체 장치.
- 제 5항에 있어서,상기 제1 및 제2의 트랜지스터는 MOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
- 제 6항에 있어서,상기 제1 도전형은 P형이며,상기 제2 도전형은 N형인 것을 특징으로 하는 반도체 장치.
- 제 6항에 있어서,상기 출력회로는 상기 제1 패드에 접속된 출력단자를 가지는 인버터회로를 포함하고,상기 인버터회로는 상기 제1 및 상기 제2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
- 제 5항에 있어서,상기 제1 패드, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 제3 가상선 상에 배치되며,상기 제3 가상선은 제1 가상선에 수직한 방향으로 연장하는 것을 특징으로 하는 반도체 장치.
- 제 5항에 있어서,상기 제1 메모리어레이 및 상기 제2 메모리어레이는 다이나믹형의 메모리셀을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 5항에 있어서,상기 제1의 변은 상기 제3의 변보다도 긴 것을 특징으로 하는 반도체 장치.
- 제 5항에 있어서,상기 복수의 패드의 중심이 상기 제2 가상선 상에 배치되는 것을 특징으로 하는 반도체 장치.
- 제 5항에 있어서,상기 복수의 패드의 각각은 사변형이며,상기 사변형의 2개의 대각선이 교차하는 점이 상기 제2의 가상선 상에 배치되는 것을 특징으로 하는 반도체 장치.
- 제 5항에 있어서,상기 복수의 패드의 중심이 상기 제2 가상선 상에 배치되는 것을 특징으로 하는 반도체 장치.
- 제1의 방향으로 연장하는 제1의 변과,상기 제1의 변에 대향하는 제2의 변과,상기 제1의 변에 수직한 제2의 방향으로 연장하는 제3의 변과,상기 제3의 변에 대향하는 제4의 변을 가지는 반도체 장치로서,상기 반도체 장치는데이터신호가 주어지는 복수의 제1 패드와,어드레스 신호가 주어지는 복수의 제2 패드와,상기 제1의 변과 제1의 가상선과의 사이에 배치된 제1 메모리어레이와,상기 제2의 변과 상기 제1의 가상선과의 사이에 배치된 제2 메모리어레이를 포함하고,상기 복수의 제1 패드는 제2의 가상선 상에 배치되고,상기 복수의 제2 패드는 제3의 가상선 상에 배치되며,상기 제1의 가상선은 상기 제3의 변의 중점과 상기 제4의 변의 중점을 연결하는 가상선이며,상기 제2의 가상선은 상기 제1의 가상선에 평행하며, 또한 상기 제1의 가상선과 상기 제2의 변과의 사이에 가상적으로 배치되는 가상선이며,상기 제3의 가상선은 상기 제1의 가상선에 평행하며, 또한 상기 제2의 가상선과 상기 제2의 변과의 사이에 가상적으로 배치되는 가상선인 것을 특징으로 하는 반도체 장치.
- 제 15항에 있어서,상기 복수의 제1 패드는 제4의 가상선과 상기 제3의 변과의 사이에 배치되고,상기 복수의 제2 패드는 상기 제4의 가상선과 상기 제4의 변과의 사이에 배치되며,상기 제4의 가상선은 상기 제1의 변의 중앙과 상기 제2의 변의 중앙을 연결하는 가상선인 것을 특징으로 하는 반도체 장치.
- 제 15항에 있어서,상기 제1의 변은 상기 제3의 변보다도 긴 것을 특징으로 하는 반도체 장치.
- 제 15항에 있어서,상기 복수의 제1 패드의 중심이 상기 제2 가상선 상에 배치되며,상기 복수의 제2 패드의 중심이 상기 제3의 가상선 상에 배치되는 것을 특징으로 하는 반도체 장치.
- 제 15항에 있어서,상기 복수의 제1 패드의 각각은 사변형이며, 상기 사변형의 2개의 대각선이 교차하는 점이 상기 제2 가상선 상에 배치되며,상기 복수의 제2 패드의 각각은 사변형이며, 상기 사변형의 2개의 대각선이 교차하는 점이 상기 제2 가상선 상에 배치되는 것을 특징으로 하는 반도체 장치.
- 제 15항에 있어서,상기 복수의 제1 패드의 중심이 상기 제2 가상선 상에 배치되며,상기 복수의 제2 패드의 중심이 상기 제3 가상선 상에 배치되는 것을 특징으로 하는 반도체 장치.
- 제1의 방향으로 연장하는 제1의 변과,상기 제1의 변에 대향하는 제2의 변과,상기 제1의 변에 수직한 제2의 방향으로 연장하는 제3의 변과,상기 제3의 변에 대향하는 제4의 변을 가지는 반도체 장치로서,상기 반도체 장치는복수의 제1 패드와,복수의 제2 패드와,상기 제1의 변과 제1의 가상선과의 사이에 배치된 제1 메모리어레이와,상기 제2의 변과 상기 제1의 가상선과의 사이에 배치된 제2의 메모리어레이를 포함하고,상기 복수의 제1 패드는 제2의 가상선 상에 배치되며,상기 복수의 제2 패드는 제3의 가상선 상에 배치되며,상기 제1의 가상선은 상기 제3의 변의 중점과 상기 제4의 변의 중점을 연결하는 가상선이며,상기 제2의 가상선은 상기 제1의 가상선에 평행하며, 또한 상기 제1의 가상선과 상기 제2의 변과의 사이에 가상적으로 배치되는 가상선이며,상기 제3의 가상선은 상기 제1의 가상선에 평행하며, 또한 상기 제2의 가상선과 상기 제2의 변과의 사이에 가상적으로 배치되는 가상선이며,상기 복수의 제1 패드와 상기 제2의 변과의 사이에는 패드는 존재하지 않고,상기 복수의 제2 패드와 상기 제1의 변과의 사이에는 패드는 존재하지 않는 것을 특징으로 하는 반도체 장치.
- 제 21항에 있어서,상기 복수의 제1 패드는 제4의 가상선과 상기 제3의 변과의 사이에 배치되며,상기 복수의 제2 패드는 상기 제4의 가상선과 상기 제4의 변과의 사이에 배치되며,상기 제4의 가상선은 상기 제1의 변의 중앙과 상기 제2의 변의 중앙을 연결하는 가상선인 것을 특징으로 하는 반도체 장치.
- 제 22항에 있어서,상기 복수의 제1 패드는 데이터신호를 받고,상기 복수의 제2 패드는 어드레스신호를 받는 것을 특징으로 하는 반도체 장치.
- 제 21항에 있어서,상기 복수의 제1 패드는 상기 반도체 장치의 외부로부터 데이터신호를 받고,상기 복수의 제2 패드는 상기 반도체 장치의 외부로부터 어드레스신호를 받는 것을 특징으로 하는 반도체 장치.
- 제 21항에 있어서,상기 제1의 변은 상기 제3의 변보다도 긴 것을 특징으로 하는 반도체 장치.
- 제 21항에 있어서,상기 복수의 제1 패드의 중심이 상기 제2 가상선 상에 배치되고,상기 복수의 제2 패드의 중심이 상기 제3 가상선 상에 배치되는 것을 특징으로 하는 반도체 장치.
- 제 21항에 있어서,상기 복수의 제1 패드의 각각은 사변형이며, 상기 사변형의 2개의 대각선이 교차하는 점이 상기 제2 가상선 상에 배치되고,상기 복수의 제2 패드의 각각은 사변형이며, 상기 사변형의 2개의 대각선이 교차하는 점이 상기 제2 가상선 상에 배치되는 것을 특징으로 하는 반도체 장치.
- 제 21항에 있어서,상기 복수의 제1 패드의 중심이 상기 제2 가상선 상에 배치되며,상기 복수의 제2 패드의 중심이 상기 제3 가상선 상에 배치되는 것을 특징으로 하는 반도체 장치.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12879798A JP3996267B2 (ja) | 1998-05-12 | 1998-05-12 | 半導体記憶装置 |
JP98-128797 | 1998-05-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990088026A true KR19990088026A (ko) | 1999-12-27 |
KR100830009B1 KR100830009B1 (ko) | 2008-05-15 |
Family
ID=14993685
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990015869A KR100830009B1 (ko) | 1998-05-12 | 1999-05-03 | 반도체 장치 |
Country Status (4)
Country | Link |
---|---|
US (6) | US20020096694A1 (ko) |
JP (1) | JP3996267B2 (ko) |
KR (1) | KR100830009B1 (ko) |
TW (1) | TW429603B (ko) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19960558B4 (de) * | 1999-12-15 | 2008-07-24 | Qimonda Ag | Halbleiterspeicher vom wahlfreien Zugriffstyp (DRAM) |
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-
1998
- 1998-05-12 JP JP12879798A patent/JP3996267B2/ja not_active Expired - Lifetime
-
1999
- 1999-04-19 TW TW088106238A patent/TW429603B/zh active
- 1999-05-03 KR KR1019990015869A patent/KR100830009B1/ko not_active IP Right Cessation
- 1999-05-12 US US09/310,580 patent/US20020096694A1/en not_active Abandoned
-
2001
- 2001-10-01 US US09/966,084 patent/US20020008254A1/en not_active Abandoned
- 2001-10-01 US US09/966,085 patent/US20020008255A1/en not_active Abandoned
-
2002
- 2002-12-30 US US10/330,054 patent/US20030089926A1/en not_active Abandoned
-
2005
- 2005-08-04 US US11/196,267 patent/US7400034B2/en not_active Expired - Fee Related
-
2008
- 2008-06-26 US US12/146,654 patent/US7638871B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7400034B2 (en) | 2008-07-15 |
TW429603B (en) | 2001-04-11 |
JPH11330410A (ja) | 1999-11-30 |
US20020008255A1 (en) | 2002-01-24 |
US7638871B2 (en) | 2009-12-29 |
US20020096694A1 (en) | 2002-07-25 |
US20080265284A1 (en) | 2008-10-30 |
US20030089926A1 (en) | 2003-05-15 |
KR100830009B1 (ko) | 2008-05-15 |
US20020008254A1 (en) | 2002-01-24 |
US20050263811A1 (en) | 2005-12-01 |
JP3996267B2 (ja) | 2007-10-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
AMND | Amendment | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E801 | Decision on dismissal of amendment | ||
E601 | Decision to refuse application | ||
J201 | Request for trial against refusal decision | ||
AMND | Amendment | ||
B601 | Maintenance of original decision after re-examination before a trial | ||
N231 | Notification of change of applicant | ||
J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20060622 Effective date: 20070727 Free format text: TRIAL NUMBER: 2006101005427; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20060622 Effective date: 20070727 |
|
S901 | Examination by remand of revocation | ||
E902 | Notification of reason for refusal | ||
GRNO | Decision to grant (after opposition) | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130502 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20140418 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20150416 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20180427 Year of fee payment: 11 |
|
EXPY | Expiration of term |