TWI752588B - 半導體記憶裝置 - Google Patents

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TWI752588B
TWI752588B TW109127530A TW109127530A TWI752588B TW I752588 B TWI752588 B TW I752588B TW 109127530 A TW109127530 A TW 109127530A TW 109127530 A TW109127530 A TW 109127530A TW I752588 B TWI752588 B TW I752588B
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pad
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memory
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吉原正浩
渡邉寿和
宮田信晴
野沢安満
河野智仁
福田佐知江
伊藤明義
岩澤利光
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日商鎧俠股份有限公司
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Abstract

本發明之實施方式提供一種高品質之半導體記憶裝置。 本發明之實施方式之半導體記憶裝置包含第1及第2記憶體晶片、第1～第3接合引線及密封樹脂。第1記憶體晶片具備第1核心電路、第1～第3區域及第1～第3墊。第1核心電路中設置有複數個記憶體，且包含沿第1方向之第1邊、及沿與第1方向交叉之第2方向之第2邊。第1區域與第1邊相鄰。第2區域與第2邊相鄰，長度方向沿著第2方向。第3區域係第1區域之第1方向上之假想延伸區域與第2區域之第2方向上之假想延伸區域交叉的區域。第1～第3墊分別設置於第1～第3區域。第2記憶體晶片具備第2核心電路、第4～第6區域及第4～第6墊。第2核心電路中設置有複數個記憶體，且包含沿第1方向之第3邊、及沿第2方向之第4邊。第4區域與第3邊相鄰，長度方向沿著第1方向。第5區域與第4邊相鄰，長度方向沿著第2方向。第6區域係第4區域之第1方向上之假想延伸區域與第5區域之第2方向上之假想延伸區域交叉的區域。第4～第6墊分別設置於第4～第6區域。第1～第3接合引線分別將第1墊與第3墊、第4墊與第6墊、第2墊與第5墊連接。第1～第3區域與密封樹脂相接，第2記憶體晶片係積層於第1記憶體晶片之上。

Description

半導體記憶裝置
實施方式係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知一種NAND(Not AND，反及)型快閃記憶體。
實施方式提供一種高品質之半導體記憶裝置。
實施方式之半導體記憶裝置包含第1及第2記憶體晶片、第1～第3接合引線及密封樹脂。第1記憶體晶片具備第1核心電路、第1～第3區域及第1～第3墊。第1核心電路中設置有複數個記憶體，且包含沿第1方向之第1邊、及沿與第1方向交叉之第2方向之第2邊。第1區域與第1邊相鄰。第2區域與第2邊相鄰，長度方向沿著第2方向。第3區域係第1區域之第1方向上之假想延伸區域與第2區域之第2方向上之假想延伸區域交叉的區域。第1～第3墊分別設置於第1～第3區域。第2記憶體晶片具備第2核心電路、第4～第6區域及第4～第6墊。第2核心電路中設置有複數個記憶體，且包含沿第1方向之第3邊、及沿第2方向之第4邊。第4區域與第3邊相鄰，長度方向沿著第1方向。第5區域與第4邊相鄰，長度方向沿著第2方向。第6區域係第4區域之第1方向上之假想延伸區域與第5區域之第2方向上之假想延伸區域交叉的區域。第4～第6墊分別設置於第4～第6區域。第1～第3接合引線分別將第1墊與第3墊、第4墊與第6墊、第2墊與第5墊連接。第1～第3區域與密封樹脂相接，第2記憶體晶片係積層於第1記憶體晶片之上。
以下，參照圖式對實施方式進行說明。各實施方式例示用以將發明之技術思想具體化之裝置或方法。圖式係模式圖或概念圖，各圖之尺寸及比率等不一定與實際相同。本發明之技術思想並非由構成要素之形狀、構造、配置等來規定。
再者，於以下說明中，針對具有大致相同功能及構成之構成要素，標註同一符號。構成參照符號之字母後面之數字係藉由包含相同字母之參照符號進行參照，且用於區別具有相同構成之要素彼此。於無需相互區別包含相同字母之參照符號所表示之要素之情形時，該等要素分別藉由僅包含字母之參照符號進行參照。
＜1＞ 第1實施方式 ＜1-1＞ 構成 首先，對第1實施方式之記憶體系統之構成進行說明。
＜1-1-1＞ 記憶體系統之整體構成 使用圖1對第1實施方式之記憶體系統之構成例進行說明。圖1係表示實施方式之記憶體系統之構成之一例的方塊圖。記憶體系統1藉由主機匯流排與主機機器2連接，作為主機機器(亦可記為主機或外部機器)2之外部記憶裝置發揮功能。主機機器2例如可為個人電腦等資訊處理裝置、行動電話、攝像裝置，亦可為平板電腦或智慧型手機等移動終端，亦可為遊戲機器，亦可為汽車導航系統等車載終端。記憶體系統1保持來自主機機器2之資料，又，將資料讀出至主機機器2。
如圖1所示，記憶體系統1具備控制器20及記憶裝置(亦可記為記憶部或記憶體裝置)10。控制器20自主機機器2接收命令，基於所接收之命令來控制記憶裝置10。具體而言，控制器20將由主機機器2指示寫入之資料寫入至記憶裝置10中，自記憶裝置10讀出由主機機器2指示讀出之資料並發送至主機機器2。控制器20藉由NAND匯流排而與記憶裝置10連接。記憶裝置10具備複數個記憶胞，非揮發地記憶資料。再者，記憶裝置10係非揮發地記憶資料之裝置。記憶裝置10係例如具備複數個封裝體(亦可記為半導體記憶裝置)11(圖1中示出了4個11(11(0)、11(1)、11(2)、及11(3)))之非揮發性半導體記憶體。
再者，記憶體系統1可為控制器20與記憶裝置10構成為1個封裝體之記憶卡，亦可為SSD(Solid State Drive，固態硬碟)。
＜1-1-2＞ 關於控制器之構成 繼續使用圖1對實施方式之記憶體系統之控制器進行說明。控制器20具備主機介面電路21、處理器(CPU：Central Processing Unit)22、內置記憶體(RAM：Random Access Memory，隨機存取記憶體)23、緩衝記憶體24、ECC(Error Check and Correction，錯誤檢查與校正)電路25、及NAND介面電路26。
主機介面電路21與主機機器2連接，負責與主機機器2之通信。主機介面電路21可為依照UFS(Universal Flash Storage，通用快閃記憶體儲存)規格之UFS介面，亦可為依照SAS(Serial Attached SCSI，串列連接小型電腦系統介面)規格之SAS介面，亦可為依照其他規格之介面，亦可為通信電纜其本身。主機介面電路21例如將自主機機器2接收之命令及資料分別傳送至處理器22及緩衝記憶體24。
處理器22對控制器20整體之動作進行控制。處理器22例如響應於自主機機器2接收之資料之讀出命令，而對記憶裝置10發出基於NAND介面電路26之讀出命令。在寫入及抹除時該動作亦相同。又，處理器22具有對來自記憶裝置10之讀出資料執行各種運算的功能。當記憶體系統1受到電源供給時，處理器22將未圖示之ROM(Read Only Memory，唯讀記憶體)中儲存之韌體(控制程式)讀出至緩衝記憶體24或控制器20內之未圖示之RAM上並執行特定處理，藉此對控制器20整體之動作進行控制。此處，處理器22亦稱為核心或處理器核心。再者，控制器20整體之動作控制亦可藉由特定硬體來實現而非藉由處理器22執行韌體來實現。
內置記憶體23例如為DRAM(Dynamic RAM，動態隨機存取記憶體)等半導體記憶體，用作處理器22之作業區域。內置記憶體23保持用以管理記憶裝置10之韌體、及各種管理表等。
緩衝記憶體24暫時保持控制器20自記憶裝置10及主機機器2接收之資料等。更具體而言，緩衝記憶體24例如包含SRAM(Static RAM，靜態隨機存取記憶體)或DRAM等通用記憶體。又，緩衝記憶體24可搭載於控制器20內部，亦可獨立於控制器20而搭載於控制器20之外。
ECC電路25進行錯誤檢測及錯誤校正處理。更具體而言，寫入資料時，基於自主機機器2接收之資料，針對一定數量之每一組資料產生ECC符號。又，讀出資料時，基於ECC符號來進行解碼，檢測有無錯誤。並且，當檢測出錯誤時，特定出其位元位置，校正錯誤。
NAND介面電路26經由NAND匯流排而與記憶裝置10連接，負責與記憶裝置10之通信。NAND介面電路26根據處理器22之指示，將指令CMD、位址ADD、及寫入資料發送至記憶裝置10。又，NAND介面電路26自記憶裝置10接收讀出資料。
＜1-2-3＞ 封裝體之構成 其次，使用圖2對實施方式之封裝體之構成例進行說明。圖2係表示實施方式之封裝體之構成之一例的方塊圖。
如圖2所示，封裝體11之各者具備複數個記憶體晶片(亦可簡單記為晶片)100(圖2中示出了8個100(100(0)～100(7)))。記憶體晶片100之各者可相互獨立地動作，其一例為NAND型快閃記憶體晶片。於NAND型快閃記憶體中，一般以被稱為頁之資料為單位進行寫入及讀出，以被稱為區塊之資料為單位進行抹除。
記憶體晶片100之各者連接於NAND匯流排。
NAND匯流排針對依據NAND介面之信號CEn、CLE、ALE、WEn、REn、WPn、RBn、及DQ＜7：0＞之各者，經由個別之信號線進行收發。信號CEn係用以激活記憶體晶片100之信號。信號CLE在信號CLE為「H(High)」位準期間通知記憶體晶片100流動至記憶體晶片100之信號DQ＜7：0＞為指令。信號ALE在信號ALE為「H」位準期間通知記憶體晶片100流動至記憶體晶片100之信號DQ＜7：0＞為位址。信號WEn在信號WEn為「L(Low)」位準期間發出指示將流動至記憶體晶片100之信號DQ＜7：0＞擷取至記憶體晶片100。信號REn發出指示將信號DQ＜7：0＞輸出至記憶體晶片100。信號WPn指示記憶體晶片100禁止進行資料寫入及抹除。信號RBn表示記憶體晶片100為待命狀態(受理來自外部之命令之狀態)，抑或是忙碌狀態(不受理來自外部之命令之狀態)。信號DQ＜7：0＞例如為8位元之信號。信號DQ＜7：0＞係於記憶體晶片100與控制器20之間被收發之資料之實體，包含指令CMD、位址ADD、及資料DAT。資料DAT包含寫入資料及讀出資料。
又，針對記憶體晶片100，例如自外部供給作為基準電壓之電壓VCC、及VSS。電壓VCC例如為用以驅動記憶體晶片100之電源電壓，電壓VSS例如為接地電壓，小於電壓VCC。
＜1-2-4＞ 記憶體晶片之構成 其次，對第1實施方式之記憶體晶片之構成例進行說明。圖3係表示第1實施方式之記憶體晶片之構成之一例的方塊圖。圖4係記憶體晶片之核心電路中包含之區塊BLK之一部分區域的剖視圖。
如圖3所示，記憶體晶片100具備核心電路110、周邊電路120、輸入輸出用墊群130(0)、邏輯控制用墊群130(1)、及電源用墊群130(2)。
周邊電路120具備輸入輸出電路102、邏輯控制電路103、暫存器104、及定序器105。
核心電路110具備複數個記憶體面PB(圖3中，為PB(0)及PB(1)之2個記憶體面PB)。記憶體面PB(0)及PB(1)分別包含記憶胞陣列101(101_0及101_1)、電壓產生電路106(106_0及106_1)、驅動器組107(107_0及107_1)、列解碼器108(108_0及108_1)、以及感測放大器模組109(109_0及109_1)。
記憶胞陣列101_0及101_1之各者具備複數個區塊BLK(BLK(0)、BLK(1)、…)。不同記憶體面PB包含相同位址ADD之區塊BLK之組。不同記憶體面PB之相同位址之區塊BLK係藉由特定出記憶體面PB而區別。區塊BLK包含與字元線及位元線建立關聯之複數個非揮發性記憶胞電晶體(未圖示)。區塊BLK例如為資料之抹除單位，同一區塊BLK內之資料被一次抹除。各區塊BLK具備複數個串單元SU(SU(0)、SU(1)、…)。再者，記憶胞陣列101內之區塊數、1個區塊BLK內之串單元數可設定為任意之數。
輸入輸出電路102與控制器20進行信號DQ＜7：0＞之收發。輸入輸出電路102將信號DQ＜7：0＞中之指令CMD及位址ADD傳送至暫存器104。輸入輸出電路102與感測放大器模組109進行寫入資料及讀出資料之收發。
邏輯控制電路103自控制器20接收信號/CEN、CLE、ALE、/WE、/RE、及/WP。又，邏輯控制電路103將信號/RB傳送至控制器20並向外部通知記憶體晶片100之狀態。
暫存器104保持指令CMD及位址ADD。暫存器104將位址ADD傳送至列解碼器108及感測放大器模組109，並且將指令CMD傳送至定序器105。
定序器105接收指令CMD，根據基於所接收指令CMD之序列來控制記憶體晶片100整體。定序器105例如可自記憶體面PB(0)及PB(1)之各者並行讀出資料。再者，定序器105構成為，自記憶體面PB(0)及PB(1)之各者並行讀出資料時，可同步執行自記憶體面PB(0)之讀出動作、及自記憶體面PB(1)之讀出動作，亦可非同步執行該等讀出動作。
電壓產生電路106基於來自定序器105之指示，而產生資料之寫入、讀出、及抹除等動作所需之電壓。電壓產生電路106_0及106_1分別將所產生之電壓供給至驅動器組107_0及107_1。
驅動器組107_0及107_1分別包含複數個驅動器，基於來自暫存器104之位址，將來自電壓產生電路106_0之各種電壓供給至記憶胞陣列101_0、列解碼器108_0、及感測放大器模組109_0，並且將來自電壓產生電路106_1之各種電壓供給至記憶胞陣列101_1、列解碼器108_1、及感測放大器模組109_1。
列解碼器108自暫存器104接收位址ADD中之列位址，基於例如該列位址中之區塊位址來選擇區塊BLK等。然後，經由列解碼器108_0及108_1分別將來自驅動器組107_0及107_1之電壓傳送至所選擇之區塊BLK。
感測放大器模組109於讀出資料時感測自記憶胞電晶體讀出至位元線之讀出資料，將感測到之讀出資料傳送至輸入輸出電路102。感測放大器模組109於寫入資料時將經由位元線寫入之寫入資料傳送至記憶胞電晶體。又，感測放大器模組109自暫存器104接收位址ADD中之行位址，輸出基於該行位址之行之資料。
輸入輸出用墊群130(0)將自控制器20接收之信號DQ＜7：0＞傳送至輸入輸出電路102。又，輸入輸出用墊群130(0)將自輸入輸出電路102發送之信號DQ＜7：0＞傳送至記憶體晶片100之外部。
邏輯控制用墊群130(1)將自控制器20接收之信號CEn、CLE、ALE、WEn、REn、及WPn傳送至邏輯控制電路103。又，邏輯控制用墊群130(1)將自邏輯控制電路103發送之信號RBn傳送至記憶體晶片100之外部。
電源用墊群130(2)將自外部供給之電壓VCC及VSS傳送至記憶體面PB。更具體而言，電源用墊群130(2)包含墊PAD_VCC及PAD_VSS。墊PAD_VCC及PAD_VSS分別將電壓VCC及VSS供給至記憶體晶片100內。
圖4係表示區塊BLK之一部分區域之剖視圖。於圖4中，Y方向係字元線之延伸方向，X方向係位元線之延伸方向，Z方向係積層方向。
於半導體層內設置有p型井區域(p-well)30。於p型井區域30上設置有複數個NAND串NS。即，作為選擇閘極線SGS發揮功能之配線31、作為字元線WL0～WL7發揮功能之8層配線32、及作為選擇閘極線SGD發揮功能之配線33分別依序介隔複數個絕緣層而積層於井區域30上。為了避免圖式變得複雜，省略了積層之複數個配線之間所設置之複數個絕緣層之影線。
記憶孔34貫通配線31、32、33而到達井區域30。於記憶孔34內設置有柱狀半導體層(半導體柱)35。於半導體柱35之側面依序設置有閘極絕緣膜36、電荷儲存層(絕緣膜)37、及阻擋絕緣膜38。藉此構成記憶胞電晶體MT、及選擇電晶體ST1、ST2。半導體柱35作為NAND串NS之電流路徑發揮功能，係形成有各電晶體之通道之區域。半導體柱35之上端經由接觸插塞39而連接於作為位元線BL發揮功能之金屬配線40。可於較金屬配線40更靠上層設置金屬配線47。
於井區域30之表面區域設置有供導入高濃度n型雜質之n+型擴散區域41。於擴散區域41上設置有接觸插塞42，接觸插塞42連接於作為源極線SL發揮功能之金屬配線43。進而，於井區域30之表面區域設置有供導入高濃度p型雜質之p+型擴散區域44。於擴散區域44上設置有接觸插塞45，接觸插塞45連接於作為井配線CPWELL發揮功能之金屬配線46。井配線CPWELL係用以經由井區域30對半導體柱35施加電壓之配線。
於較積層構成NAND串NS之配線31、32、及33更靠上層(Z方向上之上方)，依序設置有配線層(配線)M0、配線層(配線)M1、及配線層(配線)M2。金屬配線43及金屬配線46由配線層(配線)M0形成。金屬配線40由配線層(配線)M1形成。金屬配線47由配線層(配線)M2形成。配線層M0、M1、及M2係記憶體晶片100之內部配線。
又，可於較記憶體晶片100上表面更靠上層(Z方向上之上方)設置金屬配線48。金屬配線48例如由接合引線形成，係記憶體晶片100之外部配線。
以上之構成於圖4之紙面深度方向(Y方向)上排列有複數個，由Y方向上排列之複數個NAND串NS之集合構成串單元SU。
＜1-2-5＞ 記憶體晶片之佈局 圖5係用以說明第1實施方式之記憶體晶片之佈局之概要的俯視圖。於以下之說明中，將與設置有記憶體晶片100之半導體基板(未圖示)之表面平行的面設為XY平面，將與XY平面垂直之方向設為Z方向。又，X方向與Y方向相互正交。圖5中之記憶體晶片100之縱橫比(X軸尺寸與Y軸尺寸之比)僅為例示，可適當變更。圖5中示出了第1實施方式之記憶體晶片之佈局之概要，並且亦示出了設置於記憶體晶片上之接合引線之位置。
如圖5所示，記憶體面PB(0)及PB(1)例如沿X方向排列。各記憶體面PB例如沿Y方向對稱設置。
記憶胞陣列101例如設置成具有沿X方向延伸之第1邊及第2邊、以及沿Y方向延伸之第3邊及第4邊的矩形狀。第1邊及第2邊相互對向，第3邊及第4邊相互對向。
列解碼器108例如以與記憶胞陣列101之第1邊相鄰之方式沿X方向設置。
感測放大器模組109例如以與記憶胞陣列101之第3邊及第4邊相鄰之方式沿Y方向設置。
電壓產生電路106及驅動器組107設置於在X方向上通過列解碼器108之配置區域之假想線及在Y方向上通過感測放大器模組109之配置區域之假想線交叉的區域。
如上所述，包含記憶體面PB(0)及PB(1)之核心電路110例如設置成具有沿X方向延伸之第5邊及第6邊、以及沿Y方向延伸之第7邊及第8邊的矩形狀。第5邊及第6邊相互對向，第7邊及第8邊相互對向。
與核心電路110之第5邊相鄰地設置有沿X方向之周邊區域140_x。又，與核心電路110之第7邊相鄰地設置有沿Y方向之周邊區域140_y。於本實施方式中，周邊區域140_x作為自Y方向觀察時與核心電路110重疊之第1區域發揮功能。周邊區域140_y之一部分且自X方向觀察時與核心電路110重疊的部分作為第2區域發揮功能。周邊區域140_y之另一部分且周邊區域140_x(第1區域)之X方向上之假想延伸區域與周邊區域140_y之上述一部分(第2區域)之Y方向上之假想延伸區域交叉的區域作為第3區域發揮功能。
周邊區域140_x之沿Y方向延伸之短邊與周邊區域140_y之沿Y方向延伸之長邊之一部分相接。藉由將周邊區域140_x與周邊區域140_y組合，而佈局成在XY平面上觀察時為L字形狀。如此，周邊區域140_x與周邊區域140_y在自Z方向觀察時構成L字區域。
周邊區域140_y具備周邊電路120_y及墊群130_y。周邊電路120_y例如為與記憶體面PB(1)相關之周邊電路120。墊群130_y設置有輸入輸出用墊群130(0)、邏輯控制用墊群130(1)、及與記憶體面PB(1)相關之電源用墊群130(2)。
周邊區域140_x具備周邊電路120_x及墊群130_x。周邊電路120_x例如為與周邊區域140_x相鄰之記憶體面PB(0)之相關周邊電路120。墊群130_x設置有與記憶體面PB(0)相關之電源用墊群130(2)。
再者，墊群之配置並不限於如上所述者。例如，無需於周邊區域140_x設置與記憶體面PB(0)相關之周邊電路120_x，設置於周邊區域140_y之周邊電路120_y可進行記憶體面PB(0)之相關控制及記憶體面PB(1)之相關控制。相反，無需於周邊區域140_y設置與記憶體面PB(1)相關之周邊電路120_y，設置於周邊區域140_x之周邊電路120_x可進行記憶體面PB(0)之相關控制及記憶體面PB(1)之相關控制。
又，輸入輸出用墊群130(0)及邏輯控制用墊群130(1)之全部或一部分可設置於墊群130_x而非墊群130_y。
墊群130_y中包含之墊PAD_VCC及PAD_VSS分別標記為PAD_VCC_y及PAD_VSS_y。
墊PAD_VCC_y經由記憶體晶片100之內部配線即配線M2(VCC_y)而連接於電壓產生電路106_1及驅動器組107_1。
墊PAD_VSS_y經由記憶體晶片100之內部配線即配線M2(VSS_y)而連接於電壓產生電路106_1及驅動器組107_1。
墊群130_x中包含之墊PAD_VCC及PAD_VSS分別標記為PAD_VCC_x及PAD_VSS_x。
墊PAD_VCC_x經由記憶體晶片100之內部配線即配線M2(VCC_x)而連接於電壓產生電路106_0及驅動器組107_0。
墊PAD_VSS_x經由記憶體晶片100之內部配線即配線M2(VSS_x)而連接於電壓產生電路106_0及驅動器組107_0。
又，墊PAD_VSS_y及PAD_VSS_x經由記憶體晶片100之外部配線即接合引線(BWI_xy)而連接。接合引線(BWI_xy)位於Z方向上較配線M2(VCC_y、VSS_y、VCC_x、及VSS_x)更靠上層，且為低電阻。
又，墊群130_x及墊群130_y亦可記為配置於相鄰2邊。
＜1-3＞ 封裝體 繼而，對封裝體進行說明。
＜1-3-1＞ 封裝體之平面 使用圖6對實施方式之封裝體之平面進行說明。圖6係封裝體之俯視圖。
封裝體11例如為TSOP(Thin Small Outline Package，薄小外形封裝)型。如圖6所示，封裝體11具備密封樹脂300及引線框架400。
密封樹脂300例如為環氧樹脂等，封入有複數個記憶體晶片100。
又，引線框架400具備沿X方向延伸且排列於Y方向上之複數個引線。於圖6中，將自沿Y方向延伸之密封樹脂300之2邊中紙面左側之第9邊向密封樹脂300外側突出的引線框架400標記為400(0)。又，將自沿Y方向延伸之密封樹脂300之2邊中紙面右側之第10邊向密封樹脂300外側突出的引線框架400標記為400(1)。
＜1-3-2＞ 封裝體之剖面 繼而，使用圖7及圖8對實施方式之封裝體之剖面進行說明。圖7係沿圖6之A-A線之剖視圖。圖8係沿圖6之B-B線之剖視圖。
如圖7所示，引線框架400(0)具備外引線框架400(0)_0及內引線框架400(0)_1。
外引線框架400(0)_0具備引線400(0)_0_x1、引線400(0)_0_z、及引線400(0)_0_x2。引線400(0)_0_x1沿X方向延伸，連接於供配置封裝體11之基板(未圖示)。引線400(0)_0_z連接於引線400(0)_0_x1，沿Z方向延伸。引線400(0)_0_x2連接於引線400(0)_0_z，沿X方向延伸。
內引線框架400(0)_1經由封入至密封樹脂300、連接於引線400(0)_0_x2且沿X方向延伸的接合引線BWT(0)而與記憶體晶片100連接。
如圖7所示，引線框架400(1)具備外引線框架400(1)_0及內引線框架400(1)_1。
外引線框架400(1)_0具備引線400(1)_0_x1、引線400(1)_0_z、及引線400(1)_0_x2。引線400(1)_0_x1沿X方向延伸，連接於供配置封裝體11之基板(未圖示)。引線400(1)_0_z連接於引線400(1)_0_x1，沿Z方向延伸。引線400(1)_0_x2連接於引線400(1)_0_z，沿X方向延伸。
內引線框架400(1)_1經由封入至密封樹脂300、連接於引線400(1)_0_x2且沿X方向延伸的接合引線BWT(1)而與記憶體晶片100連接。
如圖7及圖8所示，積層有複數個記憶體晶片。
根據例如封裝體11之規格不同，存在用以積層記憶體晶片之晶片配置區域受限之情形。又，沿Z方向積層記憶體晶片時，有時需要儘可能減小XY平面上之尺寸以抑制封裝體11整體之大小。若僅將記憶體晶片100(0)～100(7)連續地沿1個方向錯開積層，則存在X方向及/或Y方向之尺寸變大，超出晶片配置區域之情況。因此，有時將複數個記憶體晶片100分成例如兩組，以不超出晶片配置區域之方式調整各組之XY座標。於圖7及圖8之例之情形時，分成4個記憶體晶片100(0)～100(3)、及4個記憶體晶片100(4)～100(7)之兩組。並且，例如將4個記憶體晶片100(0)～100(3)連續地沿1個方向錯開積層。並且，於Z方向上之最上層之記憶體晶片100(3)上設置有間隔件600。並且，將4個記憶體晶片100(4)～100(7)連續地沿1個方向錯開積層於間隔件600上。
設置於間隔件600上之4個記憶體晶片100(4)～100(7)之X方向及Y方向之座標與4個記憶體晶片100(0)～100(3)之XY座標相同。
將外引線框架及內引線框架一併簡單記為引線框架。
再者，於僅表示連接記憶體晶片與引線框架之接合引線之情形時，標記為BWT。
＜1-3-3＞ 記憶體晶片之積層方法 繼而，使用圖9及圖10對記憶體晶片之積層方法進行說明。圖9係積層有記憶體晶片之積層構造之立體圖。圖9抽選表示圖7所示之記憶體晶片100(0)～100(7)中之記憶體晶片100(0)～100(3)。圖10係圖9之俯視圖。再者，記憶體晶片100(4)～100(7)之積層方法與記憶體晶片100(0)～100(3)之積層方法相同。
如圖9及圖10所示，記憶體晶片100(0)～100(3)分別相對於X方向及Y方向沿斜向錯開設置。
具體而言，以記憶體晶片100(2)之周邊區域140_y及周邊區域140_x在Z方向上不被記憶體晶片100(3)覆蓋之方式將記憶體晶片100(3)相對於X方向及Y方向沿斜向錯開設置於記憶體晶片100(2)上。例如，於記憶體晶片100(2)之核心電路110上，經由接著材料(未圖示)而設置有記憶體晶片100(3)。
又，以記憶體晶片100(1)之周邊區域140_y及周邊區域140_x在Z方向上不被記憶體晶片100(3)及100(2)覆蓋之方式將記憶體晶片100(3)及100(2)相對於X方向及Y方向沿斜向錯開設置於記憶體晶片100(1)上。例如，於記憶體晶片100(1)之核心電路110上，經由接著材料而設置有記憶體晶片100(2)。
又，以記憶體晶片100(0)之周邊區域140_y及周邊區域140_x在Z方向上不被記憶體晶片100(3)、100(2)及100(1)覆蓋之方式將記憶體晶片100(3)、100(2)及100(1)相對於X方向及Y方向沿斜向錯開設置於記憶體晶片100(0)上。例如，於記憶體晶片100(0)之核心電路110上，經由接著材料而設置有記憶體晶片100(1)。
如上所述，記憶體晶片100(0)～100(3)各者之周邊區域140_y及周邊區域140_x於Z方向上露出。於封裝體11中，各記憶體晶片100之露出之周邊區域140_y及周邊區域140_x與密封樹脂300相接。
自Z方向觀察時，記憶體晶片100(3)、100(2)及100(1)可相對於記憶體晶片100(0)在相同方向上且以相互均等之間隔配置，但並不限定於此。例如，在不對下述接合引線BWT之連接造成影響之範圍內，錯開方向及錯開間隔可根據每個晶片而不同。
首先，對內引線框架400(0)_1與記憶體晶片100之連接進行說明。內引線框架400(0)_1例如與設置於記憶體晶片100之周邊區域140_x中之墊連接。於圖9及圖10之例之情形時，內引線框架400(0)_1與記憶體晶片100(0)～100(3)中Z方向上之最下層之記憶體晶片100(0)之墊連接。更具體而言，被供給電壓VCC之墊PAD_VCC_x與內引線框架400(0)_1經由接合引線BWT(0)而電性連接。接合引線BWT(0)沿X方向延伸，例如包含金等。
其次，對內引線框架400(1)_1與記憶體晶片100之連接進行說明。內引線框架400(1)_1例如與設置於記憶體晶片100之周邊區域140_y中之墊連接。於圖9及圖10之例之情形時，內引線框架400(1)_1與記憶體晶片100(0)～100(3)中Z方向上之最下層之記憶體晶片100(0)之墊連接。更具體而言，被供給電壓VSS之墊PAD_VSS_y與內引線框架400(1)_1經由接合引線BWT(1)而電性連接。接合引線BWT(1)沿X方向延伸，例如包含金等。
繼而，對設置於複數個記憶體晶片100內之接合引線進行說明。
如圖9及圖10所示，在沿Z方向積層之記憶體晶片間，屬於周邊區域140_x且具備相同功能之墊經由接合引線BWI_yz而相互電性連接。具體而言，記憶體晶片100(0)之周邊區域140_x之墊PAD_VCC_x經由接合引線BWI_yz而與記憶體晶片100(1)之周邊區域140_x之墊PAD_VCC_x電性連接。又，記憶體晶片100(1)之周邊區域140_x之墊PAD_VCC_x經由接合引線BWI_yz而與記憶體晶片100(2)之周邊區域140_x之墊PAD_VCC_x電性連接。記憶體晶片100(2)之周邊區域140_x之墊PAD_VCC_x經由接合引線BWI_yz而與記憶體晶片100(3)之周邊區域140_x之墊PAD_VCC_x電性連接。關於其他周邊區域140_x之墊，亦同樣如此。
進而，如圖9及圖10所示，在沿Z方向積層之記憶體晶片間，屬於周邊區域140_y且具備相同功能之墊經由接合引線BWI_xz而相互電性連接。具體而言，記憶體晶片100(0)之周邊區域140_y之墊PAD_VSS_y經由接合引線BWI_xz而與記憶體晶片100(1)之周邊區域140_y之墊PAD_VSS_y電性連接。又，記憶體晶片100(1)之周邊區域140_y之墊PAD_VSS_y經由接合引線BWI_xz而與記憶體晶片100(2)之周邊區域140_y之墊PAD_VSS_y電性連接。記憶體晶片100(2)之周邊區域140_y之墊PAD_VSS_y經由接合引線BWI_xz而與記憶體晶片100(3)之周邊區域140_y之墊PAD_VSS_y電性連接。關於其他周邊區域140_y之墊，亦同樣如此。進而，於本實施方式中，如圖9及圖10所示，藉由接合引線將同一記憶體晶片100內之設置於周邊區域140_x之墊與設置於周邊區域140_y之墊連接。具體而言，記憶體晶片100(0)之周邊區域140_y之墊PAD_VSS_y經由接合引線BWI_xy而與記憶體晶片100(0)之周邊區域140_x之墊PAD_VSS_x電性連接。記憶體晶片100(1)之周邊區域140_y之墊PAD_VSS_y經由接合引線BWI_xy而與記憶體晶片100(1)之周邊區域140_x之墊PAD_VSS_x電性連接。記憶體晶片100(2)之周邊區域140_y之墊PAD_VSS_y經由接合引線BWI_xy而與記憶體晶片100(2)之周邊區域140_x之墊PAD_VSS_x電性連接。記憶體晶片100(3)之周邊區域140_y之墊PAD_VSS_y經由接合引線BWI_xy而與記憶體晶片100(3)之周邊區域140_x之墊PAD_VSS_x電性連接。即，封裝體11具備將所積層之記憶體晶片100相互連接之接合引線、及將同一記憶體晶片100中之墊間連接之接合引線。
根據上述複數個記憶體晶片100，至引線框架之接合引線沿X方向延伸。引線框架亦沿X方向延伸，故而可適當地將接合引線與引線框架連接。換言之，自複數個記憶體晶片100至引線框架之接合引線在沿X方向之周邊區域140_x中於兩側露出。
此處，對配置於較間隔件600更靠下之記憶體晶片100(0)～100(3)之組進行了說明，但配置於較間隔件600更靠上之記憶體晶片100(4)～100(7)之組僅Z方向上之座標不同，XY平面上之位置關係為記憶體晶片100(0)～100(3)。因此，省略詳細之說明。
只要記憶體晶片100(0)～100(3)之組中任一記憶體晶片中之墊與記憶體晶片100(4)～100(7)之組中任一記憶體晶片中之具備相同功能之墊電性連接，則封裝體11中包含之所有記憶體晶片100(0)～100(7)之具備相同功能之墊相互連接。藉此，可藉由供給1個系統之信號、電源而驅動封裝體11中包含之所有記憶體晶片100(0)～100(7)。
於本實施方式中，如圖7所示，記憶體晶片100(0)～100(3)之組中最下層之記憶體晶片100(0)及記憶體晶片100(4)～100(7)之組中最下層之記憶體晶片100(4)藉由接合引線BWT(0)及BWT(1)分別與引線框架400(0)及400(1)連接。因此，於本實施方式中，藉由1個系統之信號、電源而驅動封裝體11中包含之所有記憶體晶片100(0)～100(7)。
再者，記憶體晶片100(0)～100(3)之組與記憶體晶片100(4)～100(7)之組之連接並不限於該例。例如，亦可使配置於較間隔件600更靠下之記憶體晶片100(0)～100(3)之組與配置於較間隔件600更靠上之記憶體晶片100(4)～100(7)之組之積層方向相反。又，於記憶體晶片100(0)～100(3)之組與記憶體晶片100(4)～100(7)之組中，亦可將信號、電源之系統分開，自不同方向供給。於此情形時，封裝體11中包含之記憶體晶片100各半地被不同系統之信號、電源驅動。即，藉由2個系統之信號、電源而驅動封裝體11中包含之記憶體晶片100。
圖11、圖12、圖13中示出使記憶體晶片100(0)～100(3)之組與記憶體晶片100(4)～100(7)之組之積層方向相反且供給另一系統之信號、電源的例。於此情形時，如圖11及圖12所示，記憶體晶片100(4)～100(7)之組中之積層方向與圖7及圖10所示之記憶體晶片100(0)～100(3)之組中之積層方向相反。又，記憶體晶片100(4)與接合引線BWT及引線框架400之連接方向相對於記憶體晶片100(0)與接合引線BWT及引線框架400之連接方向在X方向上相反。藉此，如圖13所示，能夠針對封裝體11之引線框架400(0)及400(1)以自Z方向觀察時成為點對象之方式高效率地配置2個系統之信號、電源。
再者，於本實施方式中，記載了封裝體11積層有8個記憶體晶片100之情形，但並不限於此，記憶體晶片100之積層數可適當變更。
又，於僅表示連接記憶體晶片內之墊與墊之接合引線之情形時，標記為BWI。
＜1-4＞ 效果 根據上述實施方式，於包含複數個記憶體晶片之封裝體中，記憶體晶片各者於L字區域中設置有墊，該L字區域包含記憶體晶片之沿X方向之第1區域(例如周邊區域140_x)、記憶體晶片之沿Y方向之第2區域(例如周邊區域140_y之一部分)及其等之假想延伸區域交叉之第3區域(例如周邊區域140_y之另一部分)。並且，藉由接合引線將同一記憶體晶片中設置於第1區域之墊與設置於第2區域之墊電性連接。又，複數個記憶體晶片相對於X方向及Y方向沿斜向錯開積層。又，連接複數個記憶體晶片與引線框架之接合引線僅為沿X方向延伸之導線。
以下，為了說明本實施方式之效果，使用圖14對比較例進行說明。圖14係用以說明比較例之記憶體晶片之佈局之概要的俯視圖。
如圖14所示，於比較例中，墊例如僅設置於記憶體晶片100之一邊。於此種情形時，需要設置配線(M2(VCC_x)、M2(VSS_x))以對距墊較遠之記憶體面PB(0)供給電壓VCC及VSS。於設置有配線(M2(VCC_x)、M2(VSS_x))之區域中，例如設置有周邊電路，故而存在配線(M2(VCC_x)、M2(VSS_x))之佈局變得複雜之情況。因此，存在為了形成配線(M2(VCC_x)、M2(VSS_x))而面積增大之情況。又，配線(M2(VCC_x)、M2(VSS_x))之長度越長，越會受到配線(M2(VCC_x)、M2(VSS_x))之電阻之影響，存在供給至記憶體面PB(0)之電壓亦變得不穩定而發生電壓下降等之情況。又，為了穩定電壓，亦考慮以例如配線寬度變粗之方式構成配線M2以使其為低電阻，但存在配置配線M2所需之面積增大，結果導致記憶體晶片100之面積增大之虞。
另一方面，根據本實施方式，沿記憶體晶片100之2邊設置墊。進而，於各記憶體晶片中，藉由接合引線將用以輸入相同信號或用以供給相同電壓之複數個墊連接。並且，將此種記憶體晶片積層。該接合引線之電阻小於設置於記憶體晶片100內之配線M2。又，與配線M2不同，接合引線可直線連接。因此，即便於將電壓傳送至距墊較遠之記憶體面PB(0)之情形時，亦能夠實現低電阻之配線路徑。又，無需增加配線M2，故而能夠抑制記憶體晶片100之面積增大。
又，由於將墊設置於記憶體晶片100之2邊，故而與比較例不同，能夠拉伸自記憶體晶片100之沿Y方向之2邊向X方向延伸的接合引線，而將其連接於引線框架。因此，於本案中，與比較例不同，能夠縮短自引線框架向記憶體面PB(0)之電壓供給之相關配線之距離。
即，於本實施方式中，能夠一面使記憶體晶片之面積為最小限度，一面對所有記憶體面供給穩定之電壓。
再者，由接合引線BWI連接之兩墊亦可藉由記憶體晶片100之內部配線(M2)連接。於此情形時，接合引線BWI作為並列配線路徑發揮功能，其與記憶體晶片100之內部配線之配線路徑電性平行，用以使該配線路徑進一步低電阻化。
又，設置於封裝體11之複數個記憶體晶片100之具備同一功能之複數個墊中至少一個墊經由接合引線BWT而與引線框架連接。又，該墊於同一記憶體晶片內經由接合引線BWI而與具備同一功能之墊連接。
又，於記憶體晶片100之1邊(例如周邊區域140_x)，隔著1邊之中心點而配置有具備同一功能之電源墊。並且，該等具備同一功能之電源墊藉由接合引線連接。
又，於上述第1實施方式中，對作為基準電壓之電壓VCC及VSS輸入至記憶體晶片100之情形進行了說明，但亦可輸入其他基準電壓。
又，於同一記憶體晶片100內，藉由接合引線BWI_xy將與電壓VSS相關之兩個墊PAD_VSS_x及墊PAD_VSS_y連接。但並不限於此，於同一記憶體晶片100內，亦可藉由接合引線BWI將被輸入相互相同基準電壓之複數個墊連接。
＜2＞ 第2實施方式 繼而，對第2實施方式進行說明。於第2實施方式中，對自記憶體晶片引出至內部引線之接合引線進行說明。再者，針對與上述實施方式相同之部分，省略說明。又，第2實施方式可與第1實施方式組合。
＜2-1＞ 接合引線之連接方法 使用圖15對接合引線之限制進行說明。圖15係沿圖6之A-A線之剖視圖。
如上所述，於封裝體11中，複數個記憶體晶片100設置於晶片配置區域內。但是，接合引線之配置亦需要留意。如圖15所示，接合引線BWT係以在Z方向上畫出圓弧之方式設置。
例如，若在X方向、Y方向及Z方向中至少一個方向上使接合引線自設置於晶片配置區域端部附近之記憶體晶片100直接連接至引線框架，則接合引線之Z方向上之突出量變大，有可能導致密封樹脂300之尺寸增大。於第1實施方式中說明之封裝體11中，複數個記憶體晶片100係以墊露出之方式積層。因此，Z方向上之上層之記憶體晶片配置於記憶體晶片配置區域之端部。因此，考慮到記憶體晶片之位置與晶片配置區域之關係，需要設置與引線框架連接之接合引線。
其次，使用圖16～圖19對接合引線之連接例進行說明。圖16係積層有記憶體晶片之積層構造之立體圖。圖17係圖16之俯視圖。圖18係積層有記憶體晶片之積層構造之立體圖。圖19係圖18之俯視圖。
例如，於晶片配置區域有裕度之情形時，如圖16及圖17所示，亦可將接合引線自所有記憶體晶片直接連接至引線框架。
又，如圖18及圖17所示，可僅於有裕度設置接合引線之部位設置接合引線。具體而言，記憶體晶片100(0)之墊PAD_VCC_x及記憶體晶片100(1)之墊PAD_VCC_x與引線框架連接，另一方面，記憶體晶片100(2)之墊PAD_VCC_x及記憶體晶片100(3)之墊PAD_VCC_x未與引線框架連接。
＜2-2＞ 效果 根據上述實施方式，與第1實施方式相比，Z方向上除最下層之記憶體晶片100以外之記憶體晶片100亦不僅能夠自圖15中之紙面右側之第10邊經由接合引線而直接連接至引線框架，而且能夠自圖15中之紙面左側之第9邊之側經由接合引線而直接連接至引線框架，故而電壓更穩定。
＜3＞ 第3實施方式 繼而，對第3實施方式進行說明。於第3實施方式中，對同一記憶體晶片內之連接複數個墊之接合引線進行說明。再者，針對與上述實施方式相同之部分，省略說明。又，第3實施方式可與第1及第2實施方式組合。
＜3-1＞ 晶片之佈局 於本實施方式，著眼於一個記憶體晶片100。
於第1實施方式中，記憶體晶片100中連接複數個墊之接合引線僅為連接墊PAD_VSS_x與墊PAD_VSS_y之接合引線。但並不限於此。
使用圖20及圖21對記憶體晶片100之佈局之另一例進行說明。圖20係記憶體晶片之立體圖。圖21係圖20之俯視圖。
如圖20及圖21所示，墊PAD_VCC_x與墊PAD_VCC_y藉由接合引線BWI_xy連接。又，與第1實施方式同樣地，墊PAD_VSS_x與墊PAD_VSS_y藉由接合引線BWI_xy連接。如此，只要為具備同一功能之墊之組，則可於同一記憶體晶片內藉由接合引線連接。又，亦可使各接合引線之XY平面上之延伸方向相互不同以防止接合引線彼此接觸。
＜3-2＞ 效果 根據上述實施方式，於同一記憶體晶片中，可使用複數個接合引線將具備同一功能之墊彼此連接。藉此，能夠使同一記憶體晶片100內之電壓進一步穩定化。
＜3-3＞ 變化例 使用圖22及圖23對第3實施方式之變化例進行說明。圖22係記憶體晶片之立體圖。圖23係圖22之俯視圖。
又，如圖22及圖23所示，可於同一記憶體晶片內設置用以連接墊與墊之中繼用墊PAD_C。該中繼用墊(島狀中繼地點墊)PAD_C未與記憶體晶片100之內部配線(例如配線M2)直接相連。
接合引線越長，越撓曲，存在與記憶體晶片100之除墊以外之部分接觸之情況。藉由設置中繼墊PAD_C，能夠抑制接合引線撓曲。即，藉由設置中繼墊PAD_C，能夠使用以連接墊與墊之接合引線之形狀(圓弧狀)變得適當。
再者，由接合引線連接之兩墊與中繼用墊(島狀中繼地點墊)PAD_C可藉由記憶體晶片100之內部配線(例如配線M2)連接。於此情形時，接合引線作為並列配線路徑發揮功能，其用以使記憶體晶片100之內部配線之配線路徑進一步低電阻化。
＜4＞ 第4實施方式 繼而，對第4實施方式進行說明。於第4實施方式中，對記憶體晶片與記憶體晶片之間設置有間隔件之情形進行說明。再者，針對與上述實施方式相同之部分，省略說明。又，第4實施方式可與第1～第3實施方式組合。
＜4-1＞ 積層方法 使用圖24及圖25對記憶體晶片與記憶體晶片之間設置有間隔件之情形時之接合引線進行說明。圖24係積層有記憶體晶片之積層構造之立體圖。圖25係圖24之剖視圖。
如圖24及圖25所示，於記憶體晶片100(0)與記憶體晶片100(1)之間設置有間隔件600。並且，如圖24所示，藉由接合引線將設置於記憶體晶片100(0)之周邊區域140_y之墊及設置於記憶體晶片100(1)之周邊區域140_y之墊連接，故而以設置於下層之記憶體晶片100(0)之周邊區域140_y在Z方向上露出之方式進行設置。
如圖25所示，間隔件600之Z方向之膜厚dS較理想為大於接合引線之Z方向之高度dB。藉此，能夠使例如電壓VCC之相關接合引線不容易與記憶體晶片100接觸。
＜4-2＞ 效果 根據上述實施方式，於記憶體晶片與記憶體晶片之間設置有間隔件。藉此，即便於積層複數個記憶體晶片之情形時，亦能夠將接合引線適當地設置於同一記憶體晶片之墊間。
藉此，於例如積層複數個記憶體晶片之情形時，可僅沿X方向或Y方向錯開積層。
＜4-3＞ 變化例1 繼而，使用圖26對第4實施方式之變化例1進行說明。圖26係圖24之剖視圖。
如圖26所示，傳送電壓VSS之接合引線可配置成在Z方向上與設置於上層之記憶體晶片100或間隔件600接觸(參照圖中之C)。電壓VSS在電路之中為低電壓，故而即便與其他記憶體晶片100或間隔件600接觸，影響亦較小。
藉此，能夠減小間隔件600之膜厚dS，能夠抑制Z方向上之記憶體晶片100之積層體之高度。
＜4-2＞ 變化例2 繼而，使用圖27及圖28對第4實施方式之變化例2進行說明。使用圖27及圖28對記憶體晶片與記憶體晶片之間設置有間隔件之情形時之接合引線進行說明。圖27係積層有記憶體晶片之積層構造之立體圖。圖28係圖27之剖視圖。
如圖27及圖28所示，於變化例2中，具有在同一記憶體晶片100內連接具備同一功能之墊彼此之接合引線。
具體而言，設置有接合引線BWI_xyi，其通過核心電路110之Z方向上之上方。並且，在核心電路110上且設置有接合引線BWI_xyi之區域中未設置有例如間隔件600。
如圖27及圖28所示，間隔件600斷離成兩個部分(600(0)、600(1))。並且，被斷離之間隔件600(0)與600(1)之間設置有接合引線BWI_xyi，將設置於周邊區域140_y之墊、及設置於周邊區域140_x之墊連接。
如此，藉由設計間隔件600之形狀，同一記憶體晶片內之接合引線之配線之自由度增加。
再者，此處，對間隔件600被斷離成兩個部分之情形進行了說明，但未必限於此。只要缺少間隔件600之一部分以便至少設置接合引線BWI_xyi即可。
＜5＞ 第5實施方式 繼而，對第5實施方式進行說明。於第5實施方式中，對第1實施方式之技術應用於晶片位址之相關墊之情形進行說明。再者，針對與上述實施方式相同之部分，省略說明。又，第5實施方式可與第1～第4實施方式組合。
＜5-1＞ 構成 使用圖29對第5實施方式之封裝體中包含之記憶體晶片之積層構造進行說明。圖29係積層有記憶體晶片之積層構造之立體圖。
例如，於具備複數個記憶體晶片100之封裝體11中，需要對各個記憶體晶片100分配位址。
例如，於各記憶體晶片100設置複數個晶片位址用墊PAD_CADD。該墊PAD_CADD之數量係根據封裝體11中包含之記憶體晶片100之數量而準備。輸入至墊PAD_CADD之信號例如為電壓VCC。
再者，於本實施方式中，將晶片位址用墊PAD_CADD設置於記憶體晶片100之沿X方向之第1區域(例如周邊區域140_x)，但不限於此。亦可將晶片位址用墊PAD_CADD設置於記憶體晶片100之沿Y方向之第2區域(例如周邊區域140_y之一部分)及/或第1區域之假想延伸區域與第2區域之假想延伸區域交叉的第3區域(例如周邊區域140_y之另一部分)。又，圖29中省略了圖示，但於將晶片位址用墊PAD_CADD設置於周邊區域140_x之情形時，第1實施方式中所述之用以輸入信號之墊及/或用以供給電壓之墊亦可一併設置於周邊區域140_x中。即，可設置連接各晶片中之第1區域之墊彼此的接合引線、及連接第1區域內之墊與第3區域之墊的接合引線兩者。
例如，於圖29之例中，積層有4個記憶體晶片100。4個記憶體晶片100可按4值(2位元)進行分配。因此，例如針對各個記憶體晶片100，準備例如2個墊PAD_CADD(1)及PAD_CADD(2)。並且，藉由針對每個記憶體晶片變更接合引線與墊PAD_CADD(1)及PAD_CADD(2)之連接，能夠對記憶體晶片100分配位址。
作為具體例，記憶體晶片100(0)中，對墊PAD_CADD(1)及PAD_CADD(2)輸入電壓VCC。記憶體晶片100(1)中，對墊PAD_CADD(1)輸入電壓VCC。記憶體晶片100(2)中，對墊PAD_CADD(2)輸入電壓VCC。記憶體晶片100(3)中，未對墊PAD_CADD(1)及PAD_CADD(2)輸入電壓VCC。
更具體而言，於記憶體晶片100(0)中，墊PAD_VCC_x及引線框架與接合引線BWT(0)連接。
同樣地，記憶體晶片100(1)之墊PAD_VCC_x及記憶體晶片100(0)之墊PAD_VCC_x與接合引線BWI_yz連接。
又，記憶體晶片100(2)之墊PAD_VCC_x及記憶體晶片100(1)之墊PAD_VCC_x與接合引線BWI_yz連接。
進而，記憶體晶片100(3)之墊PAD_VCC_x及記憶體晶片100(2)之墊PAD_VCC_x與接合引線BWI_yz連接。
墊PAD_CADD(1)及PAD_CADD(2)經由接合引線BWI而與被供給電壓VCC之墊PAD_VCC連接。
如此，僅Z方向上之最下層之記憶體晶片100(0)之墊PAD_VCC_x經由接合引線BWT(0)而與引線框架連接。並且，記憶體晶片100(0)～100(3)之墊PAD_VCC_x分別藉由接合引線BWI_yz連接。並且，記憶體晶片100(0)～100(3)之墊PAD_CADD(1)及PAD_CADD(2)與所分配之晶片位址相應地設置有接合引線BWI_xy。
＜5-2＞ 效果 藉由將第1實施方式應用於晶片位址用墊PAD_CADD，能夠減少自墊PAD_CADD至引線框架之接合引線之條數。結果能夠消除伴隨接合引線增加之封裝體11之佈局之複雜度。
＜6＞ 其他 以上，已對本發明之實施方式進行了說明，但本發明並不限定於上述實施方式，在不脫離其主旨之範圍內可進行各種變化而實施。進而，上述實施方式中包括各種階段之發明，藉由適當組合所揭示之構成要件而選取各種發明。例如，若即便自所揭示之構成要件中刪除若干個構成要件亦可獲得特定效果，則可被選取為發明。 [相關申請案]
本申請案享有以日本專利申請案2019-218676號(申請日：2019年12月3日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:記憶體系統 2:主機機器 10:半導體記憶裝置 11(11(0), 11(1), 11(2), 11(3)):封裝體 20:控制器 21:主機介面電路 22:處理器 23:內置記憶體 24:緩衝記憶體 25:ECC電路 26:NAND介面電路 30:p型井區域 31:配線 32:配線 33:配線 34:記憶孔 35:半導體柱 36:閘極絕緣膜 37:電荷儲存層(絕緣膜) 38:阻擋絕緣膜 39:接觸插塞 40:金屬配線 41:n+型擴散區域 42:接觸插塞 43:金屬配線 44:p+型擴散區域 45:接觸插塞 46:金屬配線 47:金屬配線 48:金屬配線 100(100(0)～100(7)):記憶體晶片 101(101_0, 101_1):記憶胞陣列 102:輸入輸出電路 103:邏輯控制電路 104:暫存器 105:定序器 106(106_0, 106_1):電壓產生電路 107(107_0, 107_1):驅動器組 108(108_0, 108_1):列解碼器 109(109_0, 109_1):感測放大器模組 110:核心電路 120:周邊電路 120_x:周邊電路 120_y:周邊電路 130:墊群 130_x:墊群 130_y:墊群 130(0):輸入輸出用墊群 130(1):邏輯控制用墊群 130(2):電源用墊群 140:周邊區域 140_x:周邊區域 140_y:周邊區域 300:密封樹脂 400:引線框架 400(0):引線框架 400(0)_0:外引線框架 400(0)_0_x1:引線 400(0)_0_z:引線 400(0)_0_x2:引線 400(0)_1:內引線框架 400(1):引線框架 400(1)_0:外引線框架 400(1)_0_x1:引線 400(1)_0_z:引線 400(1)_0_x2:引線 400(1)_1:內引線框架 600:間隔件 600(0):間隔件 600(1):間隔件 BL:位元線 BLK(BLK(0), BLK(1), …):區塊 BWI_xy:接合引線 BWI_xyi:接合引線 BWI_xz:接合引線 BWI_yz:接合引線 BWT:接合引線 BWT(0):接合引線 BWT(1):接合引線 CPWELL:井配線 M0:配線層(配線) M1:配線層(配線) M2:配線層(配線) MT:記憶胞電晶體 PAD:墊 PAD_C:中繼用墊 PAD_CADD(PAD_CADD(1), PAD_CADD(2)):晶片位址用墊 PAD_VCC:墊 PAD_VCC_x:墊 PAD_VCC_y:墊 PAD_VSS:墊 PAD_VSS_x:墊 PAD_VSS_y:墊 PB(PB(0), PB(1)):記憶體面 SGD:選擇閘極線 SGS:選擇閘極線 SU(SU(0), SU(1), …):串單元 SL:源極線 ST1、ST2:選擇電晶體 VCC_x:配線 VCC_y:配線 VSS_x:配線 VSS_y:配線 WL0～WL7:字元線
圖1係表示實施方式之記憶體系統之構成之一例的方塊圖。 圖2係表示實施方式之封裝體之構成之一例的方塊圖。 圖3係表示第1實施方式之記憶體晶片之構成之一例的方塊圖。 圖4係表示區塊BLK之一部分區域之剖視圖。 圖5係用以說明第1實施方式之記憶體晶片之佈局之概要的俯視圖。 圖6係封裝體之俯視圖。 圖7係沿圖6之A-A線之剖視圖。 圖8係沿圖6之B-B線之剖視圖。 圖9係積層有記憶體晶片之積層構造之立體圖。 圖10係圖9之俯視圖。 圖11係封裝體之俯視圖。 圖12係積層有記憶體晶片之積層構造之立體圖。 圖13係用以說明第1實施方式之記憶體晶片之佈局之概要的俯視圖。 圖14係用以說明比較例之記憶體晶片之佈局之概要的俯視圖。 圖15係沿圖6之A-A線之剖視圖。 圖16係積層有記憶體晶片之積層構造之立體圖。 圖17係圖16之俯視圖。 圖18係積層有記憶體晶片之積層構造之立體圖。 圖19係圖18之俯視圖。 圖20係記憶體晶片之立體圖。 圖21係圖20之俯視圖。 圖22係記憶體晶片之立體圖。 圖23係圖22之俯視圖。 圖24係積層有記憶體晶片之積層構造之立體圖。 圖25係圖24之剖視圖。 圖26係圖24之剖視圖。 圖27係積層有記憶體晶片之積層構造之立體圖。 圖28係圖27之剖視圖。 圖29係積層有記憶體晶片之積層構造之立體圖。
100(0)~100(3):記憶體晶片
110:核心電路
140_x:周邊區域
140_y:周邊區域
400(0)_1:內引線框架
400(1)_1:內引線框架
BWI_xy:接合引線
BWI_xz:接合引線
BWI_yz:接合引線
BWT(0):接合引線
BWT(1):接合引線
PAD_VCC_x:墊
PAD_VSS_x:墊
PAD_VSS_y:墊

Claims (14)

  1. 一種半導體記憶裝置，其包含：第1記憶體晶片、第2記憶體晶片、第1接合引線、第2接合引線、第3接合引線、及密封樹脂，上述第1記憶體晶片具備：第1核心電路，其設置有複數個記憶體，且包含沿第1方向之第1邊、及沿與上述第1方向交叉之第2方向之第2邊；第1區域，其與上述第1核心電路之上述第1邊相鄰，長度方向沿著上述第1方向；第2區域，其與上述第1核心電路之上述第2邊相鄰，長度方向沿著上述第2方向；第3區域，其係上述第1區域之上述第1方向上之假想延伸區域與上述第2區域之上述第2方向上之假想延伸區域交叉的區域；第1墊，其設置於上述第1區域；第2墊，其設置於上述第2區域；及第3墊，其設置於上述第3區域；上述第2記憶體晶片具備：第2核心電路，其設置有複數個記憶體，且包含沿上述第1方向之第3邊、及沿上述第2方向之第4邊；第4區域，其與上述第2核心電路之上述第3邊相鄰，長度方向沿著上述第1方向；第5區域，其與上述第2核心電路之上述第4邊相鄰，長度方向沿著上述第2方向； 第6區域，其係上述第4區域之上述第1方向上之假想延伸區域與上述第5區域之上述第2方向上之假想延伸區域交叉的區域；第4墊，其設置於上述第4區域；第5墊，其設置於上述第5區域；及第6墊，其設置於上述第6區域；且上述第1接合引線將上述第1墊與上述第3墊連接，上述第2接合引線將上述第4墊與上述第6墊連接，上述第3接合引線將上述第2墊與上述第5墊連接，上述第1、第2及第3區域與上述密封樹脂相接；上述第2記憶體晶片係積層於上述第1記憶體晶片之上。
  2. 如請求項1之半導體記憶裝置，其中自與上述第1方向及上述第2方向正交之第3方向觀察時，上述第2記憶體晶片係以至少與上述第1記憶體晶片之上述第1核心電路重疊之方式積層於上述第1記憶體晶片之上。
  3. 如請求項1之半導體記憶裝置，其中上述第2記憶體晶片係以自與上述第1方向及上述第2方向正交之第3方向觀察時上述第1墊、上述第2墊及上述第3墊露出之方式積層於上述第1記憶體晶片之上。
  4. 如請求項1之半導體記憶裝置，其中上述第2記憶體晶片介隔間隔件而積層於上述第1記憶體晶片之上。
  5. 如請求項4之半導體記憶裝置，其中上述間隔件形成上述第1接合引 線通過之區域。
  6. 如請求項4之半導體記憶裝置，其中上述間隔件與上述第1接合引線相接。
  7. 如請求項1之半導體記憶裝置，其中上述第1記憶體晶片於上述第1區域中進而具備第7墊，上述第1接合引線包含：第1部分，其將上述第1墊與上述第7墊連接；及第2部分，其將上述第7墊與上述第3墊連接。
  8. 如請求項7之半導體記憶裝置，其中上述第7墊係經由上述第1接合引線而與上述第1記憶體晶片之內部配線電性連接。
  9. 如請求項1之半導體記憶裝置，其進而包含：第1引線框架，其一端插入至上述密封樹脂中；第4接合引線，其與上述密封樹脂相接，並且將上述第1引線框架之上述一端與上述第1墊連接；第2引線框架，其一端插入至上述密封樹脂中；及第5接合引線，其與上述密封樹脂相接，並且將上述第2引線框架之上述一端與上述第2墊連接；自與上述第1方向及上述第2方向正交之第3方向觀察時，上述第1引線框架之另一端自上述密封樹脂之上述第1方向上之一側延伸，上述第2引 線框架之另一端自上述密封樹脂之上述第1方向上之另一側延伸。
  10. 如請求項1之半導體記憶裝置，其進而包含：第3記憶體晶片、第4記憶體晶片、第4接合引線、第5接合引線、及第6接合引線，上述第3記憶體晶片具備：第3核心電路，其設置有複數個記憶體，且包含沿上述第1方向之第5邊、及沿上述第2方向之第6邊；第7區域，其與上述第3核心電路之上述第5邊相鄰，長度方向沿著上述第1方向；第8區域，其與上述第3核心電路之上述第6邊相鄰，長度方向沿著上述第2方向；第9區域，其係上述第7區域之上述第1方向上之假想延伸區域與上述第8區域之上述第2方向上之假想延伸區域交叉的區域；第7墊，其設置於上述第7區域；第8墊，其設置於上述第8區域；及第9墊，其設置於上述第9區域；上述第4記憶體晶片具備：第4核心電路，其設置有複數個記憶體，且包含沿上述第1方向之第7邊、及沿上述第2方向之第8邊；第10區域，其與上述第4核心電路之上述第7邊相鄰，長度方向沿著上述第1方向；第11區域，其與上述第4核心電路之上述第8邊相鄰，長度方向沿著上述第2方向； 第12區域，其係上述第10區域之上述第1方向上之假想延伸區域與上述第11區域之上述第2方向上之假想延伸區域交叉的區域；第10墊，其設置於上述第10區域；第11墊，其設置於上述第11區域；及第12墊，其設置於上述第12區域；且上述第4接合引線將上述第7墊與上述第9墊連接，上述第5接合引線將上述第10墊與上述第12墊連接，上述第6接合引線將上述第8墊與上述第11墊連接，上述第4記憶體晶片係以定義出上述第3記憶體晶片之上述第7、第8及第9區域與上述密封樹脂相接之空間之方式積層於上述第3記憶體晶片之上，自與上述第1方向及上述第2方向正交之第3方向觀察時，上述第2記憶體晶片相對於上述第1記憶體晶片之偏移方向係與上述第4記憶體晶片相對於上述第3記憶體晶片之偏移方向相互相反。
  11. 如請求項10之半導體記憶裝置，其進而包含：第1引線框架，其一端插入至上述密封樹脂中；第7接合引線，其與上述密封樹脂相接，並且將上述第1引線框架之上述一端與上述第1墊連接；第2引線框架，其一端插入至上述密封樹脂中；第8接合引線，其與上述密封樹脂相接，並且將上述第2引線框架之上述一端與上述第2墊連接；第3引線框架，其一端插入至上述密封樹脂中； 第9接合引線，其與上述密封樹脂相接，並且將上述第3引線框架之上述一端與上述第7墊連接；第4引線框架，其一端插入至上述密封樹脂中；第10接合引線，其與上述密封樹脂相接，並且將上述第4引線框架之上述一端與上述第8墊連接；且自上述第3方向觀察時，上述第1引線框架之另一端係自上述密封樹脂之上述第1方向上之一側延伸，上述第2引線框架之另一端係自上述密封樹脂之上述第1方向上之另一側延伸，上述第3引線框架之另一端係自上述密封樹脂之上述第1方向上之上述另一側延伸，上述第4引線框架之另一端係自上述密封樹脂之上述第1方向上之上述一側延伸。
  12. 如請求項1之半導體記憶裝置，其中上述第1墊至上述第3墊之各者係用以對上述第1記憶體晶片供給電壓之墊，上述第4墊至上述第6墊之各者係用以對上述第2記憶體晶片供給電壓之墊。
  13. 如請求項1之半導體記憶裝置，其中上述第1記憶體晶片於上述第1區域中進而具備第7墊、第8墊及第9墊，其係用以指定上述第1記憶體晶片之位址；且上述第2記憶體晶片於上述第4區域中進而具備第10墊、第11墊及第 12墊，其係用以指定上述第2記憶體晶片之位址。
  14. 如請求項13之半導體記憶裝置，其進而包含：第7接合引線，其係至少將上述第7墊及上述第8墊連接；且上述第9墊、上述第10墊、上述第11墊及上述第12墊中至少一者未與任一墊連接。
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