DE10032122A1 - Halbleiterspeicherbauelement mit Redundanzschaltkreis - Google Patents

Abstract

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einer Mehrzahl von Speicherzellenblöcken, daran angekoppelten Datenleitungen und einem Redundanzschaltkreis. DOLLAR A Erfindungsgemäß sind eine Mehrzahl von Zwischenspeicherzellen (20 bis 35) vorgesehen, die über durchtrennbare Schmelzsicherungen steuerbar mit den Datenleitungen verbunden werden können, um damit defekte Speicherzellen der Speicherzellenblöcke gemäß deren Adressen zu ersetzen, ohne dass Redundanzspeicherzellenblöcke benötigt werden. DOLLAR A Verwendung z. B. bei Rambus-DRAM-Bauelementen.

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauele­ ment mit einer Mehrzahl von Speicherzellenblöcken, daran an­ gekoppelten Datenleitungen und einem Redundanzschaltkreis.

In der letzten Zeit wurden Halbleiterbauelemente durch die Entwicklung von Verfeinerungstechniken schneller und hochin­ tegrierter. Insbesondere Halbleiterspeicherbauelemente erfor­ dern eine hohe Ausbeute zusammen mit einer hohen Integration.

Halbleiterspeicherbauelemente bestehen aus vielen Speicher­ zellen. Wenn jedoch nur eine der Speicherzellen defekt ist, arbeitet das Halbleiterspeicherbauelement nicht mehr richtig. Mit Zunahme der Integration von Halbleiterspeicherbauelemen­ ten nimmt die Wahrscheinlichkeit zu, dass Defekte in Spei­ cherzellen erzeugt werden. Derartige defekte Speicherzellen verschlechtern die Funktion eines Halbleiterspeicherbauele­ ments, was zu einem der Hauptfaktoren bei der Verringerung der Ausbeute von Halbleiterspeicherbauelementen wird. Daher wird häufig eine Technik zum Installieren eines Redundanz­ schaltkreises zur Verbesserung der Ausbeute mittels Ersetzen einer defekten Zelle durch eine redundante Zelle häufig ver­ wendet.

Im Allgemeinen steuert der Redundanzschaltkreis Ersatzredun­ danzspeicherzellenblöcke an, die in Spalten und Zeilen ange­ ordnet sind, und wählt eine redundante Speicherzelle in dem Redundanzspeicherzellenblock aus, um die defekte Zelle zu er­ setzen. Ein Verfahren zum Ersetzen von defekten Spalten oder Zeilen mit defekten Zellen durch redundante Spalten oder Zei­ len innerhalb eines Redundanzspeicherzellenblocks wird typi­ scherweise als Verfahren zum Ersetzen von defekten Zellen verwendet. Das heißt, wenn ein Adressensignal, das eine de­ fekte Zelle adressiert, in den Redundanzschaltkreis eingege­ ben wird, wird eine Schmelzsicherung, die mit einer defekten Spalte und/oder Zeile verbunden ist, durchtrennt, so dass ei­ ne redundante Spalte und/oder Zeile innerhalb des Redundanz­ speicherzellenblocks anstelle der defekten Spalte und/oder Zeile gewählt wird.

Bei diesem Verfahren der Verwendung eines Redundanzspeicher­ zellenblocks werden jedoch, wenn eine defekte Zelle innerhalb einer defekten Spalte und/oder Zeile erzeugt wird, selbst die verbleibenden, nicht-defekten Zellen, die mit der defekten Spalte und/oder Zeile verbunden sind, durch Redundanzzellen innerhalb einer redundanten Spalte und/oder Zeile ersetzt, um eine defekte Zelle zu reparieren. Die unnötige Verwendung von redundanten Speicherzellen, die zur Ersetzung anderer defek­ ter Zellen verwendet werden können, selbst bei einer vorgege­ benen begrenzten Kapazität an redundanten Speicherzellen, verursacht einen Verlust an Redundanzeffizienz. Außerdem wird, wenn die Redundanzspeicherzellenkapazität erhöht wird, um die Redundanzeffizienz zu verbessern, ein Chip durch die sich vergrößernde Fläche eines Redundanzspeicherzellenblocks vergrößert.

Somit ist ein Redundanzschaltkreis für ein effektives Repa­ rieren von defekten Zellen erforderlich, um defekte Zellen durch redundante Zellen zu ersetzen.

Der Erfindung liegt als technisches Problem die Bereitstel­ lung eines Halbleiterspeicherbauelements der eingangs genann­ ten Art zugrunde, das eine vergleichsweise hohe Redundanzef­ fizienz besitzt.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelementes mit den Merkmalen des Anspruchs 1, 2, 3 oder 6.

Vorzugsweise beinhaltet das Halbleiterspeicherbauelement ei­ nen Zeilendecoder, einen Subwortleitungstreiber, Zwischen­ speicherzellen, Schmelzsicherungsboxen, eine Zwischenspei­ cherzellen-Steuereinheit sowie eine Schalteinheit. Der Zei­ lendecoder decodiert eine Zeilenadresse und erzeugt ein Wort­ leitungsfreigabesignal zum Auswählen der Wortleitungen einer Gruppe von Speicherzellen unter den Speicherzellen. Der Sub­ wortleitungstreiber ist mit dem Wortleitungsfreigabesignal verbunden und wählt eine einzelne Speicherzelle aus der Grup­ pe von Speicherzellen aus. Die Zwischenspeicherzellen sind parallel entlang der Datenleitungen angeordnet. Jede der Schmelzsicherungsboxen besitzt eine Mehrzahl von Schmelzsi­ cherungen, die entsprechend den Adressen defekter Speicher­ zellen programmiert werden. Die Zwischenspeicherzellen- Steuereinheit erzeugt eine Mehrzahl von Zwischenspeicherzel­ len-Auswahlsignalen in Reaktion auf das Ausgangssignal von jeder der Schmelzsicherungsboxen und wählt Zwischenspeicher­ zellen aus. Die Schalteinheiten verbinden die ausgewählten Zwischenspeicherzellen mit den Datenleitungen in Reaktion auf das Zwischenspeicherzellen-Auswahlsignal. In dem Halbleiter­ speicherbauelement ersetzen wenigstens zwei Zwischenspeicher­ zellen, die entlang jeder der Datenleitungen parallelgeschal­ tet sind, die defekten Zellen unter Verwendung von wenigstens einer Schmelzsicherungsbox.

Wie vorstehend beschrieben, wird eine defekte Zelle durch ei­ ne Zwischenspeicherzelle ersetzt, die in einer Redundanzein­ heit enthalten ist, so dass ein Verlust an Redundanzeffizienz verhindert wird. Außerdem erfordert ein Halbleiterspeicher­ bauelement gemäß der vorliegenden Erfindung keinen herkömmli­ chen Redundanzspeicherzellenblock, so dass die Abmessung ei­ nes Chips reduziert ist.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in zugehörigen Unteransprüchen angegeben.

Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:

Fig. 1 ein Blockdiagramm, das eine Ausführungsform eines Halbleiterspeicherbauelements der Erfindung mit einem Redundanzschaltkreis darstellt, der Zwischenspei­ cherzellen benutzt,

Fig. 2 ein Schaltbild eines Subwortleitungstreibers von Fig. 1,

Fig. 3 ein Schaltbild einer Zwischenspeicherzelle von Fig. 1,

Fig. 4 ein Schaltbild einer Zeilenschmelzsicherungsboxein­ heit von Fig. 1,

Fig. 5 ein Schaltbild einer Spaltenschmelzsicherungsboxein­ heit von Fig. 1,

Fig. 6 ein Schaltbild eines Freigabesignalgenerators von Fig. 1 für die Zwischenspeicherzellenauswahl und

Fig. 7 ein Blockdiagramm, das eine weitere Ausführungsform eines Halbleiterspeicherbauelements der Erfindung mit einem Redundanzschaltkreis darstellt, der Zwischen­ speicherzellen benutzt.

Im Folgenden wird die Erfindung detailliert beschrieben, in­ dem bevorzugte Ausführungsformen derselben unter Bezugnahme auf die beigefügten Zeichnungen erläutert werden. Gleiche Be­ zugszeichen in den Zeichnungen bezeichnen funktionell ent­ sprechende Elemente. Die Beschreibung schildert ein Rambus- DRAM, das in letzter Zeit häufig verwendet wird. Ein Rambus- DRAM besitzt eine Mehrzahl von Bänken B0, . . ., die in Zeilen­ richtung ausgerichtet sind, sowie DQ-Blöcke DQ0 bis DQm, die in Spaltenrichtung jeder Bank ausgerichtet sind und eine Gruppe globaler Datenleitungen GIO<i< (mit i gleich 0 bis 3) gemeinsam nutzen. Die Anzahl globaler Datenleitungen GIO<i< (mit i gleich 0 bis 3) kann mit der Speicherarchitektur eines Rambus-DRAMs variieren. Die vorliegenden Ausführungsformen verwenden beispielsweise vier globale Datenleitungen GIO<i< (mit i gleich 0 bis 3).

In Fig. 1, die eine Ausführungsform eines Halbleiterspeicher­ bauelements mit einem Redundanzschaltkreis gemäß der Erfin­ dung darstellt, der eine Zwischenspeicherzellenstruktur be­ nutzt, sind zwecks einfacher Beschreibung lediglich eine Bank B0 und zwei DQ-Blöcke DQO und DQm innerhalb der Bank B0 ge­ zeigt. Die Struktur der in Fig. 1 gezeigten Ausführungsform ist die gleiche wie ein allgemeines DRAM mit Ausnahme eines Redundanzschaltkreises 14 mit einer Zwischenspeicherzellen­ struktur. Bezugnehmend auf Fig. 1 beinhaltet ein Halbleiter­ speicherbauelement 2 einen Speicherzellenblock 4, einen Zei­ lendecoder 6, einen Wortleitungs-Treibersignalerzeugungs­ schaltkreis 8, einen Subwortleitungstreiber 10, einen Spal­ tendecoder 12 sowie den Redundanzschaltkreis 14.

Der Speicherzellenblock 4 weist eine Mehrzahl von Speicher­ zellen auf, die in Spalten und Zeilen angeordnet sind, zum Beispiel 512 Wortleitungen und 256 Bitleitungen. Der Zeilen­ decoder 6 decodiert eine extern eingegebene Zeilenadresse RA[8:2] und stellt 128 Wortleitungsfreigabesignale NWEi be­ reit. Der Wortleitungs-Treibersignalerzeugungsschaltkreis 8 decodiert eine extern eingegebene, niedrigstwertige Zeilen­ adresse RA[1:0] und stellt 4 Wortleitungstreibersignale PXi bereit (mit i gleich 0 bis 3). Jedes der 128 Wortleitungs­ freigabesignale NWEi wird dem Subwortleitungstreiber 10 zuge­ führt, der auf die vier Wortleitungstreibersignale PXi ant­ wortet (mit i gleich 0 bis 3) und unter 512 Wortleitungen WL innerhalb des Speicherzellenblocks 4 eine Wortleitung aus­ wählt. Der Subwortleitungstreiber 10 ist in Fig. 2 gezeigt.

In dem Subwortleitungstreiber 10 von Fig. 2 wird ein Wortlei­ tungsfreigabesignal NWE0 unter den 128 Wortleitungsfreigabe­ signalen NWEi, die von dem Zeilendecoder 6 bereitgestellt werden, durch die vier Wortleitungstreibersignale PXi gesteu­ ert (mit i gleich 0 bis 3) und aktiviert eine Wortleitung un­ ter den vier Wortleitungen WL0 bis WL3.

Dieses Teilungstreiberverfahren zum Aktivieren einer Wortlei­ tung WL0 in Reaktion auf die vier Wortleitungstreibersignale PXi (mit i gleich 0 bis 3) und eines Wortleitungsfreigabesig­ nals NWE0, das durch den Zeilendecoder 6 aktiviert wird, mi­ nimiert die Verzögerung aufgrund der Last einer Wortleitung, die mit der Kapazität des Speichers unweigerlich zunimmt. Die vier Wortleitungstreibersignale PXi (mit i gleich 0 bis 3), die mit einem Wortleitungsfreigabesignal NWE0 in Beziehung stehen, zeigen an, dass defekte Zellen in Redundanzeinheiten von vier Zellen repariert werden.

In Fig. 1 decodiert der Spaltendecoder 12 fünf Spaltenadres­ sen CA[5:1], die erforderlich sind, um gleichzeitig vier Paa­ re von Bitleitungen aus 256 Bitleitungen auszuwählen, und er­ zeugt 32 Spaltenauswahlsignale CSLi. So werden Daten von vier Speicherzellen, die von einer Wortleitung WL und den Spalten­ auswahlsignalen CSLi ausgewählt werden, zu den globalen Da­ tenleitungen GIO<i< (mit i gleich 0 bis 3) über lokale Daten­ leitungen LIO<i< (mit i gleich 0 bis 3) übertragen.

Wenn eine ausgewählte Speicherzelle innerhalb des Speicher­ zellenblocks 4 des Blocks DQ0 defekt ist, ist der Redundanz­ schaltkreis 14 erforderlich, um die defekte Speicherzelle zu reparieren. Der Redundanzschaltkreis 14 umfasst Zwischenspei­ cherzellen 20, 21, . . ., 35, die benachbart zu den globalen Datenleitungen GIO<i< (mit i gleich 0 bis 3) angeordnet sind. Der Redundanzschaltkreis 14 beinhaltet außerdem Schalteinhei­ ten 40, um die Zwischenspeicherzellen 20, 21, . . . 35 mit den globalen Datenleitungen GIO<i< (mit i gleich 0 bis 3) zu ver­ binden, und eine Zwischenspeicherzellen-Steuereinheit 42, um zur Steuerung der Schalteinheiten 40 Zwischenspeicherzellen- Auswahlsignale LCSEL0 bis LCSEL3 zu erzeugen. In dem Redun­ danzschaltkreis 14 kann die Anzahl von Zwischenspeicherzel­ len-Steuereinheiten 42 in Abhängigkeit vom Redundanzschema variiert werden. Zwecks Bequemlichkeit ist jedoch lediglich eine Zwischenspeicherzellen-Steuereinheit 42 beschrieben und dargestellt.

Jede der Zwischenspeicherzellen 20, 21, . . ., 35 kann derart ausgeführt werden, dass sie Daten speichern kann. Wie in Fig. 3 gezeigt, kann die Zwischenspeicherzelle 20 aus zwei Inver­ tern INV1 und INV2 aufgebaut sein, die einen geschlossenen Schaltkreis bilden, indem der Eingangsanschluss eines Inver­ ters mit dem Ausgangsanschluss des anderen Inverters und um­ gekehrt verbunden wird.

Die Schalteinheiten 40 beinhalten NMOS-Transistoren TSW0 bis TSW3 und verbinden die Zwischenspeicherzellen 20, 21, . . ., 35 mit den globalen Datenleitungen GIO<i< (mit i gleich 0 bis 3) in Reaktion auf einen hohen Pegel der Zwischenspeicherzellen- Auswahlsignale LCSEL0 bis LCSEL3.

Die Zwischenspeicherzellen-Steuereinheit 42 beinhaltet eine Zeilenschmelzsicherungsbox 50, eine Spaltenschmelzsicherungs­ box 60 sowie einen Zwischenspeicherzellenauswahl-Freigabe­ signalgenerator 70. Die Zeilenschmelzsicherungsbox 50 und die Spaltenschmelzsicherungsbox 60 antworten auf ein Einschalt­ signal PVCCHB und sind mit einer Zeilenadresse RA[8:2] bezie­ hungsweise einer Spaltenadresse CA[5:1] verbunden. Der Zwi­ schenspeicherzellenauswahl-Freigabesignalgenerator 70 erzeugt ein Zwischenspeicherzellenauswahl-Freigabesignal in Reaktion auf ein Spaltenauswahlfreigabesignal CSLE, um ein Spaltenaus­ wahlsignal CSLi zu induzieren. Die Zwischenspeicherzellen- Steuereinheit 42 erzeugt Zwischenspeicherzellen-Auswahlsig­ nale LCSELi (mit i gleich 0 bis 3) in Reaktion auf das Wort­ leitungstreibersignal PXi (mit i gleich 0 bis 3) und die Aus­ gangssignale der Zeilenschmelzsicherungsbox 50, der Spalten­ schmelzsicherungsbox 60 und des Zwischenspeicherzellenaus­ wahl-Freigabesignalgenerators 70.

Die Zeilenschmelzsicherungsbox 50 ist in Fig. 4 detailliert gezeigt und beinhaltet eine Zeilenredundanzfreigabeeinheit 52 sowie eine Zeilenredundanzcodiereinheit 54. Genauer beinhal­ tet die Zeilenredundanzfreigabeeinheit 52 einen PMOS-Tran­ sistor TP1, einen NMOS-Transistor TN1, eine Hauptschmelzsi­ cherung MF sowie einen Zwischenspeicher LAT1. Der PMOS-Tran­ sistor TP1 besitzt eine Gate-Elektrode, mit der das Ein­ schaltsignal PVCCHB verbunden ist, sowie eine Source- Elektrode, mit der eine Speisespannung VCC verbunden ist. Der NMOS-Transistor TN1 besitzt eine Gate-Elektrode, mit der das Einschaltsignal PVCCHB verbunden ist, sowie eine Source- Elektrode, mit der eine Massespannung VSS verbunden ist. Die Hauptschmelzsicherung MF ist zwischen der Drain-Elektrode des PMOS-Transistors TP1 und der Drain-Elektrode des NMOS- Transistors TN1 eingefügt. Ein Knoten N1 ist mit der Drain- Elektrode des NMOS-Transistors TN1 verbunden, und ein An­ schluss der Hauptschmelzsicherung MF ist über den Zwischen­ speicher LAT1 mit einem Schmelzsicherungsfreigabesignal fs_en verbunden.

Wenn die Speisespannung VCC angelegt ist, weist das Ein­ schaltsignal PVCCHB einen "hohen" Pegel auf, bis der Pegel der angelegten Speisespannung auf einen vorgegebenen Span­ nungspegel ansteigt, und weist dann einen "niedrigen" Pegel auf, wenn der Pegel der Speisespannung VCC größer oder gleich dem vorgegebenen Spannungspegel ist. Somit wird der NMOS- Transistor TN1 in Reaktion auf ein Einschaltsignal PVCCHB mit "hohem" Pegel eingeschaltet, so dass der Knoten N1 auf den "niedrigen" Pegel einer Massespannung initialisiert wird. Wenn der Spannungspegel des Knotens N1 "niedrig" ist, läuft der Spannungspegel desselben durch den Zwischenspeicher LAT1 durch, um zu bewirken, dass das Schmelzsicherungsfreigabesig­ nal fs_en auf einen "hohen" Pegel wechselt. Danach wird der PMOS-Transistor TP1 eingeschaltet, wenn das Einschaltsignal PVCCHB auf einen "niedrigen" Pegel wechselt, und der Span­ nungspegel des Knotens N1 wechselt über die Hauptschmelzsi­ cherung MF auf den "hohen" Pegel der Speisespannung VCC. Wenn der Spannungspegel des Knotens N1 "hoch" ist, läuft der Span­ nungspegel desselben durch den Zwischenspeicher LAT1 durch, um zu bewirken, dass das Schmelzsicherungsfreigabesignal fs_en auf einen "niedrigen" Pegel wechselt. Ein Schmelzsiche­ rungsfreigabesignal fs_en mit "niedrigem" Pegel steuert die NMOS-Transistoren TN12, . . ., TN18 innerhalb der Zeilenredun­ danzcodiereinheit 54 so, dass sie keine Zeilenredundanzfrei­ gabeoperation durchführen.

Um eine Zeilenredundanzfreigabeoperation durchzuführen, wird als erstes die Hauptschmelzsicherung MF durchtrennt. Damit wird der Knoten N1 von der Speisespannung VCC entkoppelt. Nach Ansteigen des Einschaltsignals PVCCHB auf einen "hohen" Pegel, während die Speisespannung VCC angelegt ist, wird der Knoten N1 auf einen "niedrigen" Pegel initialisiert. Dann wird, wenn das Einschaltsignal PVCCHB auf einen "niedrigen" Pegel aktiviert ist, der NMOS-Transistor TN1 ausgeschaltet, und der PMOS-Transistor TP1 wird eingeschaltet. Der Knoten N1 wird jedoch nicht mehr mit der Speisespannung (VCC) versorgt, weil die Hauptschmelzsicherung MF durchtrennt ist. Daher kann der anfängliche "niedrige" Pegel des Knotens N1 aufgrund der Struktur des Zwischenspeichers LAT1 aufrechterhalten werden, und das Schmelzsicherungsfreigabesignal fs_en kann ebenfalls aufgrund der Struktur des Zwischenspeichers LAT1 auf einem "hohen" Pegel gehalten werden.

Die Zeilenredundanzcodiereinheit 54 beinhaltet NMOS-Transi­ storen TN2, TN2', . . ., TN8 und TN8', NMOS-Transistoren TN12, . . ., TN18 sowie eine Mehrzahl von Schmelzsicherungen fs2, fs2', . . ., fs8 und fs8'. Hierbei besitzen die NMOS- Transistoren TN2, TN2', . . ., TN8 und TN8' Gate-Elektroden, mit denen das Schmelzsicherungsfreigabesignal fs_en verbunden ist, sowie Source-Elektroden S, mit denen Zeilenadressen RA2, /RA2, . . ., RA8 und /RA8 verbunden sind. Die NMOS-Transistoren TN12, . . ., TN18 besitzen Gate-Elektroden, mit denen das in­ vertierte Signal des Schmelzsicherungsfreigabesignals fs_en verbunden ist, sowie Source-Elektroden, mit denen eine Masse­ spannung VSS verbunden ist. Die Mehrzahl von Schmelzsicherun­ gen fs2, fs2', . . ., fs8 und fs8' ist zwischen die Drain- Elektroden der NMOS-Transistoren TN2, TN2', . . ., TN8 und TN8' und die Drain-Elektroden der NMOS-Transistoren TN12, . . ., TN18 eingefügt.

In der Zeilenredundanzcodiereinheit 54 wird die Mehrzahl von Schmelzsicherungen fs2, fs2', . . ., fs8 und fs8' selektiv durchtrennt und gemäß Zeilenadressen RA2, /RA2, . . ., RA8 und /RA8 einer defekten Zelle innerhalb des Speicherzellenblocks 4 von Fig. 1 codiert. Das heißt, lediglich Schmelzsicherungen fs2, fs2', . . ., fs8 und fs8', die den Zeilenadressen RA[8:2] und /RA[8:2] mit "niedrigem" Pegel entsprechen, werden co­ diert, um durchtrennt zu werden. In diesem Zustand werden die NMOS-Transistoren TN2, TN2', . . ., TN8 und TN8' durch ein Schmelzsicherungsfreigabesignal fs_en mit "hohem" Pegel ein­ geschaltet. Zu diesem Zeitpunkt laufen Zeilenadressen RA[8:2] und /RA[8:2] mit "niedrigem" und "hohem" Pegel durch die ein­ geschalteten NMOS-Transistoren TN2, TN2', . . ., TN8 und TN8' hindurch, und die durchtrennten Schmelzsicherungen verhin­ dern, dass die Zeilenadressen RA[8:2] und /RA[8:2] mit "nied­ rigem" Pegel zu Zeilenredundanzcodiersignalen Rcod2, . . ., Rcod8 übertragen werden. Es werden jedoch nur Zeilenadressen RA[8:2] und /RA[8:2] mit "hohem" Pegel als Zeilenredundanzco­ diersignale Rcod2, . . ., Rcod8 übertragen. Das Ausgangssignal eines NAND-Gatters G10 wechselt in Reaktion auf Redundanzco­ diersignale Rcod2, . . ., Rcod8 mit "hohem" Pegel auf einen "niedrigen" Pegel. Dann wird das Ausgangssignal des NAND- Gatters G10 mit "niedrigem" Pegel invertiert, so dass das Zeilenredundanzauswahlsignal RRSEL auf einen "hohen" Pegel wechselt. Das Zeilenredundanzauswahlsignal RRSEL mit "hohem" Pegel wird UND-Gattern G30, G31, G32 und G33 innerhalb der Zwischenspeicherzellen-Steuereinheit 42 von Fig. 1 zugeführt und aktiviert Zwischenspeicherzellen-Auswahlsignale LCSELi (mit i gleich 0 bis 3)

Des weiteren werden die NMOS-Transistoren TN12, . . ., TN18 in der Zeilenredundanzcodiereinheit 54 in Reaktion auf ein Schmelzsicherungsfreigabesignal fs_en mit "niedrigem" Pegel in der Zeilenredundanzcodiereinheit 54 eingeschaltet, so dass die Zeilenredundanzcodiersignale Rcod2, . . ., Rcod8 ungeachtet des Codierzustands der Schmelzsicherungen fs2, fs2', . . ., fs8 und fs8' auf einen "niedrigen" Pegel wechseln. Das Zeilenre­ dundanzauswahlsignal RRSEL wechselt in Reaktion auf Zeilenre­ dundanzcodiersignale Rcod2, . . ., Rcod8 mit "niedrigem" Pegel auf einen "niedrigen" Pegel und wird den UND-Gattern G30, G31, G32 und G33 in der Zwischenspeicherzellen-Steuereinheit 42 von Fig. 1 zugeführt, womit die Zwischenspeicherzellen- Auswahlsignale LCSELi (mit i gleich 0 bis 3) deaktiviert wer­ den.

Fig. 5 zeigt die Spaltenschmelzsicherungsboxeinheit 60 von Fig. 1 detaillierter. Die Betriebsweise der Spaltenschmelzsi­ cherungsboxeinheit 60 ist die gleiche wie jene der Zeilen­ schmelzsicherungsboxeinheit 50 von Fig. 4 mit der Ausnahme, dass die Spaltenschmelzsicherungsboxeinheit 60 mit einer Spaltenadresse CA[5:1] statt mit der Zeilenadresse RA[8:2] von Fig. 4 verbunden ist und Schmelzsicherungen fs21, fs21', . . ., fs25 und fs25' gemäß der Spaltenadresse CA[5:1] selektiv durchtrennt werden. So braucht die Betriebsweise der Spalten­ schmelzsicherungsboxeinheit 60 nicht weiter detailliert be­ schrieben werden.

In der Spaltenschmelzsicherungsboxeinheit 60 wird in Reaktion auf den Übergang des Einschaltsignals PVCCHB auf einen "nied­ rigen" Pegel ein Schmelzsicherungsfreigabesignal fs_en mit "hohem" Pegel erzeugt, wenn die Hauptschmelzsicherung MF durchtrennt wird, und Spaltenredundanzcodiersignale Ccod1, . . ., Ccod5 wechseln in Reaktion auf das Schmelzsicherungs­ freigabesignal fs_en mit "hohem" Pegel und gemäß einer Spal­ tenadresse CA[5:1] und dem Codierzustand der Schmelzsicherun­ gen fs21, fs21', . . ., fs25 und fs25' auf einen "hohen" Pegel. Somit wechselt das Spaltenredundanzauswahlsignal CRSEL auf einen "hohen" Pegel. Ein Spaltenredundanzauswahlsignal CRSEL mit "hohem" Pegel wird außerdem den UND-Gattern G30, G31, G32 und G33 in der Zwischenspeicherzellen-Steuereinheit 42 von Fig. 1 zugeführt und aktiviert die Zwischenspeicherzellen- Auswahlsignale LCSELi (mit i gleich 0 bis 3).

Außerdem werden die NMOS-Transistoren TN31, . . ., TN35 in der Spaltenschmelzsicherungsboxeinheit 60 in Reaktion auf ein Schmelzsicherungsfreigabesignal fs_en mit "niedrigem" Pegel eingeschaltet, so dass die Spaltenredundanzcodiersignale Ccod1, . . ., Ccod5 auf einen "niedrigen" Pegel wechseln. Somit wechselt das Spaltenredundanzauswahlsignal CRSEL auf einen "niedrigen" Pegel und wird den UND-Gattern G30, G31, G32 und G33 in der Zwischenspeicherzellen-Steuereinheit 42 von Fig. 1 zugeführt, womit die Zwischenspeicherzellen-Auswahlsignale LCSELi (mit i gleich 0 bis 3) auf einen "niedrigen" Pegel de­ aktiviert werden.

Bezugnehmend auf Fig. 6 erzeugt der Zwischenspeicherzellen­ auswahl-Freigabesignalgenerator 70 ein Zwischenspeicherzel­ lenauswahl-Freigabesignal LC_en mit "hohem" Pegel in Reaktion auf ein Spaltenauswahlfreigabesignal CSLE mit "hohem" Pegel, um Spaltenauswahlsignale CSLi zu aktivieren. Demgemäß wird das Zwischenspeicherzellenauswahl-Freigabesignal LC_en so ge­ setzt, dass es gleichzeitig mit dem Spaltenauswahlsignal CSLi aktiviert wird, um eine Speicherzelle aus Speicherzellen in­ nerhalb des Speicherzellenblocks 4 von Fig. 1 auszuwählen.

Das Zwischenspeicherzellenauswahl-Freigabesignal LC_en mit "hohem" Pegel wird den UND-Gattern G30, G31, G32 und G33 in der Zwischenspeicherzellen-Steuereinheit 42 von Fig. 1 zuge­ führt und aktiviert die Zwischenspeicherzellen-Auswahlsignale LCSELi (mit i gleich 0 bis 3).

Wieder bezugnehmend auf Fig. 1 erzeugt die Zwischenspeicher­ zellen-Steuereinheit 42 die Zwischenspeicherzellen-Auswahl­ signale LCSELi (mit i gleich 0 bis 3) über die UND-Gatter G30, G31, G32 und G33, die auf das Zeilenredundanzauswahlsig­ nal RRSEL, das Spaltenredundanzauswahlsignal CRSEL, das Zwi­ schenspeicherzellenauswahl-Freigabesignal LC_en und die Wort­ leitungstreibersignale PXi (mit i gleich 0 bis 3) reagieren. Wie vorstehend beschrieben, werden das Zeilenredundanzaus­ wahlsignal RRSEL und das Spaltenredundanzauswahlsignal CRSEL, die bezüglich der Zeilen- und Spaltenadressen RA[8:2] und CA[5:2] erzeugt werden, die eine defekte Zelle anzeigen, auf einen "hohen" Pegel aktiviert, ähnlich wie in dem Fall, wenn die Wortleitungsfreigabesignale NWEi und die Spaltenauswahl­ signale CSLi aktiviert werden, die eine defekte Zelle auswäh­ len. Das Zwischenspeicherzellenauswahl-Freigabesignal LC_en wird ebenfalls auf einen "hohen" Pegel aktiviert, wenn die Spaltenauswahlsignale CSLi zum Auswählen einer defekten Zelle aktiviert werden.

In dem Subwortleitungstreiber 10 von Fig. 1 sind die Wortlei­ tungsfreigabesignale NWEi zum Auswählen einer defekten Zelle mit vier Wortleitungstreibersignalen PXi (mit i gleich 0 bis 3) verbunden, wie vorstehend beschrieben, so dass die vier Wortleitungstreibersignale PXi (mit i gleich 0 bis 3) außer­ dem mit den UND-Gattern G30, G31, G32 und G33 in der Zwi­ schenspeicherzellen-Steuereinheit 42 verbunden sind, um eine defekte Zelle zu bestimmen. Es wird jedoch lediglich ein Sig­ nal von den vier Wortleitungstreibersignalen PXi (mit i gleich 0 bis 3) auf einen "hohen" Pegel aktiviert, und in Re­ aktion darauf wird lediglich ein Signal von den Zwischenspei­ cherzellen-Auswahlsignalen LCSELi (mit i gleich 0 bis 3), welche die Ausgangssignale der UND-Gatter G30, G31, G32 und G33 sind, auf einen "hohen" Pegel aktiviert. Wenn das Zwi­ schenspeicherzellen-Auswahlsignal auf einem "hohen" Pegel liegt, werden die Transistoren TSW0 in der Schalteinheit 40 eingeschaltet, um Zwischenspeicherzellen 20, 21, 22 und 23 mit den globalen Datenleitungen GIO<i< (mit i gleich 0 bis 3) zu verbinden. Auf diese Weise wird eine defekte Zelle durch die Zwischenspeicherzellen 20, 21, 22 und 23 ersetzt. Hierbei wird die Anzahl von Zwischenspeicherzellen, die gleich vier ist, so gesetzt, dass sie zu der Anzahl von Speicherzellenda­ ten passt, die gleichzeitig durch ein bestimmtes Adressensig­ nal in die globalen Datenleitungen GIO<i< (mit i gleich 0 bis 3) eingegeben oder von diesen abgegeben werden, und die vier Zwischenspeicherzellen bilden eine Redundanzeinheit zum Er­ setzen defekter Zellen.

In dem Redundanzschaltkreis zum Ersetzen defekter Zellen durch Zwischenspeicherzellen gemäß der vorliegenden Erfindung werden jedoch, wenn die Zeilen- und Spaltenadressen RA[8:0] und CA[5:1] zum Anzeigen einer defekten Zelle empfangen wer­ den, defekte Zellen in dem Speicherzellenblock 4 ausgewählt, und die Zwischenspeicherzellen 20, 21, 22 und 23 werden auch innerhalb des Redundanzschaltkreises 14 ausgewählt. Somit kollidieren auf den globalen Datenleitungen GIO<i< (mit i gleich 0 bis 3) Daten, die von den defekten Zellen bereitge­ stellt werden, mit Daten, die von den Zwischenspeicherzellen bereitgestellt werden. Es sind jedoch Zwischenspeicherzellen auf den globalen Datenleitungen GIO<i< (mit i gleich 0 bis 3) derart angeordnet, dass Zwischenspeicherzellendaten eine hohe Stärke aufweisen, selbst wenn sie mit defekten Zellendaten kollidieren. Somit werden die Zwischenspeicherzellendaten ü­ ber die globalen Datenleitungen GIO<i< (mit i gleich 0 bis 3) übertragen.

Wenn defekte Zellen, die in dem Block DQ0 existieren, durch die Zwischenspeicherzellen 20, 21, 22 und 23 ersetzt werden, werden Speicherzellen, die einer Adresse entsprechen, die de­ fekte Zellen innerhalb der Blöcke DQ0, . . ., DQm für eine Bank B0 anzeigt, durch die vier Zwischenspeicherzellen 20, 21, 22 und 23 ersetzt, welche die Redundanzeinheit bilden.

In der vorliegenden Erfindung, wie sie vorstehend beschrieben ist, werden Zwischenspeicherzellen einer Redundanzeinheit ausgewählt, um eine defekte Zelle zu ersetzen, womit der Ver­ lust an Redundanzeffizienz aufgrund der Ersetzung einer Re­ dundanzzeile und/oder -spalte gemäß einem herkömmlichen Ver­ fahren zum Ersetzen defekter Zellen verhindert wird. Außerdem erfordert ein Halbleiterspeicherbauelement gemäß der vorlie­ genden Erfindung keinen Redundanzspeicherzellenblock. Daher wird die Fläche, die von einem herkömmlichen Redundanzspei­ cherzellenblock belegt wird, eingespart, so dass die Abmes­ sung eines Chips reduziert wird.

Fig. 7 stellt eine weitere Ausführungsform eines Halbleiter­ speicherbauelements mit einem Redundanzschaltkreis gemäß der vorliegenden Erfindung dar, der eine Zwischenspeicherzellen­ struktur aufweist. Die Betriebsweise der in Fig. 7 gezeigten Ausführungsform ist die gleiche wie jene der in Fig. 1 ge­ zeigten Ausführungsform mit der Ausnahme, dass die Ausfüh­ rungsform von Fig. 7 den Wortleitungstreibersignalerzeugungs­ schaltkreis 8 und den Subwortleitungstreiber 10 in der Aus­ führungsform von Fig. 1 nicht beinhaltet, alle Zeilenadressen RA[8:0] in einen Zeilendecoder 6 eingegebenen werden, ohne in eine Zeilenadresse RA[1:0] und eine Zeilenadresse RA[8:2] aufgeteilt zu werden, und die Wortleitungstreibersignale PXi (mit i gleich 0 bis 3) nicht als Eingangssignale der UND- Gatter G30, G31, G32 und G33 in der Zwischenspeicherzellen- Steuereinheit 142 erforderlich sind. Daher bedarf das Halb­ leiterspeicherbauelement gemäß dieser Ausführungsform der vorliegenden Erfindung keiner weiteren detaillierten Be­ schreibung.

In dem Halbleiterspeicherbauelement gemäß dieser Ausführungs­ form der vorliegenden Erfindung werden Speicherzellen in dem Speicherzellenblock 4 in Reaktion auf Wortleitungen WL ausge­ wählt, die von dem Zeilendecoder 6 abgegeben werden, der alle Zeilenadressen RA[8:0] und Spaltenauswahlsignale CSLi emp­ fängt, die von dem Spaltendecoder 12 abgegeben werden, der eine Spaltenadresse CA[5:1] empfängt. Wenn ausgewählte Spei­ cherzellen defekt sind, wird eine Mehrzahl von Schmelzsiche­ rungen in der Zeilenschmelzsicherungsbox 50, welche die Zei­ lenadresse RA[8:0] empfängt, in der Redundanzsteuereinheit 142 gemäß der Zeilenadresse einer defekten Zelle durchtrennt, und eine Mehrzahl von Schmelzsicherungen in der Spalten­ schmelzsicherungsbox 60, welche die Spaltenadresse CA[5:1] empfängt, werden gemäß der Spaltenadresse der defekten Zelle durchtrennt. Dann werden die Zwischenspeicherauswahlsignale LCSELi (mit i gleich 0 bis 3) in Reaktion auf das Spaltenaus­ wahlfreigabesignal CSLE, die Zeilenredundanzauswahlsignale RRSELi (mit i gleich 0 bis 3), die von der Zeilenschmelzsi­ cherungsbox 50 bereitgestellt werden, und die Spaltenredun­ danzauswahlsignale CRSELi (mit i gleich 0 bis 3), die von der Spaltenschmelzsicherungsbox 60 bereitgestellt werden, akti­ viert, wodurch die Zwischenspeicherzellen 20, 21, . . ., 35 mit den globalen Datenleitungen GIO<i< (mit i gleich 0 bis 3) verbunden werden. Auf diese Weise werden defekte Zellen durch die Zwischenspeicherzellen 20, 21, . . ., 35 ersetzt. Außerdem ist in dieser Ausführungsform die Anzahl von mit den globalen Datenleitungen GIO<i< (mit i gleich 0 bis 3) verbundenen Zwi­ schenspeicherzellen, die gleich vier ist, so gesetzt, dass sie zu der Anzahl von Speicherzellen passt, in die bzw. aus denen gleichzeitig von den bzw. in die globalen Datenleitun­ gen GIO<i< (mit i gleich 0 bis 3) eingegeben oder ausgegeben wird, und die vier Zwischenspeicherzellen 20, 21, 22 und 23 bilden eine Redundanzeinheit zum Ersetzen defekter Zellen.

In diesen Ausführungsformen des Redundanzschaltkreises gemäß der vorliegenden Erfindung ist zwecks einfacher Darstellung ein DQ-Block DQ0 mit einem Redundanzschaltkreis beschrieben. Jeder der DQ-Blöcke DQ0 bis DQm kann jedoch eine Mehrzahl von Redundanzschaltkreisen beinhalten. Das heißt, wenngleich die Erfindung unter Bezugnahme auf eine spezielle Ausführungsform beschrieben wurde, ist es für den Fachmann offensichtlich, dass Modifikationen der beschriebenen Ausführungsform durch­ geführt werden können, ohne vom Inhalt und Umfang der Erfin­ dung abzuweichen.

Claims (12)

1. Halbleiterspeicherbauelement mit

• - einer Mehrzahl von Speicherblöcken (4), die jeweils Speicherzellen beinhalten, die in Spalten und Zeilen angeordnet sind, und
• - einer Mehrzahl von Datenleitungen (GIO<i<), die mit der Mehrzahl von Speicherblöcken gekoppelt sind, wobei Daten in die Speicherzellen in der Mehrzahl von Spei­ cherblöcken über die Mehrzahl von Datenleitungen ein­ gegeben und aus diesen abgegeben werden,

gekennzeichnet durch

• - eine Mehrzahl von Zwischenspeicherzellen (20, 21, . . ., 35), die auf der Mehrzahl von Datenleitungen angeord­ net sind, wobei die Mehrzahl von Zwischenspeicherzel­ len defekte Speicherzellen innerhalb der Mehrzahl von Speicherblöcken in Reaktion auf Adressen der defekten Speicherzellen ersetzen.

2. Halbleiterspeicherbauelement mit

• - einer Mehrzahl von Speicherblöcken (4), die jeweils Speicherzellen beinhalten, die in Spalten und Zeilen angeordnet sind, und
• - Datenleitungen (GIO<i<), über die Daten in Speicher­ zellen in den Speicherblöcken eingegeben und von die­ sen abgegeben werden,

gekennzeichnet durch

• - Zwischenspeicherzellen (20, 21, . . ., 35), die entlang der Datenleitungen angeordnet sind,
• - Schmelzsicherungsboxen (50, 60), die jeweils eine Mehrzahl von Schmelzsicherungen aufweisen, die gemäß einer Adresse einer defekten Speicherzelle program­ miert sind, und
• - Schalteinheiten (40), die mit den Zwischenspeicherzel­ len gekoppelt sind, wobei die Schalteinheiten die Zwi­ schenspeicherzellen in Reaktion auf Ausgangssignale der Schmelzsicherungsboxen auswählen und die Zwischen­ speicherzellen mit den Datenleitungen verbinden.

3. Halbleiterspeicherbauelement mit

• - Speicherzellenblöcken (4), die jeweils eine Mehrzahl von in einem Feld angeordneten Speicherzellen aufwei­ sen, wobei jeder der Speicherzellenblöcke DQ-Blöcke (DQ0, . . ., DQm) aufweist, die jeweils eine vorgegebene Anzahl von Datenleitungen gemeinsam nutzen, wobei Da­ ten selektiv innerhalb des DQ-Blocks über die Daten­ leitungen in die Speicherzellen eingegeben und von diesen abgegeben werden,

gekennzeichnet durch

• - Zwischenspeicherzellen, die parallel entlang der Da­ tenleitungen angeordnet sind,
• - Schmelzsicherungsboxen (50, 60), die jeweils eine Mehrzahl von Schmelzsicherungen aufweisen, die gemäß der Adresse einer defekten Zelle programmiert werden,
• - Zwischenspeicherzellen-Steuereinheiten (42), die Zwi­ schenspeicherzellen-Auswahlsignale in Reaktion auf ein Ausgangssignal jeder der Schmelzsicherungsboxen erzeu­ gen, um die Zwischenspeicherzellen auszuwählen, und
• - Schalteinheiten (40), welche die ausgewählten Zwi­ schenspeicherzellen in Reaktion auf die Zwischenspei­ cherzellen-Auswahlsignale mit den Datenleitungen verbinden,
• - wobei defekte Zellen durch wenigstens zwei Zwischen­ speicherzellen ersetzt werden, die entlang jeder der Datenleitungen parallelgeschaltet sind, wobei wenigs­ tens eine Schmelzsicherungsbox verwendet wird.

4. Halbleiterspeicherbauelement nach Anspruch 3, weiter da­ durch gekennzeichnet, dass defekte Speicherzellen inner­ halb jedes der DQ-Blöcke jedes Speicherblocks durch die Zwischenspeicherzellen einzeln ersetzt werden.

5. Halbleiterspeicherbauelement nach einem der Ansprüche 2 bis 4, weiter dadurch gekennzeichnet, dass die Schmelzsi­ cherungsboxen folgende Elemente beinhalten:

• - eine Redundanzfreigabeeinheit (52), die in Reaktion auf ein Einschaltsignal, das einen Leistungszustand des Halbleiterspeicherbauelements repräsentiert, ein Schmelzsicherungsfreigabesignal erzeugt, wenn eine Hauptschmelzsicherung in der Redundanzfreigabeeinheit durchtrennt wird, und
• - eine Redundanzcodiereinheit (54), die mit der Redun­ danzfreigabeeinheit gekoppelt ist, wobei die Redun­ danzcodiereinheit in Reaktion auf das Schmelzsiche­ rungsfreigabesignal und basierend auf der Mehrzahl von Schmelzsicherungen, die gemäß einer Adresse einer de­ fekten Zelle programmiert werden, ein Redundanzaus­ wahlsignal erzeugt.

6. Halbleiterspeicherbauelement mit

• - einer Mehrzahl von Speicherblöcken (4), die jeweils ein Speicherzellenfeld mit Speicherzellen beinhalten, die in Spalten und Zeilen angeordnet sind,
• - einer Mehrzahl von Datenleitungen (GIO<i<), die mit der Mehrzahl von Speicherblöcken gekoppelt sind, wobei Daten über die Mehrzahl von Datenleitungen in die Speicherzellen eingegeben und von diesen ausgegeben werden, und
• - einem Redundanzschaltkreis (14), der mit der Mehrzahl von Datenleitungen gekoppelt ist und Zwischenspeicher­ zellen sowie Zwischenspeicherzellen-Steuereinheiten beinhaltet, welche die Zwischenspeicherzellen selektiv mit der Mehrzahl von Datenleitungen koppeln, um defek­ te Speicherzellen innerhalb entsprechender Speicher­ zellenfelder zu ersetzen, wobei lediglich defekte Speicherzellen innerhalb jeweiliger Spalten und Zeilen der entsprechenden Speicherzellenfelder ersetzt wer­ den.

7. Halbleiterspeicherbauelement nach Anspruch 6, weiter da­ durch gekennzeichnet, dass der Redundanzschaltkreis eine Mehrzahl von Schaltern beinhaltet, die zwischen die Zwi­ schenspeicherzellen und die Mehrzahl von Datenleitungen eingeschleift sind, wobei die Zwischenspeicherzellen- Steuereinheiten die Mehrzahl von Schaltern gemäß Adressen der defekten Speicherzellen selektiv betätigen, um die Zwischenspeicherzellen mit der Mehrzahl von Datenleitun­ gen zu koppeln.

8. Halbleiterspeicherbauelement nach Anspruch 7, weiter da­ durch gekennzeichnet, dass die Zwischenspeicherzellen- Steuereinheiten eine Mehrzahl von Schmelzsicherungsboxen beinhalten, die gemäß den Adressen der defekten Speicher­ zellen programmierbar sind, um Auswahlsignale zu erzeu­ gen, welche die Mehrzahl von Schaltern selektiv betäti­ gen.

9. Halbleiterspeicherbauelement nach einem der Ansprüche 6 bis 8, weiter dadurch gekennzeichnet, dass eine defekte Speicherzelle durch wenigstens zwei Zwischenspeicherzel­ len ersetzt wird, die parallelgeschaltet sind.

10. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 9, weiter dadurch gekennzeichnet, dass die mehreren Zwischenspeicherzellen jeweils einen ersten und einen zweiten Inverter (INV1, INV2) beinhalten, die einen ge­ schlossenen Schaltkreis bilden, in dem ein Eingangsan­ schluss des ersten Inverters mit einem Ausgangsanschluss des zweiten Inverters gekoppelt ist und ein Eingangsan­ schluss des zweiten Inverters mit einem Ausgangsanschluss des ersten Inverters verbunden ist.

11. Halbleiterspeicherbauelement nach einem der Ansprüche 2 bis 10, weiter dadurch gekennzeichnet, dass jede der Schmelzsicherungsboxen eine Zeilenschmelzsicherungsbox und eine Spaltenschmelzsicherungsbox beinhaltet, die je­ weils mit einer Zeilenadresse und einer Spaltenadresse verbunden sind, die eine Speicherzelle spezifizieren.

12. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 11, weiter dadurch gekennzeichnet, dass das Bauele­ ment ein dynamisches Speicherbauelement mit wahlfreiem Zugriff ist.