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Die Erfindung betrifft eine Redundanzprogrammierschaltung und ein zugehöriges Verfahren zum Ausführen eines Redundanzprogrammiervorgangs.
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Die Herstellung eines Halbleiterbauelements, z. B. eines Halbleiterspeicherbauelements, kann verschiedene Tests umfassen, z. B. von Chips oder von Speicherbauelementen auf einem Wafer, um eine korrekte Funktion des Halbleiterbauelements zu verifizieren. Solche Überprüfungen können beispielsweise verifizieren, ob Schaltungsbauelemente in dem Halbleiterbauelement in Überstimmung mit einer vorgegebenen Spezifikation oder einem vorgegebenen Protokoll arbeiten. Bei einer beispielhaften Überprüfung kann eine Mehrzahl von Testparametern verwendet werden, um elektrische Eigenschaften und/oder eine Funktionsweise eines getesteten Halbleiterbauelements zu überprüfen. Zeigt die gegebene Überprüfung eine nicht korrekte Funktionsweise des überprüften Halbleiterbauelements an, z. B. weil die elektrischen Eigenschaften und/oder die Funktionsweise nicht richtig sind, dann kann es sein, dass ein Debugging des Halbleiterbauelements nicht möglich ist.
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Bei einem Beispiel, in welchem das Halbleiterbauelement eine defekte Speicherzelle innerhalb eines Speicherzellenfelds aufweisen kann, kann jedoch ein Reparaturvorgang, z. B. ein Debuggingvorgang, ausgeführt werden, welcher die defekte Speicherzelle durch eine Redundanzspeicherzelle ersetzt. In anderen Worten ausgedrückt, wenn ein Teil der Speicherzellen im Halbleiterbauelement defekt ist, kann der defekte Teil der Speicherzellen durch wenigstens eine redundant hergestellte Ersatzspeicherzelle ersetzt werden, wodurch das Halbleiterbauelement in die Lage versetzt wird, korrekt zu arbeiten.
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Eine Redundanzprogrammierschaltung, welche alternativ auch als Sicherungsbox oder Ersatzschaltung bezeichnet wird, kann verwendet werden, um den oben beschriebenen Debuggingvorgang oder Auswechselvorgang der defekten Speicherzellen auszuführen. Die Redundanzprogrammierschaltung kann einen Prozess verwenden, welcher ein Schmelzen von Sicherungen umfasst, z. B. mit einem Hochenergielicht, einem Laser usw., wie nachfolgend detaillierter unter Bezugnahme auf 1 beschrieben wird.
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1 zeigt ein Blockdiagramm eines herkömmlichen Halbleiterbauelements 107. Das herkömmliche Halbleiterbauelement 107 kann ein Speicherzellenfeld 40 mit einem normalen Speicherzellenfeld 41 und einem Ersatzspeicherzellenfeld 42 umfassen. Das normale Speicherzellenfeld 41 und das Ersatzspeicherzellenfeld 42 können mit Zeilendecodern 20, 21, 22, 23, einem Ersatzzeilendecoder 25, Spaltendecodern 30, 31 und einem Ersatzspaltendecoder 35 verbunden sein. Die Zeilendecoder 20, 21, 22 und 23 und die Spaltendecoder 30 und 31 können mit dem normalen Speicherzellenfeld 41 assoziiert sein und der Ersatzzeilendecoder 25 und der Ersatzspaltendecoder 35 können mit dem Ersatzspeicherzellenfeld 42 assoziiert sein.
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In 1 kann ein herkömmlicher Redundanzvorgang durch eine Zeilenersatzschaltung 10 und/oder eine Spaltenersatzschaltung 11 durchgeführt werden, welche gemeinsam als die oben beschriebene Redundanzprogrammierschaltung wirken. Die Zeilenersatzschaltung 10 kann eine vordecodierte Zeilenadresse DRAi von einem Zeilenvordecoder 6 empfangen und ein Zeilenredundanzfreigabesignal X-RENi erzeugen. Das Zeilenredundanzfreigabesignal X-RENi kann vom Ersatzzeilendecoder 25 empfangen werden, welcher basierend auf dem empfangenen Zeilenredundanzfreigabesignal X-RENi einen Debuggingvorgang in Zeilenrichtung ausführen kann. Analog kann die Spaltenersatzschaltung 11 eine vordecodierte Spaltenadresse DCAi von einem Spaltenvordecoder 7 empfangen und ein Spaltenredundanzfreigabesignal Y-RENi erzeugen. Das Spaltenredundanzfreigabesignal Y-RENi kann an den Ersatzspaltendecoder 35 angelegt werden, welcher basierend auf dem empfangenen Spaltenredundanzfreigabesignal Y-RENi einen Debuggingvorgang in Spaltenrichtung ausführen kann.
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2 zeigt einen verwendeten Pfad einer Decodieradresse, welche an die Zeilen-/Spaltenersatzschaltungen 10/11 im Halbleiterbauelement 107 aus 1 angelegt wird. Wenn beispielsweise eine externe Adresse EADDi mit 7 Bit an einen Adressenpuffer 2 angelegt wird, erzeugen Zeilen- und Spalteninternadressengeneratoren 4/5 jeweils ein angelegtes Bitsignal und ein komplementäres Signal, wobei das komplementäre Signal von einem logischen Pegel korrespondierender Bits der externen Adresse EADDi mit 7 Bits invertiert wird, um interne Adressen IRAi und ICAi mit 14 Bit zu erzeugen.
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Die Zeilen-/Spalteninternadressengeneratoren 4/5 können so integriert werden, dass eine interne Adresse, z. B. eine Zeilen- oder Spaltenadresse, erzeugt werden kann. Die Zeilen-/Spaltenvordecoder 6/7 können die interne Adresse vordecodieren und können beispielsweise eine vordecodierte Adresse mit 16 Bit erzeugen, z. B. DA01 4 Bit + DA234 8 Bit + DA56 4 Bit. Der Zeilendecoder 20 kann die vordecodierte Zeilenadresse DRAi decodieren und eine gegebene Wortleitung unter den Wortleitungen WL0:n des normalen Speicherzellenfelds 41 auswählen und die Zeilenersatzschaltung 10 kann ein Zeilenredundanzfreigabesignal X-RENi erzeugen, um eine vorgegebene Zeile einer defekten Speicherzelle in Reaktion auf die vordecodierte Zeilenadresse DRAi zu ersetzen.
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Analog kann der Spaltendecoder 30 die vordecodierte Spaltenadresse DCAi decodieren und eine vorgegebene Spaltenauswahlleitung unter einer Mehrzahl von Spaltenauswahlleitungen des normalen Speicherzellenfelds 41 auswählen. Die Spaltenersatzschaltung 11 kann ein Spaltenredundanzfreigabesignal Y-RENi erzeugen, um eine vorgegebene Spalte einer defekten Speicherzelle in Reaktion auf die vordecodierte Spaltenadresse DCAi zu ersetzen.
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Unter Bezugnahme auf 2 können Leitungen vordecodierter Adressen, welche an die Decoder 20/30 und die Zeilen-/Spaltenersatzschaltungen 10/11 angelegt werden, in Leitungen L1, L2 und L3 aufgeteilt werden. Wenn eine Schaltung, z. B. die Ersatzschaltung 10, die Ersatzschaltung 11 usw., mit einem Decoder ein NAND-Gatter und einen Inverter umfasst, können NMOS-Transistoren innerhalb des NAND-Gatters durch einen Body-Effekt beeinflusst werden. Der Body-Effekt kann verursachen, dass die Schaltung instabil arbeitet.
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3 zeigt die herkömmliche Zeilen-/Spaltenersatzschaltung 10/11 aus 1. Die Zeilen-/Spaltenersatzschaltung 10/11 kann eine Hauptsicherungsschaltung MFC, NMOS-Transistoren N1 bis N16, eine Mehrzahl von Sicherungen F1 bis F16, Betriebsfreigabetransistoren M1/M2/M3 und ein UND-Gatter AND1 umfassen. Eine Hauptsicherung MF kann innerhalb der Hauptsicherungsschaltung MFC angeordnet sein. Die Sicherungen F1 bis F16 können Adressen einer defekten Speicherzelle speichern, um einen Redundanzvorgang auszuführen. Bei einem Beispiel können die Sicherungen F1 bis F16 ein Siliziummaterial umfassen, z. B. Polysilizium. Die Sicherungen F1 bis F16 können durch ein Hochenergielicht, wie einen Laser, durchtrennt werden, z. B. geschmolzen, durchschnitten, geöffnet usw. Die Sicherungen F1 bis F16 können in einem peripheren Schaltungsbereich auf einem Chip angeordnet sein, z. B. in der Zeilen-/Spaltenersatzschaltung 10/11.
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Wenn das normale Speicherzellenfeld 41 eine defekte Speicherzelle umfasst und eine Zeilen- und/oder Spaltenadresse zur Bestimmung der defekten Speicherzelle angelegt wird, z. B. während des Betriebs, dann können die Zeilenersatzschaltung 10 und/oder die Spaltenersatzschaltung 11 ein Redundanzfreigabesignal RENi ausgeben, um eine Zeile und/oder Spalte der defekten Speicherzelle zu sperren und eine Zeile oder Spalte einer redundanten Speicherzelle freizugeben, z. B. basierend auf einem Durchtrennen der Sicherungen F1 bis F16. Bei einem Beispiel unter Bezugnahme auf 3 können die Hauptsicherung MF und die Sicherungen F2 bis F4, F6 bis F12 und F14 bis F16 mittels eines Sicherungsdurchtrennungs- oder Sicherungsdurchbrennvorgang durchtrennt oder durchgebrannt werden, wenn eine Speicherzelle, welche mit einer externen Adresse „0000000” korrespondiert, beispielsweise während eines Überprüfungsvorgangs als defekt bestimmt wird. Die Sicherungen F1, F5 und F13 werden nicht durchtrennt. Ein Redundanzfreigabesignal RENi kann vom UND-Gatter AND1 mit einem ersten logischen Pegel ausgegeben werden, z. B. mit einem höheren logischen Pegel, einem niedrigeren logischen Pegel usw., wenn die externe Adresse mit dem Wert „0000000” angelegt wird.
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Wenn ein normales Sperrsignal auf einem zweiten logischen Pegel, z. B. einem niedrigeren Pegel, einem höheren logischen Pegel usw., an den Zeilen-/Spaltendecoder 20/30 angelegt wird, kann der Zeilen-/Spaltendecoder 20/30 eine normale Zeile oder normale Spalte sperren. Eine Zeile oder Spalte einer defekten Speicherzelle kann in einen nicht betriebsbereiten Zustand gesetzt werden, z. B. in einen Zustand, in welchem nicht aus dem Speicher gelesen oder in ihn geschrieben werden kann. Zudem kann das Redundanzfreigabesignal RENi an einen Ersatzzeilen-/Ersatzpaltendecoder 25/35 angelegt werden. Eine Zeile oder Spalte der Ersatzspeicherzelle kann freigegeben werden und die defekte Speicherzelle kann durch eine redundante Ersatzspeicherzelle ersetzt werden.
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In anderen Worten ausgedrückt, kann eine defekte Speicherzelle mittels Durchtrennen oder Durchbrennen einer Hauptsicherung unter den Sicherungen MF und F1 bis F16 in der Zeilen-/Spaltenersatzschaltung 10/11 und einer Sicherung, welche mit einem Adressenbit der defekten Speicherzelle korrespondiert, ersetzt werden.
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Mit dem oben beschriebenen herkömmlichen Redundanzprogrammiervorgang kann eine Herstellungsausbeute von Halbleiterbauelementen durch Reparieren einer defekten Speicherzelle erhöht werden. Eine Chipabmessung und eine Dauer des Redundanzprogrammiervorgangs können jedoch auch mit der Anzahl von Sicherungen skalieren. Wenn das herkömmliche Halbleiterbauelement 107 beispielsweise zusätzlichen Speicher benötigt, benötigt es eventuell auch zusätzliche Sicherungen für den Redundanzprogrammiervorgang, z. B. weil mehr Bits erforderlich sind, um den zusätzlichen Speicher zu adressieren, wodurch eine größere Chipabmessung erforderlich ist, welche eine Ausbeute des Halbleiterbauelements 107 reduziert und eine längere Dauer für jeden Ersatz einer defekten Speicherzelle erfordern kann, z. B. weil viele Sicherungen durchtrennt/durchgebrannt werden, wodurch sich die Betriebsgeschwindigkeit reduziert.
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Zudem können die Sicherungen F1 bis F16 aus 3 korrespondierend zu Adressenbits vor der Decodierung angeordnet sein, z. B. kann eine Sicherung mit jeweils einem vordecodierten Adressenbit assoziiert sein.
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Mit der Anordnung der Sicherungen F1 bis F16 korrespondierend mit Adressenbits vor der Decodierung kann die Anzahl der Sicherungen in dem Halbleiterbauelement 107 reduziert werden. Die Anordnung der Sicherungen F1 bis F16 in 3 kann jedoch erfordern, dass Adressenleitungen unabhängig hinzugefügt werden, z. B. werden die Adressenleitungen eventuell gemeinsam genutzt, was die Komplexität des herkömmlichen Halbleiterbauelements 107 erhöhen kann.
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Die Offenlegungsschrift
US 2001/0055233 A1 offenbart eine Redundanzprogrammierschaltung für ein Mehrbank-Speicherbauelement, bei der ein Ersatzzellensegment selektiv dazu verwendet werden kann, eine defekte Zeile oder eine defekte Spalte von normalen Speicherzellen zu ersetzen. Dazu ist ein Schmelzsicherungssatz vorgesehen, der je eine Schmelzsicherung für jedes entsprechende Zeilen- oder Spaltendecodieradressensignalbit sowie zusätzliche Schmelzsicherungen u. a. zur Zeilen-/Spaltenauswahl und zur Speicherbankauswahl beinhaltet.
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Der Erfindung liegt als technisches Problem die Bereitstellung einer Redundanzprogrammierschaltung und eines Verfahrens zum Ausführen eines Redundanzprogrammiervorgangs zugrunde, die in der Lage sind, die oben genannten Schwierigkeiten des Standes der Technik wenigstens teilweise zu überwinden.
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Die Erfindung löst dieses Problem durch die Bereitstellung einer Redundanzprogrammierschaltung mit den Merkmalen des Patentanspruchs 1 und durch ein Verfahren mit den Merkmalen des Patentanspruchs 37, 41 oder 42.
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Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt.
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Es zeigen:
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1 ein Blockdiagramm eines herkömmlichen Halbleiterbauelements,
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2 ein Blockdiagramm mit einem verwendeten Pfad einer Decodieradresse, welche an die Zeilen-/Spaltenersatzschaltungen in dem herkömmlichen Halbleiterbauelement aus 1 angelegt wird,
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3 eine herkömmliche Zeilen-/Spaltenersatzschaltung des Bauelements gemäß 1,
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4 ein Blockdiagramm einer Redundanzprogrammierschaltung gemäß einer Ausführungsform der Erfindung,
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5 ein Schaltbild einer spezifischen Realisierung der Redundanzprogrammierschaltung aus 4 gemäß der Erfindung,
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6 ein Schaltbild einer weiteren spezifischen Realisierung der Redundanzprogrammierschaltung aus 4 gemäß der Erfindung,
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7 ein Blockdiagramm einer spezifischen Realisierung der Redundanzprogrammierschaltung gemäß der Erfindung,
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8 ein Schaltbild einer spezifischen Realisierung der Redundanzprogrammierschaltung aus 7 gemäß der Erfindung,
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9 ein Schaltbild einer spezifischen Realisierung der Redundanzprogrammierschaltung aus 7 gemäß der Erfindung,
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10 ein Schaltbild einer spezifischen Realisierung der Redundanzprogrammierschaltung gemäß der Erfindung,
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11 ein Blockdiagramm eines weiteren Halbleiterspeicherbauelements gemäß der Erfindung,
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12 ein Blockdiagramm einer Zeilen-/Spaltenersatzschaltung gemäß der Erfindung,
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13 ein Schaltbild einer spezifischen Realisierung der Zeilen-/Spaltenersatzschaltung aus 12 gemäß der Erfindung,
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14 ein Schaltbild eines Hauptsicherungsteils zur Verwendung in der Schaltung von 12 gemäß der Erfindung,
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15 ein schematisches Diagramm eines Sicherungsreduzierungsbeispiels gemäß der Ausführungsform aus 13,
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16 ein Blockdiagramm einer weiteren Redundanzprogrammierschaltung gemäß der Erfindung,
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17 ein Schaltbild eines Hauptsicherungsteils zur Verwendung in der Schaltung aus 16 gemäß der Erfindung,
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18 ein Schaltbild eines Steuersicherungsteils zur Verwendung in der Schaltung aus 16 gemäß der Erfindung und
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19 ein Schaltbild eines ersten, zweiten und dritten Decoders und eines Kombinationsteils zur Verwendung in der Schaltung aus 16 gemäß der Erfindung.
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Nachfolgend werden erfindungsgemäße Ausführungsbeispiele unter Bezugnahme auf die zugehörigen Zeichnungen im Detail beschrieben. In den Zeichnungen werden gleiche Bezugszeichen verwendet, um gleiche Elemente in allen Zeichnungen zu bezeichnen. Es ist jedoch eine Anzahl von Transistoren, z. B. NMOS-Transistoren, PMOS-Transistoren usw., in den Figuren dargestellt. Selbstverständlich können, während bestimmte Transistoren in verschiedenen Figuren gleiche Bezugszeichen aufweisen, die ähnlich bezeichneten Transistoren in den Ausführungsbeispielen der Erfindung gleich oder unterschiedlich sein.
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4 zeigt ein Blockdiagramm einer Redundanzprogrammierschaltung 405 gemäß einer Ausführungsform der Erfindung. In der Ausführungsform gemäß 4 kann die Redundanzprogrammierschaltung 405 einen Hauptsicherungsteil 200, einen Steuersicherungsteil 300 mit einer ersten Steuersicherung 310 und einer zweiten Steuersicherung 330 und einen Multiplexerteil 400 mit einem ersten Multiplexer 410 und einem zweiten Multiplexer 430 umfassen. Die in 4 dargestellten Elemente werden nachfolgend unter Bezugnahme auf die beispielhaften Ausführungsformen gemäß 5 und 6 detaillierter beschrieben.
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5 ist ein Schaltbild der Redundanzprogrammierschaltung 405 gemäß 4 entsprechend einer Ausführungsform der Erfindung. In der Ausführungsform gemäß 5 kann der Hauptsicherungsteil 200 eine Hauptsicherung MF umfassen und ein Betriebsfreigabesignal ENB als Statussignal erzeugen, welches einen Betriebsstatus der Hauptsicherung MF anzeigen kann. In einem Beispiel kann der Betriebsstatus darin bestehen, ob die Hauptsicherung MF durchtrennt oder nicht durchtrennt ist, wobei ein durchtrennter Zustand anzeigen kann, dass kein Strom durch die Hauptsicherung MF fließt, und ein nicht durchtrennter Zustand anzeigen kann, dass ein Strom durch die Hauptsicherung MF fließt.
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In der Ausführungsform gemäß 5 kann der Hauptsicherungsteil 200 einen PMOS-Transistor PM1 und einen NMOS-Transistor NM1 umfassen. Die Transistoren PM1/NM1 können mit der Hauptsicherung MF verbunden sein und ein komplementäres Einschaltsignal VCCHB empfangen. Zudem kann der Hauptsicherungsteil 200 einen Inverterzwischenspeicher L1 mit einem Eingabeanschluss umfassen, welcher mit einem Ausgabeanschluss der Hauptsicherung MF verbunden ist. Der Inverterzwischenspeicher L1 kann Inverter IN1, IN2 umfassen und mit einem Ausgangsinverter IN3 verbunden sein. Das komplementäre Einschaltsignal VCCHB kann eine invertierte Ausführung eines Einschaltsignals VCCH sein. Das komplementäre Einschaltsignal VCCHB kann bei einer Auslösung eines Einschaltvorgangs auf einem ersten logischen Pegel gehalten werden, z. B. einem höheren Pegel. Das komplementäre Einschaltsignal VCCHB kann nach dem Einschaltvorgang auf einen zweiten Logikpegel wechseln, z. B. einen niedrigeren logischen Pegel. Eine Ausgabe des Ausgangsinverters IN3 kann das Betriebsfreigabesignal ENB sein.
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In der Ausführungsform gemäß 5 kann der Steuersicherungsteil 300 wenigstens zwei Steuersicherungen F1 und F2 umfassen und erste bis M-te Steuersignalpaare, wobei z. B. das M-te Steuersignalpaar (A, /A), (B, /B) usw. mit der M-ten Steuersicherung F1, F2 usw. korrespondiert, als Statussignale erzeugen, welche einen Betriebsstatus von jeder korrespondierenden Steuersicherung F1, F2 anzeigen können, wobei der Betriebsstatus beispielsweise ist, ob die Sicherung F1 und/oder F2 durchtrennt oder nicht durchtrennt sind, wobei M eine natürliche Zahl größer oder gleich 2 ist.
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In der Ausführungsform gemäß 5 kann die erste Steuersicherung 310 einen PMOS-Transistor PM2 und einen NMOS-Transistor NM2 umfassen. Die Transistoren PM2/NM2 können mit der Steuersicherung F1 verbunden sein und das komplementäre Einschaltsignal VCCHB empfangen. Zudem kann die erste Steuersicherung 310 einen Inverterzwischenspeicher L2 mit einem Eingabeanschluss umfassen, welcher mit einem Ausgabeanschluss der Steuersicherung F1 verbunden ist. Der Inverterzwischenspeicher L2 kann Inverter IN4 und IN5 umfassen und mit einem Ausgabe-NOR-Gatter NOR1 verbunden sein.
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In der Ausführungsform gemäß 5 kann die zweite Steuersicherung 330 einen PMOS-Transistor PM3 und einen NMOS-Transistor NM3 umfassen. Die Transistoren PM3/NM3 können mit der Steuersicherung F2 verbunden sein und das komplementäre Einschaltsignal VCCHB empfangen. Zudem kann die zweite Steuersicherung 330 einen Inverterzwischenspeicher L3 mit einem Eingabeanschluss umfassen, welcher mit einem Ausgabeanschluss der Steuersicherung F2 verbunden ist. Der Inverterzwischenspeicher L3 kann Inverter IN6 und IN7 umfassen und mit einem Ausgabeinverter IN8 verbunden sein.
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In der Ausführungsform gemäß 5 kann der erste Multiplexer 410 NMOS-Transistoren M1 bis M4 umfassen. Der erste Multiplexer 410 kann vorgegebene logische Pegel, z. B. den ersten logischen Pegel, den zweiten logischen Pegel usw., für Signalbitanteile, z. B. DA01<0>, DA01<3>, von Signalbits, z. B. DA01<0>, DA01<1>, DA01<2>, DA01<3>, einer Decodieradresse, welche in Einheiten von 2n Bit angelegt wird, an Ausgabeanschlüsse OU1 und OU2, welche in einer Anzahl korrespondierend zu den Signalbitanteilen bereitgestellt werden, in Reaktion auf ein korrespondierendes Steuersignalpaar, z. B. Steuersignalpaar A, /A, unter den ersten bis M-ten Steuersignalpaaren ausgeben, wobei n eine natürliche Zahl größer oder gleich 2 ist.
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In der Ausführungsform gemäß 5 kann der zweite Multiplexer 430 NMOS-Transistoren M5 und M6 umfassen. Der zweite Multiplexer 430 kann betrieben werden, z. B. freigegeben werden, wenn ein Betriebsfreigabetransistor 450 sperrend geschaltet wird. Wenn das Betriebsfreigabesignal ENB aktiviert wird, z. B. auf den zweiten logischen Pegel gesetzt wird, kann der zweite Multiplexer 430 in Reaktion auf Steuersignalpaare, z. B. Steuersignalpaar B, /B, welche nicht an den ersten Multiplexer 410 angelegt werden, wenn das Betriebsfreigabesignal ENB aktiviert wird, z. B. auf den zweiten logischen Pegel gesetzt wird, eine untergeordnete Halbierung der Signalbitanteile ausführen, welche von Ausgabeanschlüssen des ersten Multiplexers 410 empfangen werden. Hierbei kann der zweite Multiplexer 430 einen gegebenen logischen Pegel, z. B. den ersten und/oder den zweiten logischen Pegel, welcher mit einem einzelnen Bit korrespondiert, an einen Programmierausgabeanschluss FO1 ausgeben.
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Im Folgenden sei ein gegebener Anschluss, der ein Signalbit, z. B. DA01<0>, einer Decodieradresse empfängt, um einen Redundanzvorgang auszuführen, zur weiteren Erläuterung als ein erster Ausgabeanschluss bezeichnet. In einem Beispiel kann der erste Ausgabeanschluss mit dem Ausgabeanschluss OU1 korrespondieren und andere Ausgabeanschlüsse können vom Programmierausgabeanschluss FO1 separiert sein.
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In einer weiteren Ausgestaltung der Erfindung wird während eines Redundanzvorgangs unter Bezugnahme auf den zweiten Multiplexer 430 nur ein gegebener logischer Pegel des ersten Ausgabeanschlusses, z. B. des Ausgabeanschlusses OU1, zum Programmierausgabeanschluss FO1 übertragen werden. Andere Ausgabeanschlüsse, z. B. der Ausgabeanschluss OU2, können vom Programmierausgabeanschluss FO1 separiert sein.
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In einer weiteren Ausgestaltung der Erfindung wird, unter Bezugnahme auf 5, wenn Signalbits (DA01<0>, DA01<1>, DA01<2>, DA01<3>) der Decodieradresse 4 Bits umfassen, wie z. B. in 5 dargestellt ist, eine auf den ersten logischen Pegel gesetzte Ausgabe des Multiplexerteils 400 an den Programmierausgabeanschluss FO1 angelegt. Wenn eine Adresse einer defekten Speicherzelle unter den normalen Speicherzellen beispielsweise gleich (00) ist, können die Hauptsicherung. MF und die Steuersicherungen F1 und F2 durchtrennt werden, z. B. von einem Laserstrahl. Hierbei kann die Redundanzprogrammierung durch einen Durchtrennvorgang ausgeführt werden.
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In einem weiteren Beispiel kann, unter Bezugnahme auf 5, nach Empfang einer Lieferung von reparierten Halbleiterspeicherbauelementen, welche z. B. durch einen Redundanzvorgang repariert wurden, eine Adresse, z. B. die Adresse (00), welche eine Adresse einer defekten Speicherzelle anzeigt, in einem normalen Betriebszustand angelegt werden, so dass Signalbits, z. B. DA01<0>, DA01<1>, DA01<2>, DA01<3>, einer Decodieradresse mit dem Wert (00, 01, 10, 11) korrespondieren, das Betriebsfreigabesignal ENB mit dem zweiten logischen Pegel erzeugt wird, das Steuersignalpaar A, /A mit dem ersten logischen Pegel bzw. dem zweiten logischen Pegel erzeugt wird und das Steuersignalpaar B, /B mit dem ersten logischen Pegel bzw. dem zweiten logischen Pegel erzeugt wird. Das Betriebsfreigabesignal ENB kann auf den zweiten Pegel gesetzt werden, weil der NMOS-Transistor NM1 leitend geschaltet werden kann, wenn das komplementäre Einschaltsignal VCCHB mit dem ersten Pegel angelegt wird, so dass die Hauptsicherung MF durchtrennt wird.
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Eine Ausgabe EN des Inverterzwischenspeichers L1 kann auf den ersten logischen Pegel wechseln und das Betriebsfreigabesignal ENB, z. B. die Ausgabe des Ausgabeinverters IN3, kann auf den zweiten logischen Pegel wechseln. Wenn das komplementäre Einschaltsignal VCCHB auf den zweiten logischen Pegel wechselt, kann der NMOS-Transistor NM1 sperrend geschaltet werden und die Ausgabe EN des Inverterzwischenspeichers L1 kann auf dem ersten Pegel gehalten werden. Das komplementäre Einschaltsignal VCCHB und das Betriebsfreigabesignal ENB können für eine gegebene Zeitperiode auf dem zweiten Pegel gehalten werden.
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In einem weiteren Beispiel kann, wenn die Ausgabesteuersignale A und /A des Steuersignalpaars A, /A auf den ersten logischen Pegel bzw. den zweiten logischen Pegel gesetzt werden, der NMOS-Transistor NM1 leitend geschaltet werden, wenn das komplementäre Einschaltsignal VCCHB mit dem ersten logischen Pegel angelegt wird, so dass die Steuersicherung F1 durchtrennt werden kann. Das Steuersignal A, z. B. vom Steuersignalpaar A, /A, des Inverterzwischenspeichers L2 kann auf den ersten logischen Pegel wechseln und das Steuersignal /A vom NOR-Gatter NOR1, welches z. B. eine NOR-Verknüpfung des Betriebsfreigabesignals ENB und des Steuersignals A vornimmt, kann auf den zweiten Logikpegel wechseln. Wenn das komplementäre Einschaltsignal VCCHB auf den zweiten Logikpegel wechselt, kann der NMOS-Transistor NM1 sperrend geschaltet werden und das Steuersignal A vom Inverterzwischenspeicher L2 kann auf dem ersten logischen Pegel gehalten werden. Daher können das komplementäre Einschaltsignal VCCHB und die Steuersignale A und /A des Steuersignalpaars A, /A für eine vorgegebene Zeitperiode auf ihren entsprechenden logischen Pegeln gehalten werden.
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Zudem kann in einem weiteren Beispiel, wenn die Steuersignale B und /B des Steuersignalpaars B, /B mit dem ersten logischen Pegel bzw. dem zweiten logischen Pegel erzeugt werden, die Funktionsweise der zweiten Steuersicherung 330 ähnlich zu dem im Zusammenhang mit der ersten Steuersicherung 310 beschriebenen Beispiel sein, bei welchem die Steuersignale A und /A des Steuersignalpaars A, /A auf den ersten bzw. zweiten logischen Pegel gesetzt werden.
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In einem weiteren Beispiel können, wenn das Betriebsfreigabesignal ENB aktiviert ist, das Steuersignalpaar A, /A und das Steuersignalpaar B, /B auf den zweiten logischen Pegel, den ersten logischen Pegel, den zweiten logischen Pegel bzw. den ersten logischen Pegel wechseln, der Betriebsfreigabetransistor 450 kann sperrend geschaltet werden, Transistoren M1 und M4 des ersten Multiplexers 410 können leitend geschaltet werden und ein Transistor M5 des zweiten Multiplexers 430 kann leitend geschaltet werden. Das Redundanzfreigabesignal RENi kann auf den ersten logischen Pegel wechseln und an den Programmierausgabeanschluss FO1 ausgegeben werden. Das Redundanzfreigabesignal RENi kann mit dem Signalbit DA01<0> der Decodieradresse korrespondieren, beispielsweise mit der Adresse (00). Ein Redundanzvorgang kann für die Adresse (00) mittels Durchtrennen der Hauptsicherung MF und der Steuersicherungen F1 und F2 ausgeführt werden, wenn z. B. das Redundanzfreigabesignal RENi aktiviert wird, wenn im Normalbetrieb eines Halbleiterbauelements, wie eines Halbleiterspeicherbauelements, eine Adresse mit dem Wert (00) angelegt wird, wodurch ein Debugging- oder Korrekturvorgang für ein Halbleiterbauelement mit der Redundanzprogrammierschaltung 405 ausgeführt wird.
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Alternativ kann in einem weiteren Beispiel, wenn ein Redundanzvorgang für die Adresse (01) ausgeführt wird, ein Signalbit DA01<1> der Decodieradresse mit der Adresse (01) korrespondieren und die Hauptsicherung MF und die Steuersicherung F2 können durchgetrennt werden. In einem weiteren alternativen Beispiel kann, wenn ein Redundanzvorgang für die Adresse (10) ausgeführt wird, ein Signalbit DA01<1> der Decodieradresse mit der Adresse (10) korrespondieren und die Hauptsicherung MF kann durchgetrennt werden. In einem weiteren alternativen Beispiel kann, wenn ein Redundanzvorgang für die Adresse (11) ausgeführt wird, ein Signalbit DA01<1> der Decodieradresse mit der Adresse (11) korrespondieren und die Hauptsicherung MF und die Steuersicherung F1 können durchgetrennt werden.
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In einer weiteren Ausgestaltung der Erfindung kann, unter Bezugnahme auf 5, ein Redundanzvorgang mit Multiplexern durchgeführt werden, welche eine Mehrzahl von Sicherungen steuern, deren Anzahl niedriger als die Anzahl der Adressenbits ist, z. B. von einer Decodieradresse.
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6 zeigt ein Schaltbild der Redundanzprogrammierschaltung 405 aus 4 gemäß einem Ausführungsbeispiel der Erfindung. In diesem Beispiel zeigt 6 im Gegensatz zu 5, in welcher basierend auf der Decodieradresse mit 4 Bit erste und zweite Steuersicherungen 310/330 vorhanden sind, sieben Steuersicherungen, z. B. 310, 330, 311, 331, 332, 312, 333 usw., basierend auf der Decodieradresse mit 16 Bit.
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In einer alternativen beispielhaften Ausführungsform der vorliegenden Erfindung kann, wenn Signalbits einer Decodieradresse auf 16 Bit erhöht sind, eine Redundanzsteuerschaltung, z. B. die Redundanzprogrammierschaltung 405, eine höhere Anzahl von Steuersicherungen, z. B. sieben, und eine Anzahl von Multiplexern umfassen.
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In der Ausführungsform gemäß 6 kann der zweite Multiplexer 430 aus 5 einer aus einer Mehrzahl von Multiplexern sein, die je einem Programmierausgabeanschluss FO1, FO2 und FO3 zugeordnet sind, deren Ausgaben von einem UND-Gatter 500 empfangen werden können. Die Ausgabe des UND-Gatters 500 kann das Redundanzfreigabesignal RENi sein.
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In der Ausführungsform gemäß 6 kann die Redundanzprogrammierschaltung 405 insgesamt acht Sicherungen umfassen, welche z. B. eine Hauptsicherung MF und sieben Steuersicherungen 310/311/312/330/331/332/333 einschließen. Daher können weniger Sicherungen als decodierte Adressenbits für den Redundanzvorgang verwendet werden.
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In einer weiteren Ausgestaltung der Erfindung können Steuersicherungen in einem Steuersicherungsteil 300 angeordnet sein und das Redundanzfreigabesignal RENi kann mit einem Multiplexvorgang erzeugt werden. Die oben beschriebene Ausführungsform ermöglicht eine Reduzierung, z. B. eine Halbierung, von Signalbits der Decodieradresse und die Anzahl von Sicherungen, welche für eine Redundanzprogrammierung verwendet werden, kann dadurch reduziert werden. Die reduzierte Anzahl von Sicherungen kann die Chipabmessung reduzieren. Zudem kann die Anzahl von Durchtrennungsvorgängen durch die Reduzierung der Sicherungsanzahl reduziert werden, wodurch Effizienz und Geschwindigkeit eines Redundanzvorgangs erhöht werden, z. B. eine Reparatur- oder Debuggingzeit für Halbleiterbauelemente mit der Redundanzprogrammierschaltung 405.
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7 zeigt im Blockdiagramm eine Redundanzprogrammierschaltung 700 gemäß einer weiteren Ausgestaltung der Erfindung. In der Ausführungsform gemäß 7 umfasst die Redundanzprogrammierschaltung den Hauptsicherungsteil 200, welcher z. B. wie oben im Zusammenhang mit den 4 bis 6 beschrieben ausgeführt ist, den Steuersicherungsteil 300, welcher z. B. wie oben im Zusammenhang mit den 4 bis 6 beschrieben ausgeführt ist, einen Multiplexer 420 und einen Programmiersicherungsteil 440. Die in 7 dargestellten Elemente werden nachfolgend unter Bezugnahme auf die Ausführungsformen gemäß 8 und 9 detaillierter beschrieben.
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8 ist ein Schaltbild der Redundanzprogrammierschaltung 700 gemäß 7 entsprechend einer weiteren Ausführungsform der Erfindung. In der Ausführungsform gemäß 8 kann der Hauptsicherungsteil 200 wie der oben im Zusammenhang mit 5 beschriebene Hauptsicherungsteil 200 funktionieren. Der Steuersicherungsteil 300 kann wie die erste Steuersicherung 310 im Steuersicherungsteil 300 aus 5 funktionieren. Der Multiplexer 420 kann wie der erste Multiplexer 410 aus 5 funktionieren. Daher wird der Kürze halber in der Beschreibung der beispielhaften Ausführungsform gemäß 8 auf die Beschreibung des Hauptsicherungsteils 200, des Steuersicherungsteils und des Multiplexers 420 verzichtet.
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In der Ausführungsform gemäß 8 kann der Programmiersicherungsteil 440 Programmiersicherungen FU1 und FU2 umfassen. Der Programmiersicherungsteil 440 kann betrieben werden, z. B. freigegeben werden, wenn ein Betriebsfreigabetransistor 450 sperrend geschaltet wird. Wenn das Betriebsfreigabesignal ENB aktiviert wird, z. B. auf den zweiten logischen Pegel wechselt, kann der Programmiersicherungsteil 440 basierend auf wenigstens einer programmierten Sicherung, z. B. einer nicht durchtrennten Sicherung FU1 und einer durchtrennten Sicherung FU2 unter den Sicherungen FU1 und FU2, welche jeweils mit korrespondierenden Ausgabeanschlüssen OU1 und OU2 des Multiplexers 420 verbunden sind, auf den logischen Pegel wechseln, welcher mit einem gegebenen Bit, z. B. dem Bit DA01<0>, assoziiert ist. Die Ausgabe des Programmiersicherungsteils 440 kann vom Programmierausgabeanschluss FO1 empfangen werden.
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In einer weiteren Ausgestaltung der Erfindung kann der Programmiersicherungsteil 440 einen logischen Pegel, welcher vom ersten Ausgabeanschluss OU1 empfangen wird, über die mit dem ersten Ausgabeanschluss OU1 verbundene Sicherung FU1 an den Programmierausgabeanschluss FO1 übertragen. Der Ausgabeanschluss OU2 ist operativ nicht mit dem Programmierausgabeanschluss FO1 verbunden, weil die Sicherung FU2 durchtrennt ist, welche mit wenigstens einem Ausgabeanschluss OU2 verbunden ist, der vom ersten Ausgabeanschluss OU1 unabhängig oder separiert ist. Bei einem alternativen Beispiel kann die Sicherung FU2 nicht durchtrennt und die Sicherung FU1 durchtrennt sein, z. B. basierend auf einem anderen empfangenen Signalbit für den Redundanzvorgang.
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In der Ausführungsform gemäß 8 kann, wenn Signalbits, z. B. DA01<0>, DA01<1>, DA01<2>, DA01<3>, der Decodieradresse 4 Bits umfassen, das Redundanzfreigabesignal RENi auf den ersten logischen Pegel gesetzt werden und an den Programmierausgabeanschluss FO1 ausgegeben werden. Wenn eine Adresse einer defekten Speicherzelle beispielsweise den Wert (00) aufweist, können die Hauptsicherung MF, die Steuersicherung F1 und die Programmiersicherung FU2 durchtrennt werden, z. B. von einem Laserstrahl, um einen Redundanzvorgang auszuführen.
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In einem weiteren Beispiel können Signalbits, z. B. DA01<0>, DA01<1>, DA01<2>, DA01<3>, jeweils mit (00, 01, 10, 11) korrespondieren. In einem weiteren Beispiel kann das Redundanzfreigabesignal RENi mit dem Signalbit DA01<0> der Decodieradresse korrespondieren, beispielsweise mit der Adresse (00). Ein Redundanzvorgang kann an der Adresse (00) mittels Durchtrennen der Hauptsicherung MF, der Steuersicherung F1 und der Programmiersicherung FU2 ausgeführt werden, wenn das Redundanzfreigabesignal RENi für die Adresse (00) aktiviert wird, z. B. wenn die Adresse (00) im Normalbetrieb eines Halbleiterbauelements, wie eines Halbleiterspeicherbauelements, angelegt wird, wodurch ein Debugging- oder Korrekturvorgang für das Halbleiterbauelement ausgeführt wird.
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Alternativ kann in einem weiteren Beispiel das Redundanzfreigabesignal RENi mit einem Signalbit DA01<1> der Decodieradresse korrespondieren, z. B. mit der Adresse (01). Ein Signalbit DA01<1> der Decodieradresse kann mit der Adresse (01) korrespondieren und die Hauptsicherung MF und die Programmiersicherung FU2 können durchgetrennt werden. In einem weiteren alternativen Beispiel kann das Redundanzfreigabesignal RENi mit dem Signalbit DA01<2> der Decodieradresse korrespondieren, z. B. mit der Adresse (10). Das Signalbit DA01<2> der Decodieradresse kann mit der Adresse (10) korrespondieren und die Hauptsicherung MF und die Programmiersicherung FU1 können durchgetrennt werden. In einer weiteren alternativen Ausgestaltung kann das Redundanzfreigabesignal RENi mit dem Signalbit DA01<3> der Decodieradresse korrespondieren, z. B. mit der Adresse (11). Das Signalbit DA01<3> der Decodieradresse kann mit der Adresse (11) korrespondieren und die Hauptsicherung MF, die Steuersicherung F1 und die Programmiersicherung FU1 können durchgetrennt werden.
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In einer weiteren Ausgestaltung der 8 kann eine Adresse (00) eine Adresse einer defekten Speicherzelle anzeigen und während eines Normalbetriebs des Halbleiterbauelements angelegt werden. Signalbits DA01<0>, DA01<1>, DA01<2>, DA01<3> einer Decodieradresse können jeweils mit (00, 01, 10, 11) korrespondieren. Das Betriebsfreigabesignal ENB kann mit dem zweiten logischen Pegel erzeugt werden und ein Steuersignalpaar A, /A kann so erzeugt werden, dass das Steuersignal A auf dem ersten logischen Pegel und das Steuersignal /A auf dem zweiten logischen Pegel liegen.
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Der Betriebsfreigabetransistor 450 kann sperrend geschaltet werden, Transistoren M1 und M4 des Multiplexers 420 können leitend geschaltet werden und die Programmiersicherung FU1 kann nicht durchtrennt sein. Dadurch kann das Redundanzfreigabesignal RENi auf dem ersten logischen Pegel an den Programmierausgabeanschluss FO1 ausgegeben werden. Das empfangene Redundanzfreigabesignal RENi kann mit einem Signalbit DA01<0> der Decodieradresse korrespondieren, beispielsweise mit der Adresse (00). Ein Redundanzvorgang kann erforderlich sein, um ein Debugging eines Halbleiterbauelements mittels Durchtrennen der Hauptsicherung MF, der Steuersicherung F1 und der Programmiersicherung FU1 durchzuführen, wenn z. B. eine Adresse (00) einer defekten Speicherzelle während des Betriebs eines Halbleiterbauelements angelegt wird.
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In einer weiteren Ausgestaltung der 8 kann eine Adresse einer defekten Speicherzelle die Adresse (01) sein. In diesem Beispiel kann ein Redundanzvorgang die Hauptsicherung MF und die Programmiersicherung FU2 durchtrennen, um ein Debugging des Halbleiterbauelements durchzuführen.
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In einer weiteren Ausgestaltung der 8 kann eine Adresse einer defekten Speicherzelle die Adresse (10) sein. In diesem Beispiel kann ein Redundanzvorgang die Hauptsicherung MF und die Programmiersicherung FU1 durchtrennen, um ein Debugging des Halbleiterbauelements durchzuführen.
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In einer weiteren Ausgestaltung der 8 kann eine Adresse einer defekten Speicherzelle die Adresse (11) sein. In diesem Beispiel kann ein Redundanzvorgang die Hauptsicherung MF, die Sicherung F1 und die Programmiersicherung FU1 durchtrennen, um ein Debugging des Halbleiterbauelements durchzuführen.
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In einer weiteren Ausgestaltung der 8 kann ein Redundanzprogrammiervorgang so ausgeführt werden, dass ein Multiplexvorgang ausgeführt werden kann, welcher Signalbits einer decodierten Zeilenadresse und/oder einer decodierten Spaltenadresse steuert, wodurch die Anzahl von verwendeten Sicherungen reduziert und die Zeitdauer eines Redundanzvorgangs verkürzt wird, verglichen z. B. mit einem herkömmlichen Redundanzvorgang.
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9 zeigt ein Schaltbild der Redundanzprogrammierschaltung 700 aus 7 gemäß einer weiteren Ausgestaltung der Erfindung. Im Gegensatz zur Ausführungsform gemäß 8, in welcher die Anzahl der Sicherungen gleich vier ist, d. h. eine Hauptsicherung MF, eine Steuersicherung F1 und zwei Programmiersicherungen FU1, FU2, wenn Signalbits der Decodieradresse 4 Bits umfassen, zeigt 9 eine weitere Ausführungsform der Erfindung, in welcher die Anzahl der Sicherungen reduziert werden kann, wenn die Anzahl der Signalbits der Decodieradresse zunimmt.
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In der Ausführungsform gemäß 9 kann, wenn die Anzahl der Signalbits der Decodieradresse auf 16 Bits ansteigt, die Redundanzprogrammierschaltung 900 zwölf Sicherungen umfassen, mit einer Hauptsicherung MF, drei Steuersicherungen und acht Programmiersicherungen, z. B. FU1 bis FU8.
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10 ist ein Schaltbild einer Redundanzprogrammierschaltung 1000 gemäß einer weiteren Ausführungsform der Erfindung. In der Ausführungsform gemäß 10 kann die Redundanzprogrammierschaltung 1000 den Hauptsicherungsteil 200 und die Steuersicherungen 310, 312, 313, 314 und 315 umfassen, über welche Signalbits DA01<0>, DA01<1>, DA01<2>, DA01<3> der Decodieradresse und Signalbits DA56<0>, DA56<1>, DA56<2>, DA56<3> der Decodieradresse gemultiplext und über die Programmierausgabeanschlüsse FO1 und FO3 ausgegeben werden können. Signalbits DA234<0> bis DA234<7> der Decodieradresse können gemultiplext und über den Programmierausgabeanschluss FO2 ausgegeben werden und Steuersignalpaare B, /B, C, /C und D, /D können an die Multiplexer angelegt werden. Logische Pegel, z. B. der erste logische Pegel, der zweite logische Pegel usw., an den Anschlüssen FO1, FO2 und FO3 können über das UND-Gatter 500 gategesteuert werden. Das UND-Gatter 500 kann das Redundanzfreigabesignal RENi ausgegeben.
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In der Ausführungsform gemäß 10 kann die Redundanzprogrammierschaltung 1000 insgesamt zehn Sicherungen umfassen, z. B. eine Hauptsicherung und neun Sicherungen.
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11 zeigt im Blockdiagramm ein Halbleiterspeicherbauelement 1100 gemäß einer weiteren Ausführungsform der Erfindung. In der Ausführungsform gemäß 11 kann das Halbleiterbauelement 1100 im Wesentlichen ähnlich wie das herkömmliche Halbleiterbauelement 107 gemäß 1 funktionieren. Das Halbleiterbauelement 1100 gemäß 11 umfasst jedoch ein Zeilenersatzschaltung 10a und eine Spaltenersatzschaltung 11a, welche sich in der Funktionsweise verglichen mit der Zeilenersatzschaltung 10 und Spaltenersatzschaltung 11 aus 1 unterscheiden.
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In der Ausführungsform gemäß 11 kann ein Teil der Signalbits einer Decodieradresse des Zeilenvordecoders 6, z. B. die Ausgabe des Zeilenvordecoders 6, zu einer Eingabeleitung LI1 und dadurch zur Zeilenersatzschaltung 10a übertragen werden. Ein Teil der Signalbits einer internen Adresse, welche vom Zeileninternadressengenerator 4 ausgegeben wird, z. B. die Eingabe des Zeilenvordecoders 6, kann zu einer Eingabeleitung LI2 und dadurch zur Zeilenersatzschaltung 10a übertragen werden.
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In der Ausführungsform gemäß 11 kann ein Teil der Signalbits einer Decodieradresse des Spaltenvordecoders 7, z. B. die Ausgabe des Spaltenvordecoders 7, zur Spaltenersatzschaltung 11a übertragen werden. Ein Teil der Signalbits einer internen Adresse, welche vom Spalteninternadressengenerator 5 ausgegeben wird, z. B. die Eingabe des Spaltenvordecoders 7, kann von der Spaltenersatzschaltung 11a empfangen werden.
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In der Ausführungsform gemäß 11 können Sicherungen in einem 1:1-Verhältnis bezüglich der Decodieradressenbits angeordnet werden. Zudem können Sicherungen auch vor der Decodierung korrespondierend mit dem Teil der Adressenbits angeordnet sein.
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12 ist ein Blockdiagramm eines Beispiels der Zeilen-/Spaltenersatzschaltung 10a/11a aus 11 gemäß der Erfindung. 13 ist ein Schaltbild der Zeilen-/Spaltenersatzschaltung 10a/11a aus 12 gemäß der Erfindung.
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In der Ausführungsform gemäß den 12 und 13 kann die Zeilen-/Spaltenersatzschaltung 10a/11a einen Hauptsicherungsteil 90 zum Erzeugen der Betriebsfreigabesignale EN und ENB umfassen. Die Zeilen-/Spaltenersatzschaltung 10a/11a wird nachfolgend im Zusammenhang mit 14 detaillierter beschrieben. Zudem kann die Zeilen-/Spaltenersatzschaltung 10a/11a einen erste Sicherungsboxteile 92/94, zweite Sicherungsboxteile 100/110/120 und einen Gatesteuerungsteil 130 umfassen.
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14 ist ein Schaltbild des Hauptsicherungsteils 90 aus 12 gemäß der Erfindung. Der Hauptsicherungsteil 90 umfasst einen PMOS-Transistor PM14 und einen NMOS-Transistor NM14, welche mit der Hauptsicherung MF verbunden sind. Die Transistoren PM14 und NM14 empfangen das komplementäre Einschaltsignal VCCHB. Zudem umfasst der Hauptsicherungsteil 90 einen Inverterzwischenspeicher L14, welcher Inverter IN141, IN142 umfasst. Außerdem umfasst der Hauptsicherungsteil 90 einen Ausgabeinverter IN143.
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In der Ausführungsform gemäß den 12 und 13 umfassen die ersten Sicherungsboxteile 92 und 94 Programmiersicherungen, welche korrespondierend mit entsprechenden Decodiersignalbits DA01<0:3> und DA56<0:3> angeordnet sind. Die ersten Sicherungsboxteile 92 und 94 können jeweils in Reaktion auf die Betriebsfreigabesignale EN/ENB erste Sicherungsboxausgabesignale FO01 und FO56 erzeugen.
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In der Ausführungsform gemäß den 12 und 13 umfassen die zweiten Sicherungsboxteile 100, 110 und 120 Programmiersicherungen, welche korrespondierend mit Signalbits einer internen Adresse IADD<2>, IADD<3> und IADD<4> angeordnet sind, die erzeugt werden, bevor eine angelegte externe Adresse decodiert wird. Die zweiten Sicherungsboxteile 100/110/120 können jeweils in Reaktion auf die Betriebsfreigabesignale EN/ENB zweite Sicherungsboxausgabesignale FO2, FO3 und FO4 erzeugen.
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In der Ausführungsform gemäß 12 verknüpft der Gatesteuerungsteil 130, z. B. ein UND-Gatter, die ersten und zweiten Sicherungsboxausgabesignale FO01, FO56, FO2, FO3 und FO4 und erzeugt das Redundanzfreigabesignal RENi.
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In der Ausführungsform gemäß 13 umfasst der erste Sicherungsgehäuseteil 92 NMOS-Transistoren N1 bis N4, Programmiersicherungen F1 bis F4, welche mit Sourceanschlüssen der NMOS-Transistoren N1 bis N4 verbunden sind, und einen Betriebsfreigabe-NMOS-Transistor M1.
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In der Ausführungsform gemäß 13 umfasst der erste Sicherungsboxteil 94 NMOS-Transistoren N5 bis N8, Programmiersicherungen F5 bis F8, welche mit Sourceanschlüssen der NMOS-Transistoren N5 bis N8 verbunden sind, und einen Betriebsfreigabe-NMOS-Transistor M2.
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In der Ausführungsform gemäß 13 umfasst der zweite Sicherungsboxteil 100 eine Programmiersicherung F9, Inverter IN131/IN132 und NMOS-Transistoren N9 bis N16. Der zweite Sicherungsboxteil 120 umfasst eine Programmiersicherung F11, Inverter IN135/IN136 und NMOS-Transistoren N25 bis N32.
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In der Ausführungsform gemäß 13 umfasst der Gatesteuerungsteil 130 NAND-Gatter NAN1/NAN2 und ein NOR-Gatter NOR1.
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Nachfolgend wird ein Beispiel eines Redundanzprogrammiervorgangs für den zweiten Sicherungsboxteil 100 aus 13 beschrieben.
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Gemäß der beispielhaften Funktionsweise aus 13 wird ein Knoten ND1 bei einem anfänglichen Einschaltvorgang auf dem zweiten logischen Pegel gehalten. Wenn die Programmiersicherung F9 nicht durchtrennt ist, kann ein logischer Pegel am Knoten ND1 auf den ersten logischen Pegel wechseln, z. B. auf einen Versorgungsspannungspegel VDD, welcher über die Sicherung F9 angelegt wird, auf eine externe Versorgungsspannung usw. Die NMOS-Transistoren N10 und N12 können leitend geschaltet werden und die NMOS-Transistoren N13 und N16 können sperrend geschaltet werden. Ein Sourceanschluss des NMOS-Transistors N12 kann mit einem Programmierausgabeanschluss FO2 verbunden sein. Ein eingegebener logischer Zustand des Signalbits IADD<2> einer internen Adresse kann über den Transistor N10, den Transistor N12 und den Programmierausgabeanschluss FO2 übertragen und als Eingabe an das NAND-Gatter NAN2 angelegt werden.
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Alternativ kann, wenn die Sicherung F9 durchtrennt ist, der eingegebene logische Zustand des Signalbits IADD<2> unterbrochen werden, z. B. kann der logische Pegel unabhängig vom logischen Pegel des Signalbits IADD<2> der zweite logische Pegel sein. Ein Signalpfad über den Transistor N11, den Transistor N13 und den Programmierausgabeanschluss FO2 kann aktiviert werden und das vom Inverter INi invertierte Signalbit IADD<2> einer internen Adresse kann als Eingabe an das NAND-Gatter NAN2 angelegt werden.
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In der Ausführungsform gemäß 13 kann die Zeilen-/Spaltenersatzschaltung 10a/11a zwölf Sicherungen umfassen.
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15 zeigt ein Beispiel einer Sicherungsreduzierung gemäß der Ausführungsform aus 13. Im Ausführungsbeispiel gemäß 15 kann die Zeilen-/Spaltenersatzschaltung 10a/11a elf Sicherungen umfassen, ohne z. B. die Hauptsicherung MF zu zählen. Wie oben ausgeführt ist, kann die herkömmliche Zeilen-/Spaltenersatzschaltung 10/11 sechzehn Sicherungen umfassen.
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In der Ausführungsform gemäß 15 können die herkömmlichen Zeilen-/Spaltenersatzschaltungen 10/11 jeweils eine Fläche S1 belegen und die Zeilen-/Spaltenersatzschaltungen 10a/11a können jeweils eine Fläche S2 auf dem Halbleiterchip belegen. Eine zusätzliche Fläche S3 zeigt eine Fläche an, welche durch die Anordnung der Zeilen-/Spaltenersatzschaltungen 10a/11a anstatt der herkömmlichen Zeilen-/Spaltenersatzschaltungen 10/11 eingespart werden kann. Die zusätzliche Fläche S3 kann durch Entfernen der Sicherungen F12 bis F16 der Zeilen-/Spaltenersatzschaltung 10/11 bereitgestellt werden. Die reduzierte Chipabmessung kann die Layoutfläche und/oder den Reparaturzeitbedarf eines Halbleiterbauelements reduzieren, z. B. des Halbleiterbauelements 1100.
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16 ist ein Blockdiagramm einer weiteren Redundanzprogrammierschaltung 1600 gemäß der Erfindung. Die Redundanzprogrammierschaltung 1600 zeigt ein Beispiel, in welchem die decodierte Adresse 16 Bits umfasst.
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In der Ausführungsform gemäß 16 kann die Redundanzprogrammierschaltung 1600 eine Anzahl von Sicherungen umfassen, welche mit einer Anzahl von Bits in einer externen Adresse oder einer internen Adresse korrespondiert. Im Gegensatz dazu umfasst die herkömmliche Zeilen-/Spaltenersatzschaltung 10/11 von 1 für jedes Signalbit der Decodieradresse eine Sicherung. In einem Beispiel kann die herkömmliche Zeilen-/Spaltenersatzschaltung 10/11 8 Sicherungen umfassen, wenn eine interne Adresse 3 Bits und eine decodierte Adresse oder Decodieradresse 8 Bits umfasst. Im Gegensatz dazu kann die oben angegebene Redundanzprogrammierschaltung 1600 gemäß der Erfindung 3 Sicherungen umfassen.
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In der Ausführungsform gemäß 16 umfasst die Redundanzprogrammierschaltung 1600 einen Hauptsicherungsteil 210, eine Mehrzahl von Steuersicherungsteilen 311 bis 317, einen Verknüpfungsteil 500, einen ersten Decoder 411, einen zweiten Decoder 412 und einen dritten Decoder 413.
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In der Ausführungsform gemäß 16 umfasst der Hauptsicherungsteil 210 eine Hauptsicherung MF und kann Betriebsfreigabesignale EN/ENB erzeugen, um einen Betriebszustand der Hauptsicherung MF anzuzeigen, z. B. ob die Hauptsicherung MF durchtrennt ist oder nicht durchtrennt ist.
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17 ist ein Schaltbild des Hauptsicherungsteils 210 aus 16 gemäß eines Ausführungsbeispiels der Erfindung. In der Ausführungsform gemäß 17 umfasst der Hauptsicherungsteil 210 einen PMOS-Transistor PM17, NMOS-Transistoren NM171/NM172 und einen Inverter INV17. Wenn das komplementäre Einschaltsignal VCCHB mit einem ersten logischen Pegel angelegt wird und die Hauptsicherung MF durchtrennt ist, kann der NMOS-Transistor NM171 leitend geschaltet werden. Ein Betriebsfreigabesignal ENB des Inverters INV17 kann auf den ersten logischen Pegel wechseln und ein Betriebsfreigabesignal EN kann auf den zweiten logischen Pegel wechseln. Wenn das komplementäre Einschaltsignal VCCHB auf den zweiten Pegel wechselt, kann der NMOS-Transistor NM171 sperrend geschaltet werden und die Ausgabe EN kann auf dem zweiten logischen Pegel gehalten werden, z. B. durch einen Übergang des NMOS-Transistors NM172 auf den ersten logischen Pegel. Dadurch können das komplementäre Einschaltsignal VCCHB und das Betriebsfreigabesignal EN auf dem zweiten logischen Pegel gehalten werden.
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Bei der Ausführungsform gemäß 16 können Steuersicherungsteile 311 bis 317 basierend auf einem Betriebsfreigabesignal, z. B. EN, ENB usw., des Hauptsicherungsteils 210 gesteuert werden und eine Mehrzahl von Steuersicherungen AF umfassen, welche basierend auf Informationen über Speicherzellendefekte erste bis M-te Steuersignalpaare als Statussignale erzeugen können, welche einen Betriebszustand bezüglich der Durchtrennung der Steuersicherungen anzeigen, z. B. ob eine gegebene Steuersicherung durchtrennt ist oder nicht durchtrennt ist, wobei M z. B. eine natürliche Zahl größer oder gleich 2 ist. In einem Beispiel kann eine gegebene Anzahl von Steuersicherungen AF mit der Bitanzahl eines Adressensignals korrespondieren, z. B. einem internen Adressensignal, einem externen Adressensignal usw.
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18 ist ein Schaltbild des Steuersicherungsteils 311 aus 16 gemäß eines Ausführungsbeispiels der Erfindung. In der Ausführungsform gemäß 18 kann, wenn das komplementäre Einschaltsignal VCCHB mit dem ersten logischen Pegel angelegt wird und die Steuersicherung AF durchtrennt ist, ein NMOS-Transistor NM181 leitend geschaltet werden. Ein Ausgabesignal Ai eines Inverters INV18 kann auf den ersten logischen Pegel wechseln und ein Ausgabesignal AiB von einem Durchlassgatter PG1 kann auf den zweiten logischen Pegel wechseln. Wenn das komplementäre Einschaltsignal VCCHB auf den zweiten Pegel wechselt, kann der NMOS-Transistor NM181 sperrend geschaltet werden und ein Knoten NO2 kann auf dem zweiten logischen Pegel gehalten werden, z. B. basierend auf einem Einschaltübergang eines NMOS-Transistors NM182. Dadurch können das komplementäre Einschaltsignal VCCHB und das Steuersignal AiB auf dem zweiten logischen Pegel gehalten werden und das Steuersignal Ai kann auf dem ersten logischen Pegel gehalten werden.
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19 ist ein Schaltbild des ersten, zweiten und dritten Decoders 411/412/413 und des Verknüpfungsteils 500 aus 16 gemäß einem weiteren Ausführungsbeispiel der Erfindung. In der Ausführungsform gemäß 19 können der erste, zweite und dritte Decoder 411/412/413, welche z. B. jeweils einen NMOS-Transistor umfassen, jeweils ein gegebenes Bit von Decodieradressensignalbits, welche jeweils in Einheiten von 2m Bits angelegt werden, mit einem vorgegebenen logischen Pegel, z. B. dem ersten logischen Pegel, dem zweiten logischen Pegel usw., an die Programmierausgabeanschlüsse FO1, FO2, FO3 in Reaktion auf verknüpfte logische Eingaben von korrespondierenden Steuersignalpaaren unter den ersten bis M-ten Steuersignalpaaren ausgeben.
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In der Ausführungsform gemäß 19 umfasst der erste Decoder 411 Einheitsdecoder DA01<0> bis DA01<3>, welche eine Redundanzdecodierung einer Decodieradresse mit 4 Bit ausführen können. Jeder der Einheitsdecoder umfasst NMOS-Transistoren, z. B. NMOS-Transistoren N1 und N2 in DA01<0> usw., deren Kanäle in Reihe geschaltet sein können und von einer verknüpften logischen Eingabe gesteuert werden können, z. B. von einer kombinatorischen logischen Eingabe, mit 2 Bit.
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In der Ausführungsform gemäß 19 umfasst der zweite Decoder 412 Einheitsdecoder DA234<0> bis DA234<7>, welche eine Redundanzdecodierung einer Decodieradresse mit 8 Bit ausführen können. Jeder der Einheitsdecoder umfasst NMOS-Transistoren, z. B. NMOS-Transistoren N1, N2 und N3 in DA234<0> usw., deren Kanäle in Reihe geschaltet sein können und von einer verknüpften logischen Eingabe gesteuert werden können, z. B. von einer kombinatorischen logischen Eingabe, mit 3 Bit.
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In der Ausführungsform gemäß 19 kann der dritte Decoder 413 ähnlich wie der oben beschriebene erste Decoder 411 aufgebaut sein und ebenso funktionieren.
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In der Ausführungsform gemäß 19 kann der Verknüpfungsteil 500 das UND-Gatter 500 sein, welches eine UND-Verknüpfung mit Signalen durchführt, welche von den Programmierausgabeanschlüssen FO1/FO2/FO3 empfangen werden, und das Redundanzfreigabesignal RENi ausgeben kann. Bei anderen Ausführungsbeispielen kann der Verknüpfungsteil 500 andere Verknüpfungslogikstrukturen umfassen, z. B. ein UND-Gatter, ein NOR-Gatter, ein NAND-Gatter usw.
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In der Ausführungsform gemäß 19 umfassen der erste/zweite/dritte Decoder 411/412/413 eventuell keine Sicherungen. Zudem können die ersten bis M-ten Steuersignalpaare, welche durch die Informationen über defekte Speicherzellen erzeugt werden, eventuell nur eine Sicherung je Adressenbit umfassen, z. B. eines internen Adressenbits, eines externen Adressenbits usw.
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Ein Beispiel der Funktionsweise wird nun unter Bezugnahme auf 19 beschrieben. Im folgenden Beispiel wird vorausgesetzt, dass eine interne oder externe Adresse 7 Bits umfassen kann und eine Redundanzfreigabeadresse Bits (A6, A5, A4, A3, A2, A1, A0) umfasst, welche jeweils mit der Adresse (1111100) korrespondieren. Bei der beispielhaften Funktionsweise gemäß 19 können andere Steuersicherungen als die Steuersicherungen, welche mit den Adressenbits A0 und A1 korrespondieren, z. B. die Hauptsicherung MF und die Steuersicherungen 311 bis 312, durchtrennt werden. Signale A0B und A1B können durch den ersten Decoder 411 auf den ersten logischen Pegel gesetzt werden. Adressenbits A2, A3 und A4 können auf den ersten logischen Pegel gesetzt und vom zweiten Decoder 412 empfangen werden. Adressenbits A5 und A6 können auf den ersten logischen Pegel gesetzt und vom dritten Decoder 413 empfangen werden. Die Adresse (1111100) kann von einer/einem externen Quelle/Gerät empfangen und in einem Adressendecoder decodiert werden, um die decodierte Adressen DA01<0:3>, DA234<0:7> und DA56<0:3> zu erzeugen. Die erzeugten Decodieradressensignale können als DA01<0:3> mit dem ersten logischen Pegel, z. B. einem höheren logischen Pegel, am ersten Decoder 411, als DA234<0:7> mit dem ersten logischen Pegel, z. B. einem höheren logischen Pegel, am zweiten Decoder 412, als DA56<0:3> mit dem ersten logischen Pegel, z. B. einem höheren logischen Pegel, am dritten Decoder 413 empfangen werden. Alle verbleibenden Decodieradressen können auf einem zweiten logischen Pegel sein, z. B. einem niedrigeren logischen Pegel.
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Bei dem oben beschriebenen beispielhaften Verfahren gemäß 19 kann der Einheitsdecoder des ersten Decoders 411, welcher mit der Decodieradresse DA01<0> korrespondiert und z. B. NMOS-Transistoren N1 und N2 umfasst, in Reaktion auf die korrespondierenden verknüpften Logikpegel, z. B. A0B und A1B, leitend geschaltet oder aktiviert werden und der aktivierte erste logische Pegel der Adresse DRA01<0> kann zum Programmierausgabeanschluss FO1 übertragen werden. Im zweiten Decoder 412 kann der Einheitsdecoder, welcher mit der Decodieradresse DA234<7> korrespondiert und z. B. NMOS-Transistoren N70/N71/N72 umfasst, in Reaktion auf die korrespondierenden verknüpften Logikpegel, z. B. A2, A3 und A4, leitend geschaltet oder aktiviert werden und der aktivierte erste logische Pegel der Adresse DRA234<7> kann vom Programmierausgabeanschluss FO2 empfangen werden. Im dritten Decoder 413 kann der Einheitsdecoder, welcher mit der Decodieradresse DA56<3> korrespondiert und z. B. NMOS-Transistoren N30 und N31 umfasst, in Reaktion auf die korrespondierenden verknüpften Logikpegel, z. B. A5 und A6, leitend geschaltet oder aktiviert werden und der aktivierte erste logische Pegel der Adresse DRA56<0> kann zum Programmierausgabeanschluss FO3 übertragen werden.
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Bei dem oben beschriebenen Verfahren gemäß 19 kann jede der Ausgaben FO1, FO2 und FO3 auf den ersten Logikpegel wechseln. Die Ausgabesignale der Decoder 411/412/413 können vom Verknüpfungsteil 500 empfangen werden. Der Verknüpfungsteil 500 kann z. B. eine UND-Verknüpfung mit den empfangenen Signalen durchführen, um ein Redundanzfreigabesignal RENi mit dem ersten logischen Pegel zu erzeugen.
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In der Ausführungsform gemäß 19 kann ein Redundanzvorgang mittels Durchtrennen einer Hauptsicherung MF und anderer Steuersicherungen als die mit den defekten Adressensignalbits assoziierten Sicherungen ausgeführt werden. Das Redundanzfreigabesignal RENi kann leitend geschaltet oder aktiviert werden, wenn eine defekte Adresse während eines Normalbetriebs eines Halbleiterspeicherbauelements, z. B. des Halbleiterbauelements 1100, angelegt wird, wodurch ein Debugging, z. B. ein Korrekturvorgang, mit dem Halbleiterbauelement ausgeführt wird.
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Bei einer anderen Ausführungsform der Erfindung kann anstatt eines 1:1-Verhältnisses zwischen Sicherungen und Signalbits einer Decodierzeilenadresse oder Decodierspaltenadresse ein Redundanzvorgang unter Verwendung einer Verknüpfungslogik ausgeführt werden. Hierbei kann das Redundanzfreigabesignal mit einer höheren Geschwindigkeit erzeugt werden. Zudem kann eine gegebene Anzahl von erforderlichen Sicherungen reduziert werden. Außerdem kann eine Zeitdauer für den Redundanzvorgang reduziert werden, da beispielsweise eine Zeitspanne zur Durchtrennung gegebener Sicherungen während des Redundanzvorgangs reduziert werden kann.
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Bei einer weiteren Ausführungsform der Erfindung kann die Anzahl von Sicherungen, welche für einen Redundanzvorgang verwendet werden, reduziert werden, wodurch eine Chipfläche für ein Halbleiterbauelement reduziert werden kann, so dass eine Reparaturzeitspanne für das Halbleiterbauelement reduziert werden kann.
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Die bisher beschriebenen Ausführungsformen der Erfindung können auf verschiedene Weise variiert werden. Während oben beschriebene logische Pegel beispielsweise entweder auf den ersten oder zweiten logischen Pegel wechseln, versteht es sich, dass der erste oder zweite logische Pegel auf oder vom ersten oder zweiten logischen Pegel wechseln kann. In anderen Worten ausgedrückt, ein Übergang bedeutet nicht notwendigerweise, dass ein vorheriger logischer Pegel sich von dem logischen Pegel unterscheidet, auf welchen übergegangen wird.
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Zudem versteht es sich, dass die oben beschriebenen ersten und zweiten logischen Pegel/Zustände in einer Ausführungsform der Erfindung mit einem höheren Pegel, z. B. einer logischen „1”, bzw. einem niedrigeren logischen Pegel, z. B. einer logischen „0”, korrespondieren können. Alternativ können die ersten und zweiten logischen Pegel/Zustände in anderen Ausführungsformen der Erfindung jeweils mit dem niedrigeren logischen Pegel und dem höheren logischen Pegel korrespondieren.
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Während die oben beschriebenen beispielhaften Schaltungen, z. B. die Zeilen-/Spaltenersatzschaltungen 10a/11a usw., eine gegebene Anzahl von Sicherungen umfassen, können des Weiteren andere Ausführungsformen der Erfindung eine beliebige Anzahl von Sicherungen umfassen, z. B. basierend auf einer internen/externen, decodierten/uncodierten Adressenlänge.
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Während das UND-Gatter bzw. der Verknüpfungsteil 500 oben als UND-Gatter dargestellt und beschrieben ist, können andere Ausführungsformen der Erfindung andere Arten von Verknüpfungslogik umfassen, z. B. ein NOR-Gatter, ein NAND-Gatter usw.
