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Die
Erfindung bezieht sich auf einen redundanten Decoderschaltkreis
sowie auf ein zugehöriges
Speicherbauelement und Zugriffs- und Testverfahren.
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Fertigungsprozesse
für Halbleiterspeicherbauelemente
führen
manchmal zu Bauelementen mit defekten Speicherzellen aufgrund von
Partikeln, Brücken
oder Oxiddefekten. Diese defekten Speicherzellen verringern die
Produktionsausbeute. Eine Technik zur Verbesserung der Produktionsausbeute besteht
darin, defekte Zellen durch Fertigung des Bauelementes mit einem
zusätzlich
zu einem Haupt-Speicherzellenfeld, vorliegend auch als normales
Speicherzellenfeld bezeichnet, vorgesehenen redundanten Speicherzellenfeld
zu reparieren. Wenn im normalen Speicherzellenfeld eine defekte
Zelle identifiziert wird, wird sie durch eine redundante Speicherzelle
aus dem redundanten Speicherzellenfeld ersetzt.
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Um
eine solche Redundanztechnik zu implementieren, muss die Adresse
der defekten Speicherzelle, d. h. eine Reparaturadresse, auf dem Bauelement
gespeichert werden. 1 zeigt im Schaltbild eine herkömmliche
Schaltung zur Speicherung einer Reparaturadresse. Bei dieser Schaltung
ist ein Reparaturadressen-Speicherblock 1 durch einen Widerstand
R1, der zwischen eine Versorgungsspannung Vcc und einen Knoten N0
zwecks Aufladen dieses Knotens eingeschleift ist, Schmelzsicherungspaare F0,
FB0 bis Fk, FBk, bei denen ein Anschluss jeder Schmelzsicherung
mit dem Knoten N0 verbunden ist, Transistorpaare MN0, MNB0 bis MNk,
MNBk zum Entladen des Knotens N0, einen Zwischenspeicher L1 und
einen Inverter INV1 gebildet.
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Jedes
Schmelzsicherungspaar F0, FB0 bis Fk, FBk speichert ein Bit der
Adresse einer defekten Zelle in einem normalen Speicherzellenfeld.
Der Knoten N0 liegt auf hohem Pegel, wenn die in den Schmelzsicherungen
gespeicherte Adresse externen Adressdaten A0, nA0 bis Ak, nAk entspricht.
Wenn keine Entsprechung der Adressen gegeben ist, ist der Knoten
N0 auf niedrigem Pegel entladen. Wenn folglich ein über den
Zwischenspeicher L1 bereitgestelltes Signal INFO und der Inverter
INV1 auf hohem Pegel liegen, ist die externe Adresse diejenige der defekten
Zelle im normalen Speicherzellenfeld.
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Der
in 1 veranschaulichte Reparaturadressen-Speicherblock 1 kann
nur eine Reparaturadresse speichern. Zur Speicherung mehrerer Reparaturadressen
werden entsprechend mehrere Reparaturadressen-Speicherblöcke benötigt.
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Wie
oben erläutert,
benutzt der herkömmliche
Reparaturadressen-Speicherblock 1 die Schmelzsicherungspaare
F0, FB0 bis Fk, FBk, um die Adresse einer defekten Zelle in einem
normalen Speicherzellenfeld zu speichern. Schaltkreise, die Schmelzsicherungen
verwenden, benötigen
jedoch lange Testdauern. Zudem sind bekannte Laserausrüstungen,
die zum Durchtrennen von Schmelzsicherungen verwendet werden, nicht nur
kostenintensiv, sondern benötigen
ebenfalls lange Testdauern, was die Herstellungskosten von Halbleiterspeicherbauelementen
erhöht.
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Eine
weitere Schwierigkeit dieser herkömmlichen Technik besteht darin,
dass es nicht möglich ist,
das redundante Speicherzellenfeld auf Defekte zu testen. Dies liegt
daran, dass Schmelzsicherungen mittels Laserstrahl durchtrennt werden
müssen, um
auf das redundante Speicherzellenfeld zuzugreifen. Sobald jedoch
die Schmelzsicherungen durchtrennt sind, können sie nicht wiederhergestellt
werden, so dass das redundante Speicherzellenfeld nicht getestet
werden kann. Außerdem
erfordern die mittels Laser durchtrennbaren Schmelzsicherungen eine
relativ große
Fläche
des Halbleiterspeicherbauelements, und es können versehentlich Kontaktanschlüsse durchtrennt
werden. Dementsprechend ist eine vergleichsweise große Flächenausdehnung
für den
Gesamtentwurf notwendig.
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In
der Patentschrift
US 5.604.702 ist
eine dynamische Redundanzschaltung für ein Speicherbauelement mit
einem Speicherzellenfeld mit Haupt-Speicherzellen und redundanten
Speicherzellen offenbart, die einen Adresshilfsspeicher mit nichtflüchtigen
Adressspeicherzellen sowie einen Komparatorschaltkreis umfasst.
Der Komparatorschaltkreis vergleicht eine zugeführte Adresse, die sich auf
eine Zugriffsanfrage auf das Speicherzellenfeld bezieht, mit den
im Adresshilfsspeicher gespeicherten Adressdaten, um festzustellen,
ob sich die zugeführte
Adresse auf eine defekte Speicherzelle bezieht, und abhängig davon
ein Defekterkennungssignal und Ersatzadressdaten abzugeben.
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Der
Erfindung liegt als technisches Problem die Bereitstellung eines
redundanten Decoderschaltkreises sowie eines zugehörigen Speicherbauelementes
und Zugriffs- und Testverfahren zugrunde, mit denen die oben genannten
Schwierigkeiten des Standes der Technik wenigstens teilweise behoben sind
und mit denen insbesondere auch ein Testen eines redundanten Speicherzellenfeldes
vor einem Reparaturvorgang möglich
ist.
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Die
Erfindung löst
dieses Problem durch die Bereitstellung eines redundanten Decoderschaltkreises
mit den Merkmalen des Anspruchs 1, eines Speicherbauelementes mit
den Merkmalen des Anspruchs 10, eines Speicherzugriffsverfahrens
mit den Merkmalen des Anspruchs 11 und eines Testverfahrens mit
den Merkmalen des Anspruchs 12.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie das zu deren besserem Verständnis oben erläuterte,
herkömmliche
Ausführungsbeispiel
sind in den Zeichnungen dargestellt, in denen zeigen:
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1 ein
Schaltbild eines herkömmlichen Reparaturadressen-Speicherblocks,
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2 ein
Blockschaltbild eines erfindungsgemäßen Halbleiterspeicherbauelements,
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3 ein
Blockschaltbild einer bevorzugten Realisierung eines in 2 verwendeten
Adressspeicherblocks,
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4 ein
Schaltbild eines in 3 verwendeten Adressspeicherschaltkreises,
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5 ein
Schaltbild einer bevorzugten Realisierung eines erfindungsgemäß verwendeten
Komparators,
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6A bis 6E Ablaufdiagramme
des Betriebs des Komparators gemäß den 3 und 5,
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7 ein
Schaltbild einer erfindungsgemäß verwendeten,
redundanten Freigabesteuereinheit,
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8A bis 8D Ablaufdiagramme
zur Veranschaulichung des Betriebs der redundanten Freigabesteuereinheit
von 7 und
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9 ein
Schaltbild eines erfindungsgemäß verwendeten
Wortleitungstreiberschaltkreises.
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2 veranschaulicht
ein erfindungsgemäßes Halbleiterspeicherbauelement
mit einem Adresspuffer- und Befehlsregisterblock 10, einem
Zeilen- und Spalten-Vordecoderblock 20, nachfolgend als
X- und Y-Vordecoderblock bezeichnet, einem Speicherkernblock 30,
einem Steuerschaltkreis 40, einem Adressspeicherblock 50,
einem Eingabe/Ausgabe-Decoderblock 60,
einem Abtastverstärker-
und Schreibtreiberblock 70, einem Multiplexerfeld 80 und einem
Dateneingabe-/Datenausgabepufferblock 90.
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Der
Adresspuffer- und Befehlsregisterblock 10 empfängt Steuersignale
nCEx, nOEx und nWEx sowie eine extern angelegte Adresse. Der X- und Y-Vordecoderblock 20 nimmt
eine Vordecodierung einer Adresse aus dem Adresspuffer- und Befehlsregisterblock 10 vor
und stellt die vordecodierte Adresse dem Speicherkernblock 30 zur
Verfügung.
Ein X-Decoder 31 und
ein Y-Durchlassgatter 34 im Speicherkernblock 30 wählen Zellen
in einem Haupt-Zellenfeld bzw. normalen Zellenfeld 32 und
in einem redundanten Speicherzellenfeld 33 in Abhängigkeit
von Adresssignalen aus dem X- und Y-Vordecoderblock 20 aus.
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Der
Abtastverstärker-
und Schreibtreiberblock 70 umfasst Haupt-Abtastverstärker und -Schreibtreiber
sowie einen redundanten Abtastverstärker und Schreibtreiber. Die
Haupt-Abtastverstärker
und -Schreibtreiber tasten in den ausgewählten Zellen des normalen Zellenfeldes 32 gespeicherte Daten
ab und verstärken
diese oder schreiben extern zugeführte Daten in die ausgewählten Zellen
des normalen Zellenfeldes 32. Der redundante Abtastverstärker und
Schreibtreiber tastet in einer ausgewählten Zelle des redundanten
Speicherzellenfeldes 33 gespeicherte Daten ab und verstärkt diese
oder schreibt extern zugeführte
Daten in die ausgewählte Zelle
des redundanten Speicherzellenfeldes 33.
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Das
Multiplexerfeld 80 umfasst sechzehn Multiplexer, die jeweils
einer von sechzehn Datenleitungen zugeordnet sind, welche an einen
jeweiligen Haupt-Abtastverstärker
und -Schreibtreiber angeschlossen sind. Während eines Lesevorgangs empfängt jeder
dieser Multiplexer über
eine entsprechende Datenleitung ein Datenbit vom zugehörigen Haupt-Abtastverstärker und
-Schreibtreiber sowie ein Datenbit vom redundanten Abtastverstärker und Schreibtreiber.
Jeder dieser Multiplexer wählt
das eine oder das andere der empfangenen Datenbits in Abhängigkeit
von einem zugehörigen
Auswahlsignal des Eingabe/Ausgabe-Decoderblocks 60 aus.
Während
eines Schreibvorgangs empfängt
jeder Multiplexer ein zugehöriges
Datenbit vom Eingabe/Ausgabe-Pufferblock 90 und überträgt das empfangene
Datenbit in Abhängigkeit
von einem entsprechenden Auswahlsignal des Eingabe/Ausgabe-Decoderblocks 60 zum
betreffenden Haupt- oder redundanten Abtastverstärker und Schreibtreiber.
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Der
Steuerschaltkreis 40 empfängt Steuersignale POWER_UP,
READ, PROGRAM und ERASE, um Signale zu erzeugen, die zur Steuerung
des Betriebs des Adressspeicherblocks 50 erforderlich sind. Der
Adressspeicherblock 50 speichert Adressen defekter Zellen
im normalen Zellenfeld 32 und vergleicht die gespeicherten
Adressen mit einer Adresse A[0:k] und nA[0:k] vom Adresspuffer-
und Befehlsregisterblock 10 unter der Steuerung des Steuerschaltkreises 40.
Wenn eine der gespeicherten Adressen mit der Adresse A[0:k] und
nA[0:k] identisch ist, aktiviert der Adressspeicherblock 50 ein
Informationssignal INFO, das anzeigt, dass die Adresse identisch
mit einer der gespeicherten Adressen ist. Der Eingabe/Ausgabe-Decoderblock 60 antwortet
auf das aktivierte Informationssignal INFO vom Adressspeicherblock 50 und
gibt Auswahlsignale derart ab, dass einer der Multiplexer im Multiplexerfeld 80 den
redundanten Abtastverstärker
und Schreibtreiber auswählt,
während
die anderen Multiplexer die Haupt-Abtastverstärker und -Schreibtreiber auswählen.
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Gemäß der oben
erläuterten
Konfiguration werden Daten, wenn eine extern angelegte Adresse ADDRESS
eine normale Zelle im Haupt-Zellenfeld 32 anzeigt,
in eine ausgewählte
Zelle des Haupt-Zellenfeldes 32 geschrieben bzw. aus dieser
gelesen. Andererseits werden Daten, wenn die extern angelegte Adresse
eine defekte Zelle im Haupt-Zellenfeld anzeigt,
in eine Zelle des redundanten Speicherzellenfeldes 33 geschrieben
bzw. aus dieser gelesen.
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3 zeigt
eine bevorzugte Realisierung des Adressspeicherblocks von 2.
Der Adressspeicherblock 50 umfasst in diesem Fall eine
redundante Freigabesteuereinheit 110, ein NAND-Gatter 112,
einen p-Kanal Metall-Oxid-Halbleiter(MOS)-Transistor 114,
einen Adressspeicherschaltkreis 118, einen Vergleichsschaltkreis 120,
Inverter 124 und 134, einen n-Kanal MOS-Transistor 126 und
einen Zwischenspeicherschaltkreis 128. Des weiteren ist
in 3 der zugehörige
Steuerschaltkreis 40 dargestellt.
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Die
redundante Freigabesteuereinheit 110 speichert Daten, die
anzeigen, ob die Adresse einer defekten Zelle im Adressspeicherschaltkreis 118 gespeichert
ist, und liefert ein Freigabesignal ENABLE durch Auslesen der gespeicherten
Daten in Abhängigkeit
von externen Steuersignalen nINHIBIT, nINITIAL, nDISABLE und BIAS0.
Das NAND-Gatter 112 führt
eine NAND-Verknüpfung
des von der redundanten Freigabesteuereinheit 110 empfangenen
Freigabesignals ENABLE und eines vom Steuerschaltkreis 40 gelieferten
Steuersignals SET aus. Der PMOS-Transistor 114 wird,
wenn das Ausgangssignal des NAND-Gatters 112 auf niedrigem
Pegel liegt, leitend geschaltet, wodurch ein erster Knoten N1 auf eine
Versorgungsspannung Vcc vorgeladen wird. Mit anderen Worten wird
der erste Knoten N1 vorgeladen, wenn das von der redundanten Freigabesteuereinheit 110 gelieferte
Freigabesignal ENABLE und das vom Steuerschaltkreis 40 gelieferte
Steuersignal SET auf hohem Pegel liegen. Der Zwischenspeicherschaltkreis 128 puffert
den Spannungspegel des ersten Knotens N1, und der Inverter 134 invertiert
dieses Signal zur Erzeugung des Signals INFO. Das Signal INFO vom
Inverter 134 wird dem Eingabe/Ausgabe-Decoderblock 60 von 2 zugeführt.
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Der
Steuerschaltkreis 40 erzeugt Steuersignale SET, nPRE, BIAS1,
PGM für
den Adressspeicherblock 50 in Abhängigkeit von den externen Steuersignalen
BIAS0, POWER_UP, READ, PROGRAM und ERASE, stellt Spannungen zur
Aktivierung einer Wortleitung WL, einer Source-Leitung SL und eines Volumen-Signals
BULK im mit ihm verbundenen Adressspeicherschaltkreis 118 zur
Verfügung und
gibt Originaladressdaten A[0:k] und komplementäre Daten nA[0:k] von externen
Adressdaten ADDRESS[0:k] ab.
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Der
detaillierte Schaltungsaufbau einer Realisierung des Adressspeicherschaltkreises 118 ist
in 4 dargestellt. In diesem Fall speichert der Adressspeicherschaltkreis 118 ein
Paar komplementärer
Adressdaten, die einer defekten Zelle im normalen Speicherzellenfeld
entsprechen, und beinhaltet eine Anzahl k von Speicherzellenpaaren
MC0, MCB0 bis MCk, MCBk, die an eine einzelne Wortleitung WL und
an eine zugehörige
Bitleitung einer Anzahl k von Bitleitungspaaren BL0, BLB0 bis BLk,
BLBk angeschlossen sind. Die Speicherzellen sind aus löschbaren
und programmierbaren Zellen gebildet, z. B. aus elektrisch lösch- und programmierbaren
Festwertspeicher(EEPROM)-Zellen. Source- und Volumen- bzw. Substrat-Anschlüsse der
EEPROM-Zellen MC0, MCB0 bis MCk, MCBk sind jeweils miteinander verbunden,
so dass die Zellen in einem Löschmodus gleichzeitig
gelöscht
werden. Ein Wortleitungstreiberschaltkreis im Steuerschaltkreis 40 erzeugt
eine Spannung zur Aktivierung der Wortleitung WL abhängig von
Betriebsarten wie Programmieren, Löschen und Auslesen.
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Der
Aufbau einer beispielhaften Realisierung eines solchen Wortleitungstreiberschaltkreises
ist in 9 dargestellt. Der dort gezeigte Wortleitungstreiber 400 umfasst
PMOS-Transistoren 401, 402, 405, 406, 409 und 410,
NMOS-Transistoren 411 und 412, Inverter 403, 404, 407 und 408 sowie
einen Negativspannungs-Pegelschieber 420. Der Wortleitungstreiber 400 stellt
der Wortleitung WL die Versorgungsspannung Vcc für einen Auslesemodus, eine
vom externen Eingangsanschluss gelieferte Spannung für einen
Programmiermodus und eine hohe negative Spannung für einen
Löschmodus
zur Verfügung.
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Wieder
bezugnehmend auf 3 ist der Vergleichsschaltkreis 120 von
einer Anzahl k von Komparatoren 122A bis 122C gebildet,
welche die gespeicherte Adresse des Adressspeicherschaltkreises 118 mit
der externen Adresse vergleichen und selektiv den ersten Knoten
N1 abhängig
vom detektierten Resultat entladen, um festzulegen, ob die Adressen zueinander
identisch sind oder nicht. Die Komparatoren 122A bis 122C,
die jeweils einem Paar komplementärer Datenbits von den Paaren
komplementärer Adressdaten
zugeordnet sind, sind parallel mit dem ersten Knoten N1 verbunden.
Jeder Komparator 122A bis 122C besitzt denselben
Schaltungsaufbau und dieselbe Betriebsweise, wie nachfolgend für einen
beliebigen von diesen unter Bezugnahme auf 5 erläutert.
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Wie
aus 5 ersichtlich, umfasst jeder Komparator 122 Vorladetransistoren 201 und 202,
einen Zwischenspeicherschaltkreis 230, Entladeschaltkreise 240A und 240B sowie
Programmiersteuerschaltkreise 250A und 250B. Der
Zwischenspeicherschaltkreis 230 detektiert Adressdaten,
die in einem Speicherzellenpaar MCBi, MCi gespeichert sind, welche
zu einem Bitleitungspaar BLBi, BLi gehören, und puffert selbige in
einem zweiten bzw. dritten Knoten N2, N3. Die Entladeschaltkreise 240A und 240B entladen
selektiv den ersten Knoten N1 in Abhängigkeit davon, ob die im zweiten
und dritten Knoten N2 und N3 gepufferten Adressdaten identisch zu
einem Paar der komplementären
Adressdaten Ai, nAi sind, die vom Steuerschaltkreis 40 geliefert
werden. Die Programmiersteuerschaltkreise 250A und 250B übertragen
das Paar von Adressdatenbits Ai, nAi in Abhängigkeit von dem vom Steuerschaltkreis 40 gelieferten
Steuersignal PGM zum zweiten bzw. dritten Knoten N2, N3.
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Spezieller
ist jeder der Vorladetransistoren 201 und 202 ein
PMOS-Transistor.
Der PMOS-Transistor 201 besitzt einen Strompfad und eine Gate-Elektrode,
die zwischen der Versorgungsspannung und dem zweiten Knoten N2 vorgesehen
sind. Der PMOS-Transistor 202 besitzt einen Strompfad und
eine Gate-Elektrode, die zwischen der Versorgungsspannung und dem
dritten Knoten N3 vorgesehen sind. Die Gate-Elektroden der PMOS-Transistoren 201 und 202 werden
durch das Vorladungssteuersignal nPRE gesteuert, welches vom Steuerschaltkreis 40 geliefert
wird und mit dem Hochfahren, d. h. mit dem Einschaltvorgang, aktiviert
wird. Nach dem Hochfahren bzw. Einschalten sind somit der zweite und
dritte Knoten N2, N3 auf den Versorgungsspannungspegel vorgeladen.
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Der
Zwischenspeicherschaltkreis 230 umfasst PMOS-Transistoren 203 und 204 sowie NMOS-Transistoren 205 und 206.
Der PMOS-Transistor 203 besitzt einen Strompfad zwischen
der Versorgungsspannung und dem zweiten Knoten N2 und eine mit dem
dritten Knoten N3 gekoppelte Gate-Elektrode. Der PMOS-Transistor 204 besitzt
einen zwischen der Versorgungsspannung und dem dritten Knoten N3
gebildeten Strompfad und eine Gate-Elektrode, die an den zweiten
Knoten N2 angeschlossen ist. Der NMOS-Transistor 205 besitzt
einen zwischen dem zweiten Knoten N2 und der Bitleitung BLBi gebildeten
Strompfad und eine Gate-Elektrode,
die durch das Steuersignal BIAS1 gesteuert wird, das für den Auslesemodus
oder den Programmiermodus aktiviert wird. Der NMOS-Transistor 206 besitzt
einen zwischen dem dritten Knoten N3 und der Bitleitung BLi gebildeten
Strompfad und eine durch das Steuersignal BIAS1 gesteuerte Gate-Elektrode.
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Der
Entladeschaltkreis 240A umfasst einen NMOS-Transistor 207 mit
einer an den zweiten Knoten N2 angeschlossenen Gate-Elektrode und
einen NMOS-Transistor 208 mit einer Gate-Elektrode, die vom
zweiten Adressdatenbit nAi des Adressdatenbitpaars Ai und nAi gesteuert
wird, welches vom Steuerschaltkreis 40 geliefert wird.
Die Strompfade der NMOS-Transistoren 207 und 208 sind
in Reihe zwischen den ersten Knoten N1 und eine Massespannung eingeschleift.
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Der
Entladeschaltkreis 240B umfasst einen NMOS-Transistor 209 mit
einer an den dritten Knoten N3 angeschlossenen Gate-Elektrode und
einen NMOS-Transistor 210 mit einer Gate-Elektrode, die vom
ersten Adressdatenbit Ai gesteuert wird, das komplementär zum zweiten
Adressdatenbit nAi des vom Steuerschaltkreis 40 gelieferten
Adressdatenbitpaares Ai und nAi ist. Die Strompfade der NMOS-Transistoren 209 und 210 sind
in Reihe zwischen den ersten Knoten N1 und die Massespannung eingeschleift.
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Der
Programmiersteuerschaltkreis 250A beinhaltet einen NMOS-Transistor 211 mit
einer Gate-Elektrode, die vom Programmsteuersignal PGM gesteuert
wird, das vom Steuerschaltkreis 40 geliefert wird, und
einen NMOS-Transistor 212 mit einer Gate-Elektrode, die
vom zweiten Adressdatenbit nAi gesteuert wird. Die Strompfade der
NMOS-Transistoren 211 und 212 sind in Reihe zwischen
den zweiten Knoten N2 und die Massespannung eingeschleift.
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Der
Programmiersteuerschaltkreis 250B beinhaltet einen NMOS-Transistor 213 mit
einer Gate-Elektrode, die vom Programmiersteuersignal PGM gesteuert
wird, und einen NMOS-Transistor 214 mit einer Gate-Elektrode, die vom
ersten Adressdatenbit Ai gesteuert wird. Die Strompfade der NMOS-Transistoren 213 und 214 sind
in Reihe zwischen den dritten Knoten und die Massespannung eingeschleift.
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Die
Betriebsweise des Komparators 122 wird nachfolgend unter
Bezugnahme auf die 6A bis 6E erläutert. Die 6A zeigt
ein Ablaufdiagramm, welches den Betrieb des Komparators veranschaulicht,
wenn die EEPROM-Zellen MCi, MCBi bis MCk, MCBk in der Adressspeichereinheit 118 gelöscht werden.
Wie aus 6A in Verbindung mit 5 ersichtlich,
werden nach dem Einschalten, wenn das Vorladungssteuersignal nPRE
auf niedrigen Pegel übergeht,
der zweite und der dritte Knoten N2 und N3 auf den Versorgungsspannungspegel
vorgeladen, siehe die Zeitspannen A1 und A2. Während einer Zeitspanne A3 sind
die Bitleitungen BLBi, BLi potentialmäßig schwebend, da die NMOS-Transistoren 205 und 206 aufgrund
der Tatsache, dass das Steuersignal BIAS1 auf niedrigem Pegel liegt,
sperrend geschaltet sind. Wenn der Steuerschaltkreis 40 eine
hohe negative Spannung VNEG an die Wortleitung WL und eine gegenüber der
Versorgungsspannung Vcc viel höhere
positive Spannung an das Volumen bzw. Substrat BULK anlegt und die
Source-Leitung SL potentialmäßig schwebt,
werden die Speicherzellen MCBi, MCi gelöscht. Wie in 4 dargestellt,
sind die Gate-Elektroden
der EEPROM-Zellen MCi, MCBi bis MCk, MCBk gemeinsam an die einzelne
Wortleitung WL angeschlossen, und deren Source-Elektroden sind an die einzelne Source-Leitung
SL angeschlossen, wodurch die EEPROM-Zellen MCi, MCBi bis MCk, MCBk
beim Löschvorgang
gemeinsam gelöscht
werden.
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6B veranschaulicht
als Ablaufdiagramm den Betrieb des Komparators, wenn die EEPROM-Zellen
MCi, MCBi bis MCk, MCBk programmiert werden. Wie aus 6B in
Verbindung mit 5 ersichtlich, werden der zweite
und dritte Knoten N2, N3 nach dem Einschaltvorgang, wenn das Vorladungssteuersignal
nPRE auf niedrigen Pegel übergeht,
auf die Versorgungsspannung vorgeladen, siehe die Zeitspanne B1.
Während
der Zeitspanne B2 sind die Knoten N2, N3 potentialmäßig schwebend,
wenn das Vorladungssteuersignal nPRE auf hohen Pegel geht. Während der
Zeitspanne B3 werden die Knoten N2, N3 auf hohen bzw. niedrigen
Pegel gepuffert, wenn durch den Steuerschaltkreis 40 in Abhängigkeit
vom Programmiersteuersignal PGM das erste Adressdatenbit Ai auf
hohen und das zweite Adressdatenbit nAi auf niedrigen Pegel gesteuert werden.
Zu diesem Zeitpunkt wird, wenn der Steuerschaltkreis 40 ein
Steuersignal BIAS1 mit einer höheren
Spannung als die Versorgungsspannung an die Gate-Elektroden der
NMOS-Transistoren 205 und 206 und eine hohe Spannung
an die Wortleitung WL anlegt, die Speicherzelle MCBi programmiert,
während
die Speicherzelle MCi im gelöschten
Zustand verbleibt.
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Da
das EEPROM-Zellenpaar MCBi, MCi ein Bit der Adressdaten speichert,
wird zur Programmierung einer Mehrzahl von Adressdatenbits in den Speicherzellen
MC0, MCB0 bis MCk, MCBk eine hohe Stromkapazität benötigt. Wenn daher ein interner
Anhebeschaltkreis verwendet wird, um die für den Programmiervorgang erforderliche
hohe Spannung zu erzeugen, ist die Anzahl an Speicherzellen, die
programmiert werden können,
beschränkt.
Um die Anzahl an Zellen, die programmiert werden können, zu
steigern, wird erfindungsgemäß bevorzugt die
Versorgungsspannung als Programmierspannung herangezogen. In diesem
Fall wird das Hochpegel-Steuersignal BIAS1, das eine gegenüber der
Versorgungsspannung höhere
Spannung aufweist, an die Gate-Elektroden der NMOS-Transistoren 205 und 206 angelegt,
um die Programmierspannung ohne einen Spannungsabfall an die Bitleitungen
BLBi und BLi anzulegen.
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Um
das Leistungsvermögen
weiter zu erhöhen,
ist es bevorzugt, im Vergleich zu anderen Betriebsarten für den Programmiermodus
in einem Wafertestschritt dem Bauelement eine höhere Spannung von außen zuzuführen. Auf
diese Weise wird die Programmierdauer reduziert, da mehrere Zellen gleichzeitig
programmiert werden können.
Im Programmiermodus wird eine von einem externen Anschluss gelieferte
Spannung dazu herangezogen, die Wortleitung WL zu aktivieren. Wenn
folglich mehrere Zellen gleichzeitig programmiert werden, wird der
Pegel der Source-Leitung SL nicht durch einen Programmierüberstrom
angehoben, sondern auf dem Massespannungspegel gehalten. Außerdem kann die
Programmierspannung geeignet gesteuert werden, da die Wortleitungsspannung
schrittweise erhöht
werden kann, wie in 6B gezeigt.
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Die 6C und 6D veranschaulichen
in Ablaufdiagrammen den Betrieb des Komparators 122, wenn
die EEPROM-Zelle MCBi im programmierten Zustand (abgeschaltete Zelle)
und die EEPROM-Zelle MCi im gelöschten
Zustand (angeschaltete Zelle) ist. Zuerst sei angenommen, dass der Steuerschaltkreis 40 Adressdaten
liefert, die einer normalen Zelle im Haupt-Speicherzellenfeld entsprechen,
d. h. das Adressdatenbit nAi liegt auf hohem Pegel, während das
Adressdatenbit Ai auf niedrigem Pegel liegt. Wie aus 6C ersichtlich,
werden der zweite und dritte Knoten N2, N3 beim Einschalten auf den
hohen Pegel vorgeladen, wonach das Vorladungssteuersignal nPRE und
das Steuersignal BIAS1 auf den hohen Pegel übergehen, siehe die Zeitspannen
C1 bzw. C2. Dann gehen die Knoten N2 und N3 gemäß den in den zugehörigen EEPROM-Zellen MCBi, MCi
gespeicherten Datenbits auf hohen bzw. niedrigen Pegel. Wenn das
Adressdatenbit nAi auf hohem und das Adressdatenbit Ai auf niedrigem
Pegel liegen, wird der erste Knoten N1 auf den niedrigen Pegel entladen.
In diesem Fall wählt,
wie in Verbindung mit 3 ersichtlich, ein Haupt-Speicherselektor
eine vorbestimmte Zelle aus, die der externen Adresse ADDRESS im
Haupt-Zellenfeld 20 entspricht, da das über den Zwischenspeicherschaltkreis 128 und
den Inverter 134 bereitgestellte Signal INFO auf niedrigem
Pegel liegt.
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Als
nächstes
sei angenommen, dass der Steuerschaltkreis 40 die zu einer
defekten Zelle im Haupt-Speicherzellenfeld gehörigen Adressdaten zuführt, d.
h. das Adressdatenbit nAi liegt auf niedrigem Pegel, während das
Adressdatenbit Ai auf hohem Pegel liegt. Bezugnehmend auf 6D wird
in diesem Fall, siehe die Zeitspannen D1 bzw. D2, wenn der zweite
und dritte Knoten N2, N3 auf hohen bzw. niedrigen Pegel gepuffert
werden, zwischen dem ersten Knoten N1 und der Massespannung kein
Strompfad gebildet. Als Resultat hiervon behält der erste Knoten N1 den
vorgeladenen Zustand bei. Wie in Verbindung mit 3 ersichtlich,
wählt ein
redundanter Speicherselektor eine vorbestimmte Zelle im redundanten
Speicherzellenfeld aus, da das über
den Zwischenspeicherschaltkreis 128 und den Inverter 123 bereitgestellte
Signal INFO auf hohem Pegel liegt. Der Eingabe/Ausgabe-Decoderblock 60 gibt Auswahlsignale
derart ab, dass einer der Multiplexer im Multiplexerfeld 80 Daten
aus dem redundanten Speicherzellenfeld 33 ausliest bzw.
in selbiges schreibt.
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6E veranschaulicht
als Ablaufdiagramm den Betrieb, wenn der redundante Decoderschaltkreis
nicht von der redundanten Freigabesteuereinheit 110 freigegeben
ist. Wenn sich das von der redundanten Freigabesteuereinheit 110 gelieferte
Freigabesignal ENABLE auf niedrigem Pegel befindet, erzeugt der
Steuerschaltkreis 40 das Steuersignal BIAS1 auf niedrigem
Pegel, während
die anderen Steuersignale auf hohem Pegel bleiben. Als Resultat sind
die Knoten N2 und N3 im Zustand hoher Impedanz, und der erste Knoten
N1 wird durch den Inverter 124 und dem NMOS-Transistor 126 auf
den niedrigen Pegel entladen. In diesem Fall wird im Komparator 122 kein
Strompfad zwischen der Versorgungsspannung und der Massespannung
gebildet, so dass ein unnötiger
Stromverbrauch im Bereitschaftszustand verhindert wird.
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7 veranschaulicht
den Aufbau einer Realisierung der redundanten Freigabesteuereinheit 110,
die in diesem Fall PMOS-Transistoren 301, 302, eine
EEPROM-Zelle EMC, einen NMOS-Transistor 303, einen Zwischenspeicherschaltkreis 304,
ein NAND-Gatter 305 und einen Inverter 306 umfasst. Der
PMOS-Transistor 301 besitzt einen zwischen der Versorgungsspannung
und einem vierten Knoten N4 gebildeten Strompfad sowie eine durch
das Steuersignal nINHIBIT gesteuerte Gate-Elektrode. Der andere
PMOS-Transistor 302 besitzt einen zwischen der Versorgungsspannung
und einem fünften
Knoten N5 gebildeten Strompfad sowie eine durch das Steuersignal
nINHIBIT gesteuerte Gate-Elektrode. Die EEPROM-Zelle EMC speichert
Daten, die anzeigen, ob das normale Speicherzellenfeld eine defekte
Zelle aufweist. Der NMOS-Transistor 303 verbindet selektiv
eine mit der Drain-Elektrode der EEPROM-Zelle EMC verbundene Bitleitung
BL in Reaktion auf das Steuersignal BIAS0 mit dem fünften Knoten
N5. Der Zwischenspeicherschaltkreis 304 besteht aus zwei Invertern
und puffert die in der EEPROM-Zelle EMC gespeicherten Daten mittels
Auslesen in den vierten und fünften
Knoten N4, N5. Die im fünften
Knoten N5 gepufferten Daten werden über das NAND-Gatter 305 und
den Inverter 306 in Abhängigkeit
vom Steuersignal nDISABLE als das Freigabesignal ENABLE bereitgestellt.
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Die
Betriebsweise der redundanten Freigabesteuereinheit 110 wird
nachfolgend unter Bezugnahme auf die 8A bis 8D erläutert. 8A zeigt
ein Ablaufdiagramm von Eingabe/Ausgabe-Signalen, wenn die Speicherzelle
EMC gelöscht
wird. Wie aus 8A in Verbindung mit 3 ersichtlich, gehen
die den Gate-Elektroden der PMOS-Transistoren 301 und 302 zugeführten Steuersignale
nINHIBIT und nINITIAL auf hohen Pegel, wenn von außen eingeschaltet
wird, siehe die Zeitintervalle P1 und P2. Daraufhin wird das Steuersignal
BIAS0 auf niedrigem Pegel gehalten, um zu veranlassen, dass die
Bitleitung BL potentialmäßig schwebt,
und an die Wortleitung WL wird die hohe negative Spannung VNEG angelegt.
An das Substrat BULK wird eine Spannung höher als die Versorgungsspannung
Vcc angelegt. Als Folge hiervon wird die Speicherzelle EMC gelöscht, siehe
die Zeitintervalle P3 und P4.
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8B veranschaulicht
im Ablaufdiagramm die Eingabe/Ausgabe-Signale, wenn die EEPROM-Zelle
EMC programmiert wird. Wenn die Versorgungsspannung angelegt wird,
geht das Steuersignal nINITIAL auf niedrigen Pegel, siehe die Zeitspanne
Q1. Dadurch wird der PMOS-Transistor 301 leitend
geschaltet, und der Knoten N4 wird auf den Versorgungsspannungspegel
vorgeladen. Das Freigabesignal ENABLE geht auf niedrigen Pegel,
wenn das Steuersignal nDISABLE auf niedrigen Pegel geht. Wenn seit
dem Einschaltvorgang eine vorbestimmte Zeitspanne verstrichen ist,
geht das Steuersignal nINITIAL auf hohen Pegel. Das Steuersignal BIAS0
geht auf einen Spannungspegel, der höher als eine Schwellenspannung
VTN des NMOS-Transistors 303 ist, so dass der Knoten N5
in Abhängigkeit von
den in der EEPROM-Zelle EMC gespeicherten Daten auf niedrigen Pegel
geht oder auf hohem Pegel gehalten wird. Hierbei sei angenommen,
dass die in diesem Beispiel verwendete EEPROM-Zelle EMC eine gelöschte Zelle
ist. Der Knoten N5 wird daher während
der Zeitspanne Q2 auf den niedrigen Pegel entladen. Wenn die EEPROM-Zelle
EMC eine programmierte Zelle ist, verbleibt der Knoten N5 auf hohem
Pegel. Der Spannungspegel des Knotens N5 wird durch den Zwischenspeicherschaltkreis 304 gepuffert.
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Während der
Zeitspanne Q3 wird ein Programmiervorgang für die EEPROM-Zelle EMC durchgeführt. Das
Steuersignal nINHIBIT geht vor dem Steuersignal nINITIAL auf niedrigen
Pegel, wodurch es nicht ausgewählte
Zellen davor schützt, durch Änderung
des Pegels des Knotens N5 auf niedrigen Pegel in der nicht ausgewählten redundanten
Freigabeeinheit programmiert zu werden, in welcher der Knoten N5
auf hohen Pegel gepuffert ist. Wenn das Steuersignal nINITIAL dann
auf niedrigen Pegel übergeht,
werden auch die EEPROM-Zellen MC0, MCB0 bis MCk, MCBk im Adressspeicherschaltkreis 118 programmiert.
Während
der Zeitspanne Q3 wird das Steuersignal BIAS0 mit einer gegenüber der
Versorgungsspannung höheren
Spannung an die Gate-Elektrode des NMOS-Transistors 303 angelegt,
und an die Wortleitung WL wird eine hohe externe Spannung angelegt,
um den Programmiervorgang ohne einen Programmierspannungsabfall
durchzuführen,
bis sich eine Zeitspanne Q4 nach abgeschlossener Programmierung
anschließt.
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8C veranschaulicht
ein Ablaufdiagramm mit aufeinanderfolgenden Zeitintervallen R1 und
R2 für
die Eingabe/Ausgabe-Signale der redundanten Freigabesteuereinheit 110,
wenn sich die EEPROM-Zelle EMC nach dem Einschalten im programmierten
Zustand befindet. Wenn das Steuersignal nINITIAL von niedrigem auf
hohen Pegel übergeht,
wird der vorgeladene Knoten N5 auf dem hohen Pegel gehalten. Daher
geht das Freigabesignal ENABLE auf hohen Pegel. In diesem Fall wird
der Adressspeicherblock 50 freigegeben.
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8D veranschaulicht
im Ablaufdiagramm die Eingabe/Ausgabe-Signale der redundanten Freigabesteuereinheit 110,
wenn sie mit der im gelöschten
Zustand befindlichen EEPROM-Zelle EMC eingeschaltet wird. Wenn das
Steuersignal nINITIAL von niedrigem auf hohen Pegel übergeht,
wird der vorgeladene Knoten N5 entladen. Dadurch geht das Freigabesignal
ENABLE auf niedrigen Pegel. In diesem Fall wird der Adressspeicherblock 50 deaktiviert.
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In
diesem Ausführungsbeispiel
speichert der Adressspeicherschaltkreis 118 eine mit einer
defekten Zelle im normalen Zellenfeld 32 verknüpfte Reparaturadresse.
Um mehrere defekte Zellen im normalen Zellenfeld 32 zu
reparieren, können
mehrere der in 3 gezeigten Adressspeicherblöcke 50 verwendet
werden. Wenn in dem Speicherbauelement mehrere Adressspeicherblöcke 50 benutzt
werden, gibt der Eingabe/Ausgabe-Decoderblock 60 Auswahlsignale
derart ab, dass ein Multiplexer, der zu einem aktivierten der Ausgangssignale
von den Adress- speicherblöcken
gehört,
Daten in das redundante Zellenfeld schreibt bzw. aus diesem liest.
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Erfindungsgemäß kann ein
Test eines redundanten Zellenfeldes durchgeführt werden, bevor ein Reparaturvorgang
ausgeführt
wird, indem eine Zellenadresse in der elektrisch lösch- und
programmierbaren Speicherzelle gespeichert wird. Dies kann dadurch
bewirkt werden, dass Adressdaten programmiert werden, die zu einer
normalen Speicherzelle gehören,
auf eine redundante Speicherzelle in Reaktion auf die Adressdaten
zugegriffen wird, mit denen die redundante Speicherzelle getestet
wird, und ein Reparaturvorgang für
das Speicherbauelement durchgeführt
wird, indem die elektrisch lösch-
und programmierbare Speicherzelle neu programmiert wird.
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Des
weiteren lässt
sich, wenn zum Treiben der Wortleitung beim Programmieren der elektrisch lösch- und
programmierbaren Zellen eine externe Spannung verwendet wird, das
Problem von Programmierstörungen
aufgrund einer ansteigenden Spannung auf einer Source-Leitung verringern
bzw. beheben.