DE10201573A1 - Redundanter Decoderschaltkreis, zugehöriges Speicherbauelement sowie Zugriffs- und Testverfahren - Google Patents

Abstract

Die Erfindung bezieht sich auf einen redundanten Decoderschaltkreis, auf ein zugehöriges Speicherbauelement mit Haupt-Speicherzellen und redundanten Speicherzellen sowie auf ein zugehöriges Zugriffsverfahren und Testverfahren. DOLLAR A Erfindungsgemäß beinhaltet der redundante Decoderschaltkreis elektrisch lösch- und programmierbare Mittel (118) zur Speicherung von zu einer defekten Haupt-Speicherzelle gehörigen Adressdaten und Mittel (120) zum Vergleichen der gespeicherten Adressdaten mit einer jeweils extern zugeführten Adresse. Durch einen Multiplexer können wahlweise abhängig vom Vergleichsergebnis jeweils eine Haupt-Speicherzelle oder eine redundante Speicherzelle angesprochen werden. Des weiteren ist ein Testen der redundanten Speicherzellen möglich. DOLLAR A Verwendung zum Beispiel für EEPROM-Bausteine.

Description

Die Erfindung bezieht sich auf einen redundanten Decoderschaltkreis sowie auf ein zugehöriges Speicherbauelement und Zugriffs- und Test­ verfahren.

Fertigungsprozesse für Halbleiterspeicherbauelemente führen manch­ mal zu Bauelementen mit defekten Speicherzellen aufgrund von Parti­ keln, Brücken oder Oxiddefekten. Diese defekten Speicherzellen verrin­ gern die Produktionsausbeute. Eine Technik zur Verbesserung der Pro­ duktionsausbeute besteht darin, defekte Zellen durch Fertigung des Bauelementes mit einem zusätzlich zu einem Haupt-Speicherzellenfeld, vorliegend auch als normales Speicherzellenfeld bezeichnet, vorgese­ henen redundanten Speicherzellenfeld zu reparieren. Wenn im norma­ len Speicherzellenfeld eine defekte Zelle identifiziert wird, wird sie durch eine redundante Speicherzelle aus dem redundanten Speicherzellenfeld ersetzt.

Um eine solche Redundanztechnik zu implementieren, muss die Adres­ se der defekten Speicherzelle, d. h. eine Reparaturadresse, auf dem Bauelement gespeichert werden. Fig. 1 zeigt im Schaltbild eine her­ kömmliche Schaltung zur Speicherung einer Reparaturadresse. Bei die­ ser Schaltung ist ein Reparaturadressen-Speicherblock 1 durch einen Widerstand R1, der zwischen eine Versorgungsspannung Vcc und einen Knoten N0 zwecks Aufladen dieses Knotens eingeschleift ist, Schmelz­ sicherungspaare F0, FB0 bis Fk, FBk, bei denen ein Anschluss jeder Schmelzsicherung mit dem Knoten N0 verbunden ist, Transistorpaare MNO, MNB0 bis MNk, MNBk zum Entladen des Knotens N0, einen Zwi­ schenspeicher L1 und einen Inverter INV1 gebildet.

Jedes Schmelzsicherungspaar F0, FB0 bis Fk, FBk speichert ein Bit der Adresse einer defekten Zelle in einem normalen Speicherzellenfeld. Der Knoten N0 liegt auf hohem Pegel, wenn die in den Schmelzsicherungen gespeicherte Adresse externen Adressdaten A0, nA0 bis Ak, nAk ent­ spricht. Wenn keine Entsprechung der Adressen gegeben ist, ist der Knoten N0 auf niedrigem Pegel entladen. Wenn folglich ein über den Zwischenspeicher L1 bereitgestelltes Signal INFO und der Inverter INV1 auf hohem Pegel liegen, ist die externe Adresse diejenige der defekten Zelle im normalen Speicherzellenfeld.

Der in Fig. 1 veranschaulichte Reparaturadressen-Speicherblock 1 kann nur eine Reparaturadresse speichern. Zur Speicherung mehrerer Repa­ raturadressen werden entsprechend mehrere Reparaturadressen-Spei­ cherblöcke benötigt.

Wie oben erläutert, benutzt der herkömmliche Reparaturadressen-Spei­ cherblock 1 die Schmelzsicherungspaare F0, FB0 bis Fk, FBk, um die Adresse einer defekten Zelle in einem normalen Speicherzellenfeld zu speichern. Schaltkreise, die Schmelzsicherungen verwenden, benötigen jedoch lange Testdauern. Zudem sind bekannte Laserausrüstungen, die zum Durchtrennen von Schmelzsicherungen verwendet werden, nicht nur kostenintensiv, sondern benötigen ebenfalls lange Testdauern, was die Herstellungskosten von Halbleiterspeicherbauelementen erhöht.

Eine weitere Schwierigkeit dieser herkömmlichen Technik besteht darin, dass es nicht möglich ist, das redundante Speicherzellenfeld auf Defekte zu testen. Dies liegt daran, dass Schmelzsicherungen mittels Laserstrahl durchtrennt werden müssen, um auf das redundante Speicherzellenfeld zuzugreifen. Sobald jedoch die Schmelzsicherungen durchtrennt sind, können sie nicht wiederhergestellt werden, so dass das redundante Speicherzellenfeld nicht getestet werden kann. Außerdem erfordern die mittels Laser durchtrennbaren Schmelzsicherungen eine relativ große Fläche des Halbleiterspeicherbauelements, und es können versehentlich Kontaktanschlüsse durchtrennt werden. Dementsprechend ist eine ver­ gleichsweise große Flächenausdehnung für den Gesamtentwurf not­ wendig.

Der Erfindung liegt als technisches Problem die Bereitstellung eines re­ dundanten Decoderschaltkreises sowie eines zugehörigen Speicher­ bauelementes und Zugriffs- und Testverfahren zugrunde, mit denen die oben genannten Schwierigkeiten des Standes der Technik wenigstens teilweise behoben sind und mit denen insbesondere auch ein Testen eines redundanten Speicherzellenfeldes vor einem Reparaturvorgang möglich ist.

Die Erfindung löst dieses Problem durch die Bereitstellung eines redun­ danten Decoderschaltkreises mit den Merkmalen des Anspruchs 1 oder 8, eines Speicherbauelementes mit den Merkmalen des Anspruchs 17, eines Speicherzugriffsverfahrens mit den Merkmalen des Anspruchs 18 und eines Testverfahrens mit den Merkmalen des Anspruchs 19.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfin­ dung sowie das zu deren besserem Verständnis oben erläuterte, her­ kömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen

Fig. 1 ein Schaltbild eines herkömmlichen Reparaturadressen- Speicherblocks,

Fig. 2 ein Blockschaltbild eines erfindungsgemäßen Halbleiterspei­ cherbauelements,

Fig. 3 ein Blockschaltbild einer bevorzugten Realisierung eines in Fig. 2 verwendeten Adressspeicherblocks,

Fig. 4 ein Schaltbild eines in Fig. 3 verwendeten Adressspeicher­ schaltkreises,

Fig. 5 ein Schaltbild einer bevorzugten Realisierung eines erfin­ dungsgemäß verwendeten Komparators,

Fig. 6A bis 6E Ablaufdiagramme des Betriebs des Komparators gemäß den Fig. 3 und 5,

Fig. 7 ein Schaltbild einer erfindungsgemäß verwendeten, redundan­ ten Freigabesteuereinheit,

Fig. 8A bis 8D Ablaufdiagramme zur Veranschaulichung des Betriebs der redundanten Freigabesteuereinheit von Fig. 7 und

Fig. 9 ein Schaltbild eines erfindungsgemäß verwendeten Wortlei­ tungstreiberschaltkreises.

Fig. 2 veranschaulicht ein erfindungsgemäßes Halbleiterspeicherbau­ element mit einem Adresspuffer- und Befehlsregisterblock 10, einem Zeilen- und Spalten-Vordecoderblock 20, nachfolgend als X- und Y-Vor­ decoderblock bezeichnet, einem Speicherkernblock 30, einem Steuer­ schaltkreis 40, einem Adressspeicherblock 50, einem Eingabe/Ausgabe- Decoderblock 60, einem Abtastverstärker- und Schreibtreiberblock 70, einem Multiplexerfeld 80 und einem Dateneingabe-/Datenausgabepuf­ ferblock 90.

Der Adresspuffer- und Befehlsregisterblock 10 empfängt Steuersignale nCEx, nOEx und nWEx sowie eine extern angelegte Adresse. Der X- und Y-Vordecoderblock 20 nimmt eine Vordecodierung einer Adresse aus dem Adresspuffer- und Befehlsregisterblock 10 vor und stellt die vordecodierte Adresse dem Speicherkernblock 30 zur Verfügung. Ein X- Decoder 31 und ein Y-Durchlassgatter 34 im Speicherkernblock 30 wäh­ len Zellen in einem Haupt-Zellenfeld bzw. normalen Zellenfeld 32 und in einem redundanten Speicherzellenfeld 33 in Abhängigkeit von Adress­ signalen aus dem X- und Y-Vordecoderblock 20 aus.

Der Abtastverstärker- und Schreibtreiberblock 70 umfasst Haupt-Abtast­ verstärker und -Schreibtreiber sowie einen redundanten Abtastverstär­ ker und Schreibtreiber. Die Haupt-Abtastverstärker und -Schreibtreiber tasten in den ausgewählten Zellen des normalen Zellenfeldes 32 ge­ speicherte Daten ab und verstärken diese oder schreiben extern zuge­ führte Daten in die ausgewählten Zellen des normalen Zellenfeldes 32. Der redundante Abtastverstärker und Schreibtreiber tastet in einer aus­ gewählten Zelle des redundanten Speicherzellenfeldes 33 gespeicherte Daten ab und verstärkt diese oder schreibt extern zugeführte Daten in die ausgewählte Zelle des redundanten Speicherzellenfeldes 33.

Das Multiplexerfeld 80 umfasst sechzehn Multiplexer, die jeweils einer von sechzehn Datenleitungen zugeordnet sind, welche an einen jeweili­ gen Haupt-Abtastverstärker und -Schreibtreiber angeschlossen sind. Während eines Lesevorgangs empfängt jeder dieser Multiplexer über eine entsprechende Datenleitung ein Datenbit vom zugehörigen Haupt- Abtastverstärker und -Schreibtreiber sowie ein Datenbit vom redundan­ ten Abtastverstärker und Schreibtreiber. Jeder dieser Multiplexer wählt das eine oder das andere der empfangenen Datenbits in Abhängigkeit von einem zugehörigen Auswahlsignal des Eingabe/Ausgabe-Decoder­ blocks 60 aus. Während eines Schreibvorgangs empfängt jeder Multi­ plexer ein zugehöriges Datenbit vom Eingabe/Ausgabe-Pufferblock 90 und überträgt das empfangene Datenbit in Abhängigkeit von einem ent­ sprechenden Auswahlsignal des Eingabe/Ausgabe-Decoderblocks 60 zum betreffenden Haupt- oder redundanten Abtastverstärker und Schreibtreiber.

Der Steuerschaltkreis 40 empfängt Steuersignale POWER_UP, READ, PROGRAM und ERASE, um Signale zu erzeugen, die zur Steuerung des Betriebs des Adressspeicherblocks 50 erforderlich sind. Der Adress­ speicherblock 50 speichert Adressen defekter Zellen im normalen Zellenfeld 32 und vergleicht die gespeicherten Adressen mit einer Adres­ se A[0 : k] und nA[0 : k] vom Adresspuffer- und Befehlsregisterblock 10 unter der Steuerung des Steuerschaltkreises 40. Wenn eine der gespei­ cherten Adressen mit der Adresse A[0 : k] und nA[0 : k] identisch ist, akti­ viert der Adressspeicherblock 50 ein Informationssignal INFO, das an­ zeigt, dass die Adresse identisch mit einer der gespeicherten Adressen ist. Der Eingabe/Ausgabe-Decoderblock 60 antwortet auf das aktivierte Informationssignal INFO vom Adressspeicherblock 50 und gibt Aus­ wahlsignale derart ab, dass einer der Multiplexer im Multiplexerfeld 80 den redundanten Abtastverstärker und Schreibtreiber auswählt, während die anderen Multiplexer die Haupt-Abtastverstärker und -Schreibtreiber auswählen.

Gemäß der oben erläuterten Konfiguration werden Daten, wenn eine extern angelegte Adresse ADDRESS eine normale Zelle im Haupt- Zellenfeld 32 anzeigt, in eine ausgewählte Zelle des Haupt-Zellenfeldes 32 geschrieben bzw. aus dieser gelesen. Andererseits werden Daten, wenn die extern angelegte Adresse eine defekte Zelle im Haupt- Zellenfeld anzeigt, in eine Zelle des redundanten Speicherzellenfeldes 33 geschrieben bzw. aus dieser gelesen.

Fig. 3 zeigt eine bevorzugte Realisierung des Adressspeicherblocks von Fig. 2. Der Adressspeicherblock 50 umfasst in diesem Fall eine redun­ dante Freigabesteuereinheit 110, ein NAND-Gatter 112, einen p-Kanal Metall-Oxid-Halbleiter(MOS)-Transistor 114, einen Adressspeicher­ schaltkreis 118, einen Vergleichsschaltkreis 120, Inverter 124 und 134, einen n-Kanal MOS-Transistor 126 und einen Zwischenspeicherschalt­ kreis 128. Des weiteren ist in Fig. 3 der zugehörige Steuerschaltkreis 40 dargestellt.

Die redundante Freigabesteuereinheit 110 speichert Daten, die anzei­ gen, ob die Adresse einer defekten Zelle im Adressspeicherschaltkreis 118 gespeichert ist, und liefert ein Freigabesignal ENABLE durch Ausle­ sen der gespeicherten Daten in Abhängigkeit von externen Steuersigna­ len nINHIBIT, nINITIAL, nDISABLE und BIAS0. Das NAND-Gatter 112 führt eine NAND-Verknüpfung des von der redundanten Freigabesteu­ ereinheit 110 empfangenen Freigabesignals ENABLE und eines vom Steuerschaltkreis 40 gelieferten Steuersignals SET aus. Der PMOS- Transistor 114 wird, wenn das Ausgangssignal des NAND-Gatters 112 auf niedrigem Pegel liegt, leitend geschaltet, wodurch ein erster Knoten N1 auf eine Versorgungsspannung Vcc vorgeladen wird. Mit anderen Worten wird der erste Knoten N1 vorgeladen, wenn das von der redun­ danten Freigabesteuereinheit 110 gelieferte Freigabesignal ENABLE und das vom Steuerschaltkreis 40 gelieferte Steuersignal SET auf ho­ hem Pegel liegen. Der Zwischenspeicherschaltkreis 128 puffert den Spannungspegel des ersten Knotens N1, und der Inverter 134 invertiert dieses Signal zur Erzeugung des Signals INFO. Das Signal INFO vom Inverter 134 wird dem Eingabe/Ausgabe-Decoderblock 60 von Fig. 2 zugeführt.

Der Steuerschaltkreis 40 erzeugt Steuersignale SET, nPRE, BIAS1, PGM für den Adressspeicherblock 50 in Abhängigkeit von den externen Steuersignalen BIAS0, POWER UP, READ, PROGRAM und ERASE, stellt Spannungen zur Aktivierung einer Wortleitung WL, einer Source- Leitung SL und eines Volumen-Signals BULK im mit ihm verbundenen Adressspeicherschaltkreis 118 zur Verfügung und gibt Originaladressda­ ten A[0 : k] und komplementäre Daten nA[0 : k] von externen Adressdaten ADDRESS[0 : k] ab.

Der detaillierte Schaltungsaufbau einer Realisierung des Adressspei­ cherschaltkreises 118 ist in Fig. 4 dargestellt. In diesem Fall speichert der Adressspeicherschaltkreis 118 ein Paar komplementärer Adressda­ ten, die einer defekten Zelle im normalen Speicherzellenfeld entspre­ chen, und beinhaltet eine Anzahl k von Speicherzellenpaaren MC0, MCB0 bis MCk, MCBk, die an eine einzelne Wortleitung WL und an eine zugehörige Bitleitung einer Anzahl k von Bitleitungspaaren BL0, BLB0 bis BLk, BLBk angeschlossen sind. Die Speicherzellen sind aus lösch­ baren und programmierbaren Zellen gebildet, z. B. aus elektrisch lösch- und programmierbaren Festwertspeicher(EEPROM)-Zellen. Source- und Volumen- bzw. Substrat-Anschlüsse der EEPROM-Zellen MC0, MCB0 bis MCk, MCBk sind jeweils miteinander verbunden, so dass die Zellen in einem Löschmodus gleichzeitig gelöscht werden. Ein Wortleitungs­ treiberschaltkreis im Steuerschaltkreis 40 erzeugt eine Spannung zur Aktivierung der Wortleitung WL abhängig von Betriebsarten wie Pro­ grammieren, Löschen und Auslesen.

Der Aufbau einer beispielhaften Realisierung eines solchen Wortlei­ tungstreiberschaltkreises ist in Fig. 9 dargestellt. Der dort gezeigte Wort­ leitungstreiber 400 umfasst PMOS-Transistoren 401, 402, 405, 406, 409 und 410, NMOS-Transistoren 411 und 412, Inverter 403, 404, 407 und 408 sowie einen Negativspannungs-Pegelschieber 420. Der Wortlei­ tungstreiber 400 stellt der Wortleitung WL die Versorgungsspannung Vcc für einen Auslesemodus, eine vom externen Eingangsanschluss gelieferte Spannung für einen Programmiermodus und eine hohe nega­ tive Spannung für einen Löschmodus zur Verfügung.

Wieder bezugnehmend auf Fig. 3 ist der Vergleichsschaltkreis 120 von einer Anzahl k von Komparatoren 122A bis 122C gebildet, welche die gespeicherte Adresse des Adressspeicherschaltkreises 118 mit der ex­ ternen Adresse vergleichen und selektiv den ersten Knoten N1 abhängig vom detektierten Resultat entladen, um festzulegen, ob die Adressen zueinander identisch sind oder nicht. Die Komparatoren 122A bis 122C, die jeweils einem Paar komplementärer Datenbits von den Paaren kom­ plementärer Adressdaten zugeordnet sind, sind parallel mit dem ersten Knoten N1 verbunden. Jeder Komparator 122A bis 122C besitzt densel­ ben Schaltungsaufbau und dieselbe Betriebsweise, wie nachfolgend für einen beliebigen von diesen unter Bezugnahme auf Fig. 5 erläutert.

Wie aus Fig. 5 ersichtlich, umfasst jeder Komparator 122 Vorladetransis­ toren 201 und 202, einen Zwischenspeicherschaltkreis 230, Entlade­ schaltkreise 240A und 240B sowie Programmiersteuerschaltkreise 250A und 250B. Der Zwischenspeicherschaltkreis 230 detektiert Adressdaten, die in einem Speicherzellenpaar MCBi, MCi gespeichert sind, welche zu einem Bitleitungspaar BLBi, BLi gehören, und puffert selbige in einem zweiten bzw. dritten Knoten N2, N3. Die Entladeschaltkreise 240A und 240B entladen selektiv den ersten Knoten N1 in Abhängigkeit davon, ob die im zweiten und dritten Knoten N2 und N3 gepufferten Adressdaten identisch zu einem Paar der komplementären Adressdaten Ai, nAi sind, die vom Steuerschaltkreis 40 geliefert werden. Die Programmiersteuer­ schaltkreise 250A und 250B übertragen das Paar von Adressdatenbits Ai, nAi in Abhängigkeit von dem vom Steuerschaltkreis 40 gelieferten Steuersignal PGM zum zweiten bzw. dritten Knoten N2, N3.

Spezieller ist jeder der Vorladetransistoren 201 und 202 ein PMOS- Transistor. Der PMOS-Transistor 201 besitzt einen Strompfad und eine Gate-Elektrode, die zwischen der Versorgungsspannung und dem zwei­ ten Knoten N2 vorgesehen sind. Der PMOS-Transistor 202 besitzt ei­ nen Strompfad und eine Gate-Elektrode, die zwischen der Versorgungs­ spannung und dem dritten Knoten N3 vorgesehen sind. Die Gate- Elektroden der PMOS-Transistoren 201 und 202 werden durch das Vor­ ladungssteuersignal nPRE gesteuert, welches vom Steuerschaltkreis 40 geliefert wird und mit dem Hochfahren, d. h. mit dem Einschaltvorgang, aktiviert wird. Nach dem Hochfahren bzw. Einschalten sind somit der zweite und dritte Knoten N2, N3 auf den Versorgungsspannungspegel vorgeladen.

Der Zwischenspeicherschaltkreis 230 umfasst PMOS-Transistoren 203 und 204 sowie NMOS-Transistoren 205 und 206. Der PMOS-Transistor 203 besitzt einen Strompfad zwischen der Versorgungsspannung und dem zweiten Knoten N2 und eine mit dem dritten Knoten N3 gekoppelte Gate-Elektrode. Der PMOS-Transistor 204 besitzt einen zwischen der Versorgungsspannung und dem dritten Knoten N3 gebildeten Strompfad und eine Gate-Elektrode, die an den zweiten Knoten N2 angeschlossen ist. Der NMOS-Transistor 205 besitzt einen zwischen dem zweiten Kno­ ten N2 und der Bitleitung BLBi gebildeten Strompfad und eine Gate- Elektrode, die durch das Steuersignal BIAS1 gesteuert wird, das für den Auslesemodus oder den Programmiermodus aktiviert wird. Der NMOS- Transistor 206 besitzt einen zwischen dem dritten Knoten N3 und der Bitleitung BLi gebildeten Strompfad und eine durch das Steuersignal BIAS1 gesteuerte Gate-Elektrode.

Der Entladeschaltkreis 240A umfasst einen NMOS-Transistor 207 mit einer an den zweiten Knoten N2 angeschlossenen Gate-Elektrode und einen NMOS-Transistor 208 mit einer Gate-Elektrode, die vom zweiten Adressdatenbit nAi des Adressdatenpaars Ai und nAi gesteuert wird, welches vom Steuerschaltkreis 40 geliefert wird. Die Strompfade der NMOS-Transistoren 207 und 208 sind in Reihe zwischen den ersten Knoten N1 und eine Massespannung eingeschleift.

Der Entladeschaltkreis 240B umfasst einen NMOS-Transistor 209 mit einer an den dritten Knoten N3 angeschlossenen Gate-Elektrode und einen NMOS-Transistor 210 mit einer Gate-Elektrode, die vom ersten Adressdatenbit Ai gesteuert wird, das komplementär zum zweiten Ad­ ressdatenbit nAi des vom Steuerschaltkreis 40 gelieferten Adressdaten­ paares Ai und nAi ist. Die Strompfade der NMOS-Transistoren 209 und 210 sind in Reihe zwischen den ersten Knoten N1 und die Massespan­ nung eingeschleift.

Der Programmiersteuerschaltkreis 250A beinhaltet einen NMOS- Transistor 211 mit einer Gate-Elektrode, die vom Programmsteuersignal PGM gesteuert wird, das vom Steuerschaltkreis 40 geliefert wird, und einen NMOS-Transistor 212 mit einer Gate-Elektrode, die vom zweiten Adressdatenbit nAi gesteuert wird. Die Strompfade der NMOS-Transi­ storen 211 und 212 sind in Reihe zwischen den zweiten Knoten N2 und die Massespannung eingeschleift.

Der Programmiersteuerschaltkreis 250B beinhaltet einen NMOS-Tran­ sistor 213 mit einer Gate-Elektrode, die vom Programmiersteuersignal PGM gesteuert wird, und einen NMOS-Transistor 214 mit einer Gate- Elektrode, die vom ersten Adressdatenbit Ai gesteuert wird. Die Strom­ pfade der NMOS-Transistoren 213 und 214 sind in Reihe zwischen den dritten Knoten und die Massespannung eingeschleift.

Die Betriebsweise des Komparators 122 wird nachfolgend unter Bezug­ nahme auf die Fig. 6A bis 6E erläutert. Die Fig. 6A zeigt ein Ablaufdia­ gramm, welches den Betrieb des Komparators veranschaulicht, wenn die EEPROM-Zellen MCi, MCBi bis MCk, MCBk in der Adressspeicher­ einheit 118 gelöscht werden. Wie aus Fig. 6A in Verbindung mit Fig. 5 ersichtlich, werden nach dem Einschalten, wenn das Vorladungssteuer­ signal nPRE auf niedrigen Pegel übergeht, der zweite und der dritte Knoten N2 und N3 auf den Versorgungsspannungspegel vorgeladen, siehe die Zeitspannen A1 und A2. Während einer Zeitspanne A3 sind die Bitleitungen BLBi, BLi potentialmäßig schwebend, da die NMOS- Transistoren 205 und 206 aufgrund der Tatsache, dass das Steuersig­ nal BlAS1 auf niedrigem Pegel liegt, sperrend geschaltet sind. Wenn der Steuerschaltkreis 40 eine hohe negative Spannung VNEG an die Wort­ leitung WL und eine gegenüber der Versorgungsspannung Vcc viel hö­ here positive Spannung an das Volumen bzw. Substrat BULK anlegt und die Source-Leitung SL potentialmäßig schwebt, werden die Speicherzel­ len MCBi, MCi gelöscht. Wie in Fig. 4 dargestellt, sind die Gate- Elektroden der EEPROM-Zellen MCi, MCBi bis MCk, MCBk gemeinsam an die einzelne Wortleitung WL angeschlossen, und deren Source- Elektroden sind an die einzelne Source-Leitung SL angeschlossen, wo­ durch die EEPROM-Zellen MCi, MCBi bis MCk, MCBk beim Löschvor­ gang gemeinsam gelöscht werden.

Fig. 6B veranschaulicht als Ablaufdiagramm den Betrieb des Kompara­ tors, wenn die EEPROM-Zellen MCi, MCBi bis MCk, MCBk program­ miert werden. Wie aus Fig. 6B in Verbindung mit Fig. 5 ersichtlich, wer­ den der zweite und dritte Knoten N2, N3 nach dem Einschaltvorgang, wenn das Vorladungssteuersignal nPRE auf niedrigen Pegel übergeht, auf die Versorgungsspannung vorgeladen, siehe die Zeitspanne B1. Während der Zeitspanne B2 sind die Knoten N2, N3 potentialmäßig schwebend, wenn das Vorladungssteuersignal nPRE auf hohen Pegel geht. Während der Zeitspanne B3 werden die Knoten N2, N3 auf hohen bzw. niedrigen Pegel gepuffert, wenn durch den Steuerschaltkreis 40 in Abhängigkeit vom Programmiersteuersignal PGM das erste Adressda­ tenbit A1 auf hohen und das zweite Adressdatenbit nAi auf niedrigen Pe­ gel gesteuert werden. Zu diesem Zeitpunkt wird, wenn der Steuerschalt­ kreis 40 ein Steuersignal BIAS1 mit einer höheren Spannung als die Versorgungsspannung an die Gate-Elektroden der NMOS-Transistoren 205 und 206 und eine hohe Spannung an die Wortleitung WL anlegt, die Speicherzelle MCBi programmiert, während die Speicherzelle MCi im gelöschten Zustand verbleibt.

Da das EEPROM-Zellenpaar MCBi, MCi ein Bit der Adressdaten spei­ chert, wird zur Programmierung einer Mehrzahl von Adressdatenbits in den Speicherzellen MC0, MCB0 bis MCk, MCBk eine hohe Stromkapa­ zität benötigt. Wenn daher ein interner Anhebeschaltkreis verwendet wird, um die für den Programmiervorgang erforderliche hohe Spannung zu erzeugen, ist die Anzahl an Speicherzellen, die programmiert werden können, beschränkt. Um die Anzahl an Zellen, die programmiert werden können, zu steigern, wird erfindungsgemäß bevorzugt die Versorgungs­ spannung als Programmierspannung herangezogen. In diesem Fall wird das Hochpegel-Steuersignal BIAS1, das eine gegenüber der Versor­ gungsspannung höhere Spannung aufweist, an die Gate-Elektroden der NMOS-Transistoren 205 und 206 angelegt, um die Programmierspan­ nung ohne einen Spannungsabfall an die Bitleitungen BLBi und BLi an­ zulegen.

Um das Leistungsvermögen weiter zu erhöhen, ist es bevorzugt, im Vergleich zu anderen Betriebsarten für den Programmiermodus in einem Wafertestschritt dem Bauelement eine höhere Spannung von außen zu­ zuführen. Auf diese Weise wird die Programmierdauer reduziert, da mehrere Zellen gleichzeitig programmiert werden können. Im Program­ miermodus wird eine von einem externen Anschluss gelieferte Span­ nung dazu herangezogen, die Wortleitung WL zu aktivieren. Wenn folg­ lich mehrere Zellen gleichzeitig programmiert werden, wird der Pegel der Source-Leitung SL nicht durch einen Programmierüberstrom angeho­ ben, sondern auf dem Massespannungspegel gehalten. Außerdem kann die Programmierspannung geeignet gesteuert werden, da die Wortlei­ tungsspannung schrittweise erhöht werden kann, wie in Fig. 6B gezeigt.

Die Fig. 6C und 6D veranschaulichen in Ablaufdiagrammen den Betrieb des Komparators 122, wenn die EEPROM-Zelle MCBi im programmier­ ten Zustand (abgeschaltete Zelle) und die EEPROM-Zelle MCi im ge­ löschten Zustand (angeschaltete Zelle) ist. Zuerst sei angenommen, dass der Steuerschaltkreis 40 Adressdaten liefert, die einer normalen Zelle im Haupt-Speicherzellenfeld entsprechen, d. h. das Adressdatenbit nAi liegt auf hohem Pegel, während das Adressdatenbit Ai auf niedrigem Pegel liegt. Wie aus Fig. 6C ersichtlich, werden der zweite und dritte Knoten N2, N3 beim Einschalten auf den hohen Pegel vorgeladen, wo­ nach das Vorladungssteuersignal nPRE und das Steuersignal BIAS1 auf den hohen Pegel übergehen, siehe die Zeitspannen C1 bzw. C2. Dann gehen die Knoten N2 und N3 gemäß den in den zugehörigen EEPROM- Zeflen MCBi, MCi gespeicherten Datenbits auf hohen bzw. niedrigen Pegel. Wenn das Adressdatenbit nAi auf hohem und das Adressdatenbit Ai auf niedrigem Pegel liegen, wird der erste Knoten N1 auf den niedri­ gen Pegel entladen. In diesem Fall wählt, wie in Verbindung mit Fig. 3 ersichtlich, ein Haupt-Speicherselektor eine vorbestimmte Zelle aus, die der externen Adresse ADDRESS im Haupt-Zellenfeld 20 entspricht, da das über den Zwischenspeicherschaltkreis 128 und den Inverter 134 be­ reitgestellte Signal INFO auf niedrigem Pegel liegt.

Als nächstes sei angenommen, dass der Steuerschaltkreis 40 die zu einer defekten Zelle im Haupt-Speicherzellenfeld gehörigen Adressdaten zuführt, d. h. das Adressdatenbit nAi liegt auf niedrigem Pegel, während das Adressdatenbit Ai auf hohem Pegel liegt. Bezugnehmend auf Fig. 6D wird in diesem Fall, siehe die Zeitspannen D1 bzw. D2, wenn der zweite und dritte Knoten N2, N3 auf hohen bzw. niedrigen Pegel gepuf­ fert werden, zwischen dem ersten Knoten N1 und der Massespannung kein Strompfad gebildet. Als Resultat hiervon behält der erste Knoten N1 den vorgeladenen Zustand bei. Wie in Verbindung mit Fig. 3 ersicht­ lich, wählt ein redundanter Speicherselektor eine vorbestimmte Zelle im redundanten Speicherzellenfeld aus, da das über den Zwischenspei­ cherschaltkreis 128 und den Inverter 123 bereitgestellte Signal INFO auf hohem Pegel liegt. Der Eingabe/Ausgabe-Decoderblock 60 gibt Aus­ wahlsignale derart ab, dass einer der Multiplexer im Multiplexerfeld 80 Daten aus dem redundanten Speicherzellenfeld 33 ausliest bzw. in sel­ biges schreibt.

Fig. 6E veranschaulicht als Ablaufdiagramm den Betrieb, wenn der re­ dundante Decoderschaltkreis nicht von der redundanten Freigabesteu­ ereinheit 110 freigegeben ist. Wenn sich das von der redundanten Frei­ gabesteuereinheit 110 gelieferte Freigabesignal ENABLE auf niedrigem Pegel befindet, erzeugt der Steuerschaltkreis 40 das Steuersignal BIAS1 auf niedrigem Pegel, während die anderen Steuersignale auf hohem Pegel bleiben. Als Resultat sind die Knoten N2 und N3 im Zustand ho­ her Impedanz, und der erste Knoten N1 wird durch den Inverter 124 und dem NMOS-Transistor 126 auf den niedrigen Pegel entladen. In diesem Fall wird im Komparator 122 kein Strompfad zwischen der Versorgungs­ spannung und der Massespannung gebildet, so dass ein unnötiger Stromverbrauch im Bereitschaftszustand verhindert wird.

Fig. 7 veranschaulicht den Aufbau einer Realisierung der redundanten Freigabesteuereinheit 110, die in diesem Fall PMOS-Transistoren 301, 302, eine EEPROM-Zelle EMC, einen NMOS-Transistor 303, einen Zwi­ schenspeicherschaltkreis 304, ein NAND-Gatter 305 und einen Inverter 306 umfasst. Der PMOS-Transistor 301 besitzt einen zwischen der Ver­ sorgungsspannung und einem vierten Knoten N4 gebildeten Strompfad sowie eine durch das Steuersignal nINHIBIT gesteuerte Gate-Elektrode. Der andere PMOS-Transistor 302 besitzt einen zwischen der Versor­ gungsspannung und einem fünften Knoten N5 gebildeten Strompfad sowie eine durch das Steuersignal nINHIBIT gesteuerte Gate-Elektrode. Die EEPROM-Zelle EMC speichert Daten, die anzeigen, ob das normale Speicherzellenfeld eine defekte Zelle aufweist. Der NMOS-Transistor 303 verbindet selektiv eine mit der Drain-Elektrode der EEPROM-Zelle EMC verbundene Bitleitung BL in Reaktion auf das Steuersignal BIAS0 mit dem fünften Knoten N5. Der Zwischenspeicherschaltkreis 304 be­ steht aus zwei Invertern und puffert die in der EEPROM-Zelle EMC ge­ speicherten Daten mittels Auslesen in den vierten und fünften Knoten N4, N5. Die im fünften Knoten N5 gepufferten Daten werden über das NAND-Gatter 305 und den Inverter 306 in Abhängigkeit vom Steuersig­ nal nDISABLE als das Freigabesignal ENABLE bereitgestellt.

Die Betriebsweise der redundanten Freigabesteuereinheit 110 wird nachfolgend unter Bezugnahme auf die Fig. 8A bis 8D erläutert. Fig. 8A zeigt ein Ablaufdiagramm von Eingabe/Ausgabe-Signalen, wenn die Speicherzelle EMC gelöscht wird. Wie aus Fig. 8A in Verbindung mit Fig. 3 ersichtlich, gehen die den Gate-Elektroden der PMOS-Transisto­ ren 301 und 302 zugeführten Steuersignale nINHIBIT und nINITIAL auf hohen Pegel, wenn von außen eingeschaltet wird, siehe die Zeitinterval­ le P1 und P2. Daraufhin wird das Steuersignal BIAS0 auf niedrigem Pe­ gel gehalten, um zu veranlassen, dass die Bitleitung BL potentialmäßig schwebt, und an die Wortleitung WL wird die hohe negative Spannung VNEG angelegt. An das Substrat BULK wird eine Spannung höher als die Versorgungsspannung Vcc angelegt. Als Folge hiervon wird die Speicherzelle EMC gelöscht, siehe die Zeitintervalle P3 und P4.

Fig. 8B veranschaulicht im Ablaufdiagramm die Eingabe/Ausgabe-Sig­ nale, wenn die EEPROM-Zelle EMC programmiert wird. Wenn die Ver­ sorgungsspannung angelegt wird, geht das Steuersignal nINITIAL auf niedrigen Pegel, siehe die Zeitspanne Q1. Dadurch wird der PMOS- Transistor 301 leitend geschaltet, und der Knoten N4 wird auf den Ver­ sorgungsspannungspegel vorgeladen. Das Freigabesignal ENABLE geht auf niedrigen Pegel, wenn das Steuersignal nDISABLE auf niedri­ gen Pegel geht. Wenn seit dem Einschaltvorgang eine vorbestimmte Zeitspanne verstrichen ist, geht das Steuersignal nINITIAL auf hohen Pegel. Das Steuersignal BIAS0 geht auf einen Spannungspegel, der hö­ her als eine Schwellenspannung VTN des NMOS-Transistors 303 ist, so dass der Knoten N5 in Abhängigkeit von den in der EEPROM-Zelle EMC gespeicherten Daten auf niedrigen Pegel geht oder auf hohem Pegel gehalten wird. Hierbei sei angenommen, dass die in diesem Beispiel verwendete EEPROM-Zelle EMC eine gelöschte Zelle ist. Der Knoten N5 wird daher während der Zeitspanne Q2 auf den niedrigen Pegel ent­ laden. Wenn die EEPROM-Zelle EMC eine programmierte Zelle ist, ver­ bleibt der Knoten N5 auf hohem Pegel. Der Spannungspegel des Kno­ tens N5 wird durch den Zwischenspeicherschaltkreis 304 gepuffert.

Während der Zeitspanne Q3 wird ein Programmiervorgang für die EEPROM-Zelle EMC durchgeführt. Das Steuersignal nINHIBIT geht vor dem Steuersignal nINITIAL auf niedrigen Pegel, wodurch es nicht aus­ gewählte Zellen davor schützt, durch Änderung des Pegels des Knotens N5 auf niedrigen Pegel in der nicht ausgewählten redundanten Freiga­ beeinheit programmiert zu werden, in welcher der Knoten N5 auf hohen Pegel gepuffert ist. Wenn das Steuersignal nINITIAL dann auf niedrigen Pegel übergeht, werden auch die EEPROM-Zellen MC0, MCB0 bis MCk, MCBk im Adressspeicherschaltkreis 118 programmiert. Während der Zeitspanne Q3 wird das Steuersignal BIAS0 mit einer gegenüber der Versorgungsspannung höheren Spannung an die Gate-Elektrode des NMOS-Transistors 303 angelegt, und an die Wortleitung WL wird eine hohe externe Spannung angelegt, um den Programmiervorgang ohne einen Programmierspannungsabfall durchzuführen, bis sich eine Zeitspanne Q4 nach abgeschlossener Programmierung anschließt.

Fig. 8C veranschaulicht ein Ablaufdiagramm mit aufeinanderfolgenden Zeitintervallen R1 und R2 für die Eingabe/Ausgabe-Signale der redun­ danten Freigabesteuereinheit 110, wenn sich die EEPROM-Zelle EMC nach dem Einschalten im programmierten Zustand befindet. Wenn das Steuersignal nINITIAL von niedrigem auf hohen Pegel übergeht, wird der vorgeladene Knoten N5 auf dem hohen Pegel gehalten. Daher geht das Freigabesignal ENABLE auf hohen Pegel. In diesem Fall wird der Adressspeicherblock 50 freigegeben.

Fig. 8D veranschaulicht im Ablaufdiagramm die Eingabe/Ausgabe-Sig­ nale der redundanten Freigabesteuereinheit 110, wenn sie mit der im gelöschten Zustand befindlichen EEPROM-Zelle EMC eingeschaltet wird. Wenn das Steuersignal nINITIAL von niedrigem auf hohen Pegel übergeht, wird der vorgeladene Knoten N5 entladen. Dadurch geht das Freigabesignal ENABLE auf niedrigen Pegel. In diesem Fall wird der Ad­ ressspeicherblock 50 deaktiviert.

In diesem Ausführungsbeispiel speichert der Adressspeicherschaltkreis 118 eine mit einer defekten Zelle im normalen Zellenfeld 32 verknüpfte Reparaturadresse. Um mehrere defekte Zellen im normalen Zellenfeld 32 zu reparieren, können mehrere der in Fig. 3 gezeigten Adressspei­ cherblöcke 50 verwendet werden. Wenn in dem Speicherbauelement mehrere Adressspeicherblöcke 50 benutzt werden, gibt der Einga­ be/Ausgabe-Decoderblock 60 Auswahlsignale derart ab, dass ein Multi­ plexer, der zu einem aktivierten von den Ausgangssignalen der Adress­ speicherblöcke gehört, Daten in das redundante Zellenfeld schreibt bzw. aus diesem liest.

Erfindungsgemäß kann ein Test eines redundanten Zellenfeldes durch­ geführt werden, bevor ein Reparaturvorgang ausgeführt wird, indem ei­ ne Zellenadresse in der elektrisch lösch- und programmierbaren Spei­ cherzelle gespeichert wird. Dies kann dadurch bewirkt werden, dass Ad­ ressdaten programmiert werden, die zu einer normalen Speicherzelle gehören, auf eine redundante Speicherzelle in Reaktion auf die Adress­ daten zugegriffen wird, mit denen die redundante Speicherzelle getestet wird, und ein Reparaturvorgang für das Speicherbauelement durchge­ führt wird, indem die elektrisch lösch- und programmierbare Speicherzel­ le neu programmiert wird.

Des weiteren lässt sich, wenn zum Treiben der Wortleitung beim Pro­ grammieren der elektrisch lösch- und programmierbaren Zellen eine externe Spannung verwendet wird, das Problem von Programmierstö­ rungen aufgrund einer ansteigenden Spannung auf einer Source-Leitung verringern bzw. beheben.

Claims (20)

1. Redundanter Decoderschaltkreis für ein Speicherbauelement mit Haupt-Speicherzellen und redundanten Speicherzellen, gekennzeichnet durch
Mittel (118) zum Speichern von Adressdaten, die zu einer defek­ ten Haupt-Speicherzelle gehören, wobei die Adressspeichermittel elekt­ risch lösch- und programmierbar sind, und
Mittel (120) zum Vergleichen der Adressdaten mit einer jeweils extern zugeführten Adresse.

2. Redundanter Decoderschaltkreis nach Anspruch 1, weiter ge­ kennzeichnet durch Mittel zur Aktivierung und Deaktivierung des Deco­ derschaltkreises in Abhängigkeit davon, ob irgendeine der Haupt-Spei­ cherzellen defekt ist.

3. Redundanter Decoderschaltkreis nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Adressdatenspeichermittel einen Ad­ ressspeicherschaltkreis (118) mit mehreren elektrisch lösch- und pro­ grammierbaren Speicherzellen beinhalten, die zum Speichern von zu einer jeweiligen defekten Zelle gehörigen Adressdaten angeordnet sind, und die Vergleichsmittel einen Vergleichsschaltkreis (120) beinhalten, der mit dem Adressspeicherschaltkreis gekoppelt und dazu eingerichtet ist, ein Informationssignal (INFO) in Abhängigkeit von den Adressdaten und der jeweils extern zugeführten Adresse zu erzeugen.

4. Redundanter Decoderschaltkreis nach Anspruch 3, weiter da­ durch gekennzeichnet, dass
die elektrisch lösch- und programmierbaren Speicherzellen zum Ansteuern mehrerer Bitleitungspaare in Reaktion auf eine Wortleitung angeordnet sind und
der Vergleichsschaltkreis mehrere Komparatoren umfasst, von denen jeder einen ersten Eingang zum Empfangen eines Bits der extern zugeführten Adresse, einen zweiten Eingang, der mit dem Adressspei­ cherschaltkreis gekoppelt ist, um ein zugehöriges Bit der zur jeweils de­ fekten Zelle gehörigen Adressdaten zu empfangen, und einen mit einem gemeinsamen Knoten gekoppelten Ausgang aufweist.

5. Redundanter Decoderschaltkreis nach Anspruch 4, weiter ge­ kennzeichnet durch einen Vorladungsschaltkreis, der mit dem gemein­ samen Knoten gekoppelt ist.

6. Redundanter Decoderschaltkreis nach einem der Ansprüche 2 bis 6, weiter dadurch gekennzeichnet, dass die Mittel zur Aktivierung und Deaktivierung des redundanten Decoderschaltkreises eine redun­ dante Freigabesteuereinheit (110) beinhalten.

7. Redundanter Decoderschaltkreis nach Anspruch 6, weiter da­ durch gekennzeichnet, dass die redundante Freigabesteuereinheit eine elektrisch lösch- und programmierbare Speicherzelle beinhaltet.

8. Redundanter Decoderschaltkreis, gekennzeichnet durch folgen­ de Elemente:
ein Speicherzellenfeld mit mehreren elektrisch lösch- und pro­ grammierbaren Speicherzellen (MC0, MCB0 bis MCk, MCBk), von de­ nen jede mit einer einzelnen Wortleitung (WL) und einer zugehörigen von mehreren Bitleitungen (BL0, BLB0 bis BLk, BLBk) verbunden ist, um Paare komplementärer Adressdaten zu speichern, die zu einer jeweili­ gen defekten Zelle in einem Haupt-Speicherzellenfeld (32) gehören,
einen Wortleitungstreiber (400) zur Erzeugung von Signalen für die Aktivierung der Wortleitung in einem Auslese-, Lösch- und/oder Pro­ grammiermodus,
einen Vorladungsschaltkreis (110, 112, 114) zum Vorladen eines ersten Knotens (N1),
einen Ausgangsschaltkreis (128) zum Erzeugen eines Informati­ onssignals (INFO) durch Zwischenspeichern eines Spannungspegels des ersten Knotens und
parallel an den ersten Knoten angekoppelte Vergleichseinheiten (122A, 122B, 122C), von denen jede einem Paar der komplementären Adressdaten zugeordnet ist und folgende Elemente enthält:

• a) einen Zwischenspeicherschaltkreis (230) zum Abtasten der in den elektrisch lösch- und programmierbaren Speicherzellen gespeicherten Adressdatenbits und Zwischenspeichern derselben in einem zweiten Knoten (N2) und einem dritten Knoten (N3),
• b) einen Entladeschaltkreis (240A, 240B) zum selektiven Entladen des ersten Knotens in Abhängigkeit von den im zweiten und dritten Knoten zwischengespeicherten Adressdatenbits und einem Paar von extern zugeführten, komplementären Adressdatenbits und
• c) einen Programmiersteuerschaltkreis (250A, 250B) zum Übertragen des Paares externer Adressdatenbits zum zweiten und dritten Knoten in Reaktion auf ein erstes Steuersigna) (PGM).

9. Redundanter Decoderschaltkreis nach Anspruch 8, weiter da­ durch gekennzeichnet, dass die Speicherzellen elektrisch lösch- und programmierbare Festwertspeicher(EEPROM)-Zellen sind.

10. Redundanter Decoderschaltkreis nach Anspruch 8 oder 9, weiter gekennzeichnet durch einen Sub-Vorladungsschaltkreis (201, 202) zum Vorladen des zweiten und dritten Knotens in Reaktion auf ein zweites Steuersignal (nPRE), das aktiviert wird, wenn der Schaltkreis angeschal­ tet wird.

11. Redundanter Decoderschaltkreis nach Anspruch 10, weiter da­ durch gekennzeichnet, dass der Sub-Vorladungsschaltkreis folgende Elemente enthält:
einen ersten Transistor (201) mit einem Strompfad, der zwischen eine Versorgungsspannung und den zweiten Knoten eingeschleift ist, und mit einer vom zweiten Steuersignal gesteuerten Gate-Elektrode und
einen zweiten Transistor (202) mit einem Strompfad, der zwi­ schen die Versorgungsspannung und den dritten Knoten eingeschleift ist, und einer vom zweiten Steuersignal gesteuerten Gate-Elektrode.

12. Redundanter Decoderschaltkreis nach einem der Ansprüche 8 bis 11, weiter dadurch gekennzeichnet, dass der jeweilige Zwischen­ speicherschaltkreis (230) folgende Elemente umfasst:
einen dritten Transistor (203) mit einem Strompfad, der zwischen eine Versorgungsspannung und den zweiten Knoten eingeschleift ist, und einer mit dem dritten Knoten verbundenen Gate-Elektrode,
einen vierten Transistor (204) mit einem Strompfad, der zwi­ schen die Versorgungsspannung und den dritten Knoten eingeschleift ist, und einer mit dem zweiten Knoten verbundenen Gate-Elektrode,
einen fünften Transistor (205) mit einem Strompfad, der zwi­ schen den zweiten Knoten und eine erste Bitleitung (BLBi) des jeweili­ gen Bitleitungspaares eingeschleift ist, und einer Gate-Elektrode, die durch ein drittes Steuersignal (BIAS1) gesteuert wird, das während ei­ nes Auslese- oder eines Programmiermodus aktiviert wird, und
einen sechsten Transistor (206) mit einem Strompfad, der zwi­ schen den dritten Knoten und die zweite Bitleitung (BLi) des jeweiligen Bitleitungspaares eingeschleift ist, und einer vom dritten Steuersignal gesteuerten Gate-Elektrode.

13. Redundanter Decoderschaltkreis nach einem der Ansprüche 8 bis 12, weiter dadurch gekennzeichnet, dass der jeweilige Entlade­ schaltkreis (240A, 240B) folgende Elemente enthält:
einen siebten Transistor (207) mit einer an den zweiten Knoten gekoppelten Gate-Elektrode,
einen achten Transistor (208) mit einer Gate-Elektrode, die durch ein zu einem ersten Adressdatenwert (nAi) eines Paares externer Adressdaten gehöriges Bit gesteuert wird,
einen neunten Transistor (209) mit einer Gate-Elektrode, die mit dem dritten Knoten verbunden ist, und
einen zehnten Transistor (210) mit einer Gate-Elektrode, die von einem Bit gesteuert wird, das zu einem zum ersten Adressdatenwert des Paares externer Adressdaten komplementären zweiten Adressdatenwert (Ai) gehört,
wobei der siebte und achte Transistor Strompfade aufweisen, die in Reihe zwischen den ersten Knoten und eine Massespannung einge­ schleift sind, und der neunte und zehnte Transistor Strompfade aufwei­ sen, die in Reihe zwischen den ersten Knoten und die Massespannung eingeschleift sind.

14. Redundanter Decoderschaltkreis nach einem der Ansprüche 8 bis 13, weiter dadurch gekennzeichnet, dass der jeweilige Programmier­ steuerschaltkreis (250A, 250B) folgende Elemente enthält:
einen elften Transistor (211) mit einer vom ersten Steuersignal gesteuerten Gate-Elektrode,
einen zwölften Transistor (212) mit einer Gate-Elektrode, die von dem zum ersten Adressdatenwert gehörigen Bit gesteuert wird,
einen dreizehnten Transistor (213) mit einer vom ersten Steuer­ signal gesteuerten Gate-Elektrode und
einen vierzehnten Transistor (214) mit einer Gate-Elektrode, die von dem zum zweiten Adressdatenwert gehörigen Bit gesteuert wird,
wobei der elfte und zwölfte Transistor Strompfade aufweisen, die in Reihe zwischen den zweiten Knoten und die Massespannung einge­ schleift sind, und der dreizehnte und vierzehnte Transistor Strompfade aufweisen, die in Reihe zwischen den dritten Knoten und die Masse­ spannung eingeschleift sind.

15. Redundanter Decoderschaltkreis nach einem der Ansprüche 8 bis 14, weiter dadurch gekennzeichnet, dass der Vorladungsschaltkreis folgende Elemente enthält:
eine Freigabesteuereinheit (110) zur Erzeugung eines Freigabe­ signals (ENABLE) zur Aktivierung des redundanten Decoderschaltkrei­ ses und
einen Transistor (114) mit einem Strompfad, der zwischen die Versorgungsspannung (Vcc) und den ersten Knoten (N1) eingeschleift ist, und einer vom Freigabesignal gesteuerten Gate-Elektrode.

16. Redundanter Decoderschaltkreis nach Anspruch 15, weiter da­ durch gekennzeichnet, dass die Freigabesteuereinheit (110) folgende Elemente enthält:
eine Freigabe-Speicherzelle (EMC) zum Speichern von Daten, die anzeigen, ob der redundante Decoderschaltkreis aktiviert ist oder nicht,
einen fünfzehnten Transistor (301) mit einem Strompfad, der zwischen die Versorgungsspannung und einen vierten Knoten (N4) ein­ geschleift ist, und mit einer durch ein viertes Steuersignal (nINHIBIT) gesteuerten Gate-Elektrode,
einen sechzehnten Transistor (302) mit einem Strompfad, der zwischen die Versorgungsspannung und einen fünften Knoten (N5) ein­ geschleift ist, und einer von einem fünften Steuersignal (nINITIAL) ge­ steuerten Gate-Elektrode,
einen Freigabedaten-Zwischenspeicherschaltkreis (304) zum Zwischenspeichern der in der Freigabe-Speicherzelle im fünften Knoten gespeicherten Daten und
einen Freigabesignal-Ausgangsschaltkreis (305, 306) zur Bereit­ stellung der zwischengespeicherten Daten des fünften Knotens als das Freigabesignal (ENABLE) in Reaktion auf ein sechstes Steuersignal (nDISABLE).

17. Speicherbauelement mit
einem Speicherkern (30) mit Haupt-Speicherzellen (32) und re­ dundanten Speicherzellen (33), gekennzeichnet durch
einen mit dem Speicherkern (30) gekoppelten Multiplexer (80), der zum Auswählen von Signalen entweder von Haupt-Speicherzellen oder redundanten Speicherzellen in Abhängigkeit von einem Auswahl­ signal eingerichtet ist, und
einen Adressspeicherblock (50), der zur Adressenspeicherung einer jeweils defekten Speicherzelle und zur Erzeugung eines Informati­ onssignals (INFO) für die Generierung des Auswahlsignals eingerichtet ist und elektrisch lösch- und programmierbare Speicherzellen beinhaltet, die zur Speicherung der jeweiligen Adresse einer defekten Speicherzelle eingerichtet sind.

18. Verfahren zum Zugreifen auf einen Speicherkern (30) mit einem Haupt-Speicherzellenfeld (32) und einem redundanten Speicherzellen­ feld (33), gekennzeichnet durch folgende Schritte:

• - Speichern von zu einer jeweiligen defekten Speicherzelle gehö­ rigen Adressdaten in einem elektrisch lösch- und programmierbaren Speicher,
• - Vergleichen der gespeicherten Adressdaten mit einer extern zu­ geführten Adresse und Erzeugen eines zugehörigen Informationssignals und
• - Auswählen entweder einer Haupt-Speicherzelle oder einer re­ dundanten Speicherzelle in Abhängigkeit vom Informationssignal.

19. Verfahren zum Testen eines Speicherbauelementes mit Haupt- Speicherzellen und redundanten Speicherzellen, gekennzeichnet durch folgende Schritte:

• - Programmieren von zu einer Haupt-Speicherzelle gehörigen Ad­ ressdaten in einer elektrisch lösch- und programmierbaren Speicherzel­ le,
• - Zugreifen auf eine redundante Speicherzelle in Abhängigkeit von den Adressdaten,
• - Testen der redundanten Speicherzelle und
• - Durchführen eines Reparaturvorgangs für das Speicherbauele­ ment.

20. Testverfahren nach Anspruch 19, weiter dadurch gekennzeich­ net, dass die Durchführung eines Reparaturvorgangs eine Neupro­ grammierung der elektrisch lösch- und programmierbaren Speicherzelle umfasst.