DE102005017012A1 - NOR-Flashspeicherbauelement, zugehöriges Speichersystem und Programmierverfahren - Google Patents

NOR-Flashspeicherbauelement, zugehöriges Speichersystem und Programmierverfahren Download PDF

Info

Publication number
DE102005017012A1
DE102005017012A1 DE102005017012A DE102005017012A DE102005017012A1 DE 102005017012 A1 DE102005017012 A1 DE 102005017012A1 DE 102005017012 A DE102005017012 A DE 102005017012A DE 102005017012 A DE102005017012 A DE 102005017012A DE 102005017012 A1 DE102005017012 A1 DE 102005017012A1
Authority
DE
Germany
Prior art keywords
programming
data bits
flash memory
memory device
bit lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102005017012A
Other languages
English (en)
Other versions
DE102005017012B4 (de
Inventor
Jae-Yong Jeong
Heung-Soo Lim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102005017012A1 publication Critical patent/DE102005017012A1/de
Application granted granted Critical
Publication of DE102005017012B4 publication Critical patent/DE102005017012B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • A—HUMAN NECESSITIES
    • A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
    • A01G—HORTICULTURE; CULTIVATION OF VEGETABLES, FLOWERS, RICE, FRUIT, VINES, HOPS OR SEAWEED; FORESTRY; WATERING
    • A01G9/00—Cultivation in receptacles, forcing-frames or greenhouses; Edging for beds, lawn or the like
    • A01G9/02—Receptacles, e.g. flower-pots or boxes; Glasses for cultivating flowers
    • A01G9/022—Pots for vertical horticulture
    • A01G9/023—Multi-tiered planters
    • A—HUMAN NECESSITIES
    • A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
    • A01G—HORTICULTURE; CULTIVATION OF VEGETABLES, FLOWERS, RICE, FRUIT, VINES, HOPS OR SEAWEED; FORESTRY; WATERING
    • A01G27/00—Self-acting watering devices, e.g. for flower-pots
    • A01G27/005—Reservoirs connected to flower-pots through conduits
    • A—HUMAN NECESSITIES
    • A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
    • A01G—HORTICULTURE; CULTIVATION OF VEGETABLES, FLOWERS, RICE, FRUIT, VINES, HOPS OR SEAWEED; FORESTRY; WATERING
    • A01G9/00—Cultivation in receptacles, forcing-frames or greenhouses; Edging for beds, lawn or the like
    • A01G9/02—Receptacles, e.g. flower-pots or boxes; Glasses for cultivating flowers
    • A01G9/022—Pots for vertical horticulture
    • A01G9/024—Hanging flower pots and baskets
    • A—HUMAN NECESSITIES
    • A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
    • A01G—HORTICULTURE; CULTIVATION OF VEGETABLES, FLOWERS, RICE, FRUIT, VINES, HOPS OR SEAWEED; FORESTRY; WATERING
    • A01G9/00—Cultivation in receptacles, forcing-frames or greenhouses; Edging for beds, lawn or the like
    • A01G9/02—Receptacles, e.g. flower-pots or boxes; Glasses for cultivating flowers
    • A01G9/028—Multi-compartmented pots
    • A—HUMAN NECESSITIES
    • A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
    • A01G—HORTICULTURE; CULTIVATION OF VEGETABLES, FLOWERS, RICE, FRUIT, VINES, HOPS OR SEAWEED; FORESTRY; WATERING
    • A01G9/00—Cultivation in receptacles, forcing-frames or greenhouses; Edging for beds, lawn or the like
    • A01G9/04—Flower-pot saucers
    • A01G9/042—Combinations of a saucer and a flower pot attached together
    • A—HUMAN NECESSITIES
    • A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
    • A01G—HORTICULTURE; CULTIVATION OF VEGETABLES, FLOWERS, RICE, FRUIT, VINES, HOPS OR SEAWEED; FORESTRY; WATERING
    • A01G9/00—Cultivation in receptacles, forcing-frames or greenhouses; Edging for beds, lawn or the like
    • A01G9/12—Supports for plants; Trellis for strawberries or the like
    • A01G9/122—Stakes
    • A01G9/124—Means for holding stakes upright in, on, or beside pots
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G7/00—Flower holders or the like
    • A47G7/02—Devices for supporting flower-pots or cut flowers
    • A47G7/04—Flower tables; Stands or hangers, e.g. baskets, for flowers
    • A47G7/041—Flower tables or stands
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Environmental Sciences (AREA)
  • Water Supply & Treatment (AREA)
  • Read Only Memory (AREA)

Abstract

Die Erfindung bezieht sich auf ein NOR-Flashspeicherbauelement mit einem Speicherzellenfeld (10), welches Bänke (BK1 bis BKn) umfasst, die aus Sektoren (SC1 bis SCm) aufgebaut sind, wobei jeder Sektor (SC1 bis SCm) Speicherzellen umfasst, welche mit Wortleitungen und Bitleitungen (BL1i bis BLni) gekoppelt sind, und mit einer Zeilenauswahlschaltung (40), welche in Reaktion auf eine Zeilenadresse (XA) eine der Wortleitungen in jeder Bank (BK1 bis BKn) bestimmt, auf ein zugehöriges Speichersystem und auf ein zugehöriges Programmierverfahren für ein NOR-Flashspeicherbauelement. DOLLAR A Erfindungsgemäß sind eine Spaltenauswahlschaltung (50), welche in Reaktion auf eine Spaltenadresse (YA) Bitleitungen in Einheiten einer vorbestimmten Anzahl in jeder Bank (BK1 bis BKn) bestimmt, ein Dateneingabepuffer (20), welcher Programmierdatenbits in Einheiten der vorbestimmten Anzahl oder weniger empfängt und hält, und ein Programmiertreiber (30) vorhanden, welcher in Reaktion auf die Programmierdatenbits, die im Dateneingabepuffer (20) gehalten werden, gleichzeitig eine Programmierspannung (VPP) an die bestimmten Bitleitungen anlegt. DOLLAR A Verwendung in der NOR-Flashspeichertechnologie.

Description

  • Die Erfindung betrifft ein NOR-Flashspeicherbaueiement, ein zugehöriges Speichersystem und ein Programmierverfahren für ein NOR-Flashspeicherbauelement.
  • Flashspeicherbauelemente werden in der Regel in NAND- und NOR-Typen klassifiziert. Ein NAND-Flashspeicherbauelement weist eine Kettenstruktur auf, in welcher eine Mehrzahl von in Reihe geschalteten Speicherzellen mit einer einzelnen Bitleitung verbunden ist. Anderseits ist ein NOR-Flashspeicherbauelement aus einer Mehrzahl von Speicherzellen aufgebaut, welche parallel mit einer einzelnen Bitleitung verbunden sind.
  • 1 zeigt eine Schnittdarstellung einer Speicherzelle in einem Flashspeicherbauelement. Wie aus 1 ersichtlich ist, ist die Flashspeicherzelle aus einem Sourcebereich 3 und einem Drainbereich 4, welche in einem Substrat 9 vom p-leitenden Typ ausgebildet sind, einem floatenden Gate 6, welches unter Zwischenschaltung einer dünnen Isolations schicht 5 mit einer Dicke von weniger als 10nm über einem Kanalbereich ausgebildet ist, und einem Steuergate 8 aufgebaut, welches unter Zwischenschaltung einer Isolationsschicht 7, z.B. einer ONO-Schicht, über dem floatenden Gate 6 ausgebildet ist. Wie aus 1 weiter ersichtlich ist, ist der Sourcebereich 3 mit einer Spannung Vs, der Drainbereich 4 mit einer Spannung Vd, das Steuergate 8 mit einer Spannung Vg und das Substrat 9 mit einer Spannung Vb verbunden.
  • 2 veranschaulicht eine Zellenvorspannungsbedingung beim Programmieren einer Speicherzelle eines NOR-Flashspeicherbauelements. Während eines Programmiervorgangs sind der Sourcebereich 3 und das Substrat 9 mit Masse verbunden. Das Steuergate 8 ist mit einer höheren Spannung von ungefähr 8V verbunden, während der Drainbereich 4 mit einer Spannung von ungefähr 5V verbunden ist. Wie aus dem linken Teilbild (a) ersichtlich ist, werden durch diese Vorspannungsbedingung Elektronen aus einem zum Drainbereich 4 benachbarten Kanal in das floatende Gate 6 injiziert. Ein solcher Mechanismus, welcher auch als Injektion heißer Elektronen bezeichnet wird, programmiert eine Speicherzelle auf eine vom Verfahren des F-N-Tunnelns (Fouler-Nordheim-Tunneln) verschiedene Art. Bei dem Programmiervorgang wird das floatende Gate 6 auf ein negatives Potential gesetzt, welches eine Erhöhung der Schwellwertspannung der Speicherzelle während eines Lesevorgangs bewirkt. Eine Speicherzelle in diesem Zustand wird als „Aus-Zelle" bezeichnet.
  • Wie aus dem rechten Teilbild (b) ersichtlich ist, fließt während eines Programmiervorgangs allgemein ein Zellenstrom von ungefähr 200μA vom Drainbereich 4 über den Kanalbereich zum mit Masse verbundenen Sourcebereich 3, wenn eine Spannung von ungefähr 5V an den Drainbereich 4 einer Speicherzelle angelegt wird. Eine gleichzeitige Programmierung von Datenbits einer Byte-/Worteinheit erfordert beispiels weise einen Strom von maximal 1,6mA = 200μA·8 für eine Byteeinheit einen Strom von maximal 3,2mA = 200μA·16 eine Worteinheit.
  • Daher muss ein NOR-Flashspeicherbauelement während eines Programmiervorgangs einen durch die Speicherzelle fließenden Zellenstrom und eine Spannung von ungefähr 5V für eine Bitleitung zur Verfügung stellen. Aus diesem Grund weisen NOR-Fiashspeicherbauelemente in der Regel eine interne Ladungspumpenschaltung auf. Es ist jedoch unvermeidbar, dass nur eine begrenzte Anzahl von Bits in einer gegebenen Zeitspanne programmiert werden können, da eine solche Ladungspumpenschaltung einen relativ großen Schaltungsbereich belegt.
  • Normalerweise wird das NOR-Flashspeicherbauelement in Byteeinheiten (8Bit) oder in Worteinheiten (16Bits) programmiert. Um eine Mehrzahl von NOR-Flashspeicherbauelementen mit vorgegebenen Daten, z.B. mit Systembetriebscodes, zu programmieren, sollte die erforderliche Zeitspanne zur Programmierung einer Byteeinheit oder einer Worteinheit verkürzt werden. Zudem führt der Trend eines Ansteigens der Speicherkapazität zu einer erhöhten Gesamtprogrammierzeit für die Gesamtheit der Speicherzellen. Daher ist die Reduzierung der Programmierzeit ein aktuell wichtiger Faktor bei der Verbesserung der Leistungsfähigkeit von NOR-Flashspeicherbauelementen.
    •
  • Es ist Aufgabe der Erfindung, ein NOR-Flashspeicherbauelement und ein zugehöriges Programmierverfahren mit vergleichsweise kurzer Programmierzeit anzugeben, sowie ein Speichersystem mit einem solchen NOR-Flashspeicherbauelement zur Verfügung zu stellen.
  • Die Erfindung löst diese Aufgabe durch ein NOR-Flashspeicherbauelement mit den Merkmalen des Patentanspruchs 1, durch ein Speichersystem mit den Merkmalen des Patentanspruchs 11 sowie durch ein Programmierverfahren mit den Merkmalen des Patentanspruchs 12.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Erfindungsgemäß können eine Mehrzahl von Worteinheiten an Programmierdaten gleichzeitig programmiert werden, so dass eine relativ kurze Zeitdauer zum Programmieren eines gesamten Speicherzellenfeldes erzielbar ist.
    •
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
  • 1 eine Schnittdarstellung einer Speicherzelle in einem Flashspeicherbauelement,
  • 2 in einem linken Teilbild (a) eine Schnittdarstellung entsprechend 1 und in einem rechten Teilbild (b) ein Ersatzschaltbild einer Speicherzelle eines NOR-Flashspeicherbauelements zur Veranschaulichung zur Darstellung von Zellenvorspannungsbedingungen während eines Programmiervorgangs,
  • 3 ein Blockdiagramm eines erfindungsgemäßen NOR-Flashspeicherbauelements,
  • 4 ein detailliertes Blockdiagramm einer Bank eines Speicherzellenfelds des NOR-Flashspeicherbauelements von 3 in Verknüpfung mit einer Zeilenauswahlschaltung, einer Spaltenauswahlschaltung und Peripherieeinheiten,
  • 5 ein Schaltbild eines Dateneingabepuffers aus 3,
  • 6 ein Schaltbild eines Programmiertreibers aus 3 und
  • 7 ein Flussdiagramm eines Programmierverfahrens für das NOR-Flashspeicherbauelement von 3.
  • 3 zeigt im Blockdiagramm ein Ausführungsbeispiel eines erfindungsgemäßen NOR-Flashspeicherbauelements 1 mit einem Speicherzellenfeld 10, einer Zeilenauswahlschaltung 40 und einer Spaltenauswahlschaltung 50.
  • Das Speicherzellenfeld 10 ist aus einer Mehrzahl von Bänken BK1 bis BKn aufgebaut. Jede Bank umfasst eine Mehrzahl von Sektoren SC1 bis SCm, welche als Einheiten bei Löschvorgängen wirken. Jeder Sektor umfasst eine Mehrzahl von nicht dargestellten Speicherzellen, die mit einer Mehrzahl von Wortleitungen und Bitleitungen gekoppelt sind.
  • Die Zeilenauswahlschaltung 40 wählt eine Wortleitung in Reaktion auf eine Zeilenadresse XA aus. Die Spaltenauswahlschaltung 50 wählt für jede Bank in Reaktion auf eine Spaltenadresse YA 16 Bitleitungen aus. Die Struktur und Betriebsweise des Speicherzellenfelds 10, der Zeilenauswahlschaltung 40 und der Spaltenauswahlschaltung 50 wird unten unter Bezugnahme auf 4 im Detail beschrieben.
  • Zudem umfasst das NOR-Flashspeicherbauelement 1 einen Dateneingabepuffer 20, einen Programmiertreiber 30 und eine Steuerschaltung 70. Der Dateneingabepuffer 20 empfängt parallele Programmierdaten von 16 Bits, welche der Anzahl von Bänken entsprechen. Die Programmierdaten werden in Einheitspuffern IB1 bis IBn des Dateneingabepuffers 20 in Einheiten von 16 Bits gespeichert.
  • Die Einheitspuffer IB1 bis IBn werden alternierend unter der Steuerung von Datenzwischenspeichersignalen DLj mit j = 1,...,n betrieben. Ist beispielsweise das Signal DL1 auf einem hohen Pegel, dann empfängt der erste Einheitspuffer IB1 16 parallele Datenbits. Die empfangenen Daten werden im ersten Einheitspuffer IB1 für eine gewisse Zeit gehalten. Der Dateneingabepuffer 20 speichert Daten, welche in den Einheitspuffern IB1 bis IBn gehalten werden, gleichzeitig in den Programmiertreiber 30 um, wenn ein Programmierauswahlsignal PSEL auf einem hohen Pegel ist.
  • Die Steuerschaltung 70 legt das Programmierauswahlsignal PSEL und die Datenzwischenspeichersignale DLj an den Dateneingabepuffer 20 an. Der Dateneingabepuffer 20 kann die Programmierdaten in Einheiten von 16 Bits in der Anzahl der Bänke oder weniger, alternativ oder sequentiell, gesteuert von der Steuerschaltung 70 empfangen. Die Struktur und Funktionsweise des Dateneingabepuffers 20 werden unten unter Bezugnahme auf 5 beschrieben.
  • Der Programmiertreiber 30 legt in Reaktion auf im Dateneingabepuffer 20 gespeicherte Programmierdatenpakete DB1i bis DBni mit i = 1 bis 16 eine Programmierspannung gleichzeitig an ausgewählte der Bitleitungspakete BL1 i bis BLni mit i = 1 bis 16 an. Der Programmiertreiber 30 ist aus Einheitstreibern PD1 bis PDn aufgebaut, welche mit den Einheitspuffern IB1 bis IBn korrespondieren. Der Programmiertreiber 30 wird mit einer höheren Spannung VPP von einer externen Versorgungsquelle versorgt, welche größer als eine interne Versorgungsspannung ist. Die höhere Spannung VPP von der externen Quelle wird verwendet, um während eines Programmiervorgangs eine Drainspannung und einen Zellenstrom an einen ausgewählten Zellentransistor anzulegen. Anderseits kann vorgesehen sein, die höhere Spannung VPP durch eine nicht dargestellte, im NOR-Flashspeicherbauelement eingebettete Ladungspumpenschaltung zu erzeugen. Die Struktur und Funktionsweise des Programmiertreibers 30 werden unten unter Bezugnahme auf 6 beschrieben.
  • Zudem umfasst das NOR-Flashspeicherbauelement 1 einen Fehlerdetektor 60. Der Fehlerdetektor 60 tastet im Speicherzellenfeld 10 gespeicherte Daten ab und detektiert Programmierfehler durch einen Vergleich der abgetasteten Daten mit den im Dateneingabepuffer 20 gespeicherten Programmierdaten. Alle Bänke des Speicherzellenfelds 10 teilen sich den Fehlerdetektor 60.
  • Wie aus 3 ersichtlich ist, ist das NOR-Flashspeicherbauelement mit einem Host 2 verbunden, welcher Befehlssignale CMD, Adressensignale ADD, Daten DQi und die höhere Spannung VPP zur Verfügung stellt. Der Host 2 stellt 16-Bitdaten n Mal oder weniger zur Verfügung und teilt Gesamtdaten auf die Bankeinheiten B1 bis Bn auf.
  • So werden beispielsweise Daten, die in der ersten Bankeinheit B1 gespeichert sind, temporär im ersten Einheitspuffer IB1 in einer Einheit von 16 Bits gespeichert und schließlich in der ersten Bank BK1 des Speicherzellenfelds 10 gespeichert. Die vom Host 2 bereitgestellte höhere Spannung wird über einen Leistungsanschluss an den Programmiertreiber 30 angelegt.
  • 4 zeigt beispielhaft ein Schaltbild der ersten Bank BK1, welche mit der Zeilenauswahlschaltung, der Spaltenauswahlschaltung und den Peripherieeinheiten aus 3 verknüpft ist. Die Zeilenauswahlschaltung 40 umfasst eine Mehrzahl von Zeilendecodern RD1 bis RDm, während die Spaltenauswahlschaltung 50 eine Mehrzahl von Spaltendecodern CD1 bis CDm umfasst. Mit jedem der Sektoren SC1 bis SCm korrespondiert ein Paar der Zeilen- und Spaltendecoder. Zudem umfasst die Spaltenauswahlschaltung 50 einen globalen Spaltendecoder GCD1, welcher korrespondierend mit der ersten Bank BK1 angeordnet ist.
  • Wie aus 4 ersichtlich ist, ist die erste Bank BK1 aus den mehreren Sektoren SC1 bis SCm aufgebaut, welche jeweils als Einheit bei Löschvorgängen fungieren, wobei der erste Sektor SC1 mit dem Zeilendecoder RD1 zum Treiben einer Wortleitung, die einer ausgewählten Speicherzelle zugeordnet ist, und mit dem Spaltendecoder zum Auswählen der Bitleitungen BL1 bis BLk verbunden ist, welche einer globalen Bitleitung, z.B. GBL1, zugeordnet sind. Die globalen Bitleitungen sind beispielhaft in Einheiten von je 16 eingeteilt, so dass jede der globalen Bitleitungen GBL1 bis GBL16 über ihre korrespondierenden Spaltengattertransistoren in jedem Sektor mit den Bitleitungen BL1 bis BLk verbunden ist, welche im Unterschied zu den globalen Bitleitungen auch als lokale Bitleitungen bezeichnet werden. Die Spaltengattertransistoren werden vom korrespondierenden Spaltendecoder gesteuert. Andere Sektoren sind mit den gleichen Verbindungsmerkmalen wie der erste Sektor SC1 angeordnet.
  • Die globalen Bitleitungen GBL1 bis GBL16 führen, gesteuert vom globalen Spaltendecoder GCD1, von einem jeweiligen Bitleitungspaket, z.B. BL1 i, der Bitleitungspakete BL1 i bis BLni, welche vom Programmiertreiber 30 zur Verfügung gestellt werden, jeweils über einen Auswahltransistor G1 bis G16 ab. Daraus resultiert, dass das Speicherzellenfeld mit einer hierarchischen Struktur aufgebaut ist, bei welcher die lokalen Bitleitungen jeweils mit in Spalten angeordneten Speicherzellen verbunden sind und die globalen Bitleitungen jeweils mit einer Gruppe der lokalen Bitleitungen verbunden sind.
  • 5 zeigt ein Schaltbild eines Ausführungsbeispiels des Dateneingabepuffers 20 aus 3. Während 5 repräsentativ die Schaltung des ersten Einheitspuffers 1B1 darstellt, weisen die anderen n-1 Einheitspuffer die gleichen Schaltungseigenschaften auf. Zudem zeigt die 5 nur ein vereinfachtes Schaltbild, da der Einheitspuffer die 16 Datenbits DQi parallel empfängt und die 16 Programmierdatenbits DB1i parallel ausgibt. Daher umfasst der Einheitspuffer 16 Schaltungsteile und Elemente, von denen in 5 stellvertretend ein Teil dargestellt ist.
  • Wie aus 5 ersichtlich ist, umfasst der Einheitspuffer IB1 Durchlasstransistoren PT zum Übertragen der 16 parallelen Datenbits DQi jeweils zu einer Zwischenspeicherschaltung LAT in Reaktion auf das zugeordnete Datenzwischenspeichersignal DL1. Ist das Datenzwischenspeichersignal DL1 auf einem hohen Pegel, dann übertragen die Durchlasstransistoren PT die 16 parallelen Datenbits DQi zur jeweiligen Zwischenspeicherschaltung LAT. Die Zwischenspeicherschaltungen LAT speichern die Datenbits DQi temporär. Ausgaben der Zwischenspeicherschaltungen LAT werden an jeweils ein NAND-Gatter ND angelegt. Die NAND-Gatter ND reagieren jeweils auf die Ausgaben der Zwischenspeicherschaltungen LAT gesteuert vom Programmierauswahlsignal PSEL. Ausgaben der NAND-Gatter ND werden über je einen Inverter INV22 zu Programmierdatenbits DB1i umgewandelt. Sind das Datenzwischenspeichersignal DL1 und das Programmierauswahlsignal PSEL beispielsweise auf einem hohen Pegel, dann wird aus dem Signal DQi=„1" das Signal DB1 i=„0", während aus dem Signal DQi=„0" das Signal DB1i=„1" entsteht.
  • 6 zeigt ein Schaltbild eines Ausführungsbeispiels des Programmiertreibers 30 aus 3. Wie im Fall des Dateneingabepuffers 20 zeigt 6 repräsentativ die Schaltung des ersten Einheitstreibers PD1, wobei die anderen n-1 Einheitstreiber die gleichen Schaltungseigenschaften aufweisen. Zudem zeigt die 6 nur ein vereinfachtes Schaltbild, da der Einheitstreiber ausgeführt ist, um die 16 Programmierdatenbits DBi parallel zu empfangen und mit den 16 Bitleitungspaketen BL parallel zu verbinden. Daher umfasst der Einheitspuffer 16 Schaltungsteile und Elemente, von denen in 6 stellvertretend nur ein Teil dargestellt ist.
  • Wie aus 6 ersichtlich ist, umfasst der Einheitstreiber PD1 Pegelschieber, die aus PMOS-/NMOS-Transistoren P1, P2, P3, N1, N2 und N3 für hohe Spannung aufgebaut sind, welche die höhere Spannung VPP oder eine Programmierspannung als Versorgungsspannung benutzen. Ausgaben der Pegelschieber werden jeweils in die Bitleitungspakete BLi getrieben. Die Transistoren P1 bis P3 und N1 bis N3 sind so ausgeführt, dass sie hohe Spannungsbedingungen aushalten. Die Pegelschieber stellen die höhere Spannung VPP oder eine Massespannung VSS in Reaktion auf die Programmierdatenbits DB1 i zur Verfügung, welche mittels eines jeweiligen Inverters INV31 als komplementäres Logikmuster an die Gates der NMOS-Transistoren N1 und N2 angelegt werden.
  • Als praktisches Beispiel für den Betrieb des Einheitstreibers PD1 wird der betreffende NMOS-Transistor N2 leitend geschaltet, um die höhere Spannung VPP an sein korrespondierendes Bitleitungspaket der Bitleitungspakte BL1i anzulegen, wenn eines der Programmierdatenbits DQi den Wert „1" hat. Andererseits wird der betreffende NMOS-Transistor N1 leitend geschaltet, um die Massespannung VSS an sein korrespondierendes Bitleitungspaket der Bitleitungspakte BL1i anzulegen, wenn eines der Programmierdatenbits DQi den Wert „0" hat.
  • 7 zeigt ein Flussdiagramm eines Programmierverfahrens für das NOR-Flashspeicherbauelement mit der Schaltungsstruktur aus den 3 bis 6. Wie aus 7 ersichtlich ist, wird ein erster Schritt S100 benutzt, um einen Programmierbefehl einzugeben, der den Beginn eines Programmiervorgangs zur gleichzeitigen Programmierung von 16 Programmierdatenbits freigibt.
  • Im zweiten Schritt S200 werden Programmieradressen eingegeben, um den Speicherort zu bestimmen, in welchen die Programmierdatenbits gespeichert werden. Durch die Zeilen- und Spaltenadressen XA und YA werden eine Wortleitung und 16 Bitleitungen gleichzeitig ausgewählt, welche in jeder Bank korrespondierend angeordnet sind.
  • Danach wird im dritten Schritt S300 eine vorgegebene Anzahl von Einheiten von je 16 Programmierdatenbits in aufeinanderfolgenden Teilschritten S310, S320,..., S330 eingegeben und in Worteinheiten von 16 Bits in den Einheitspuffern des Dateneingabepuffers 20 temporär gespeichert.
  • Der vierte Schritt S400 bestimmt die Anzahl von empfangenen Einheiten von Programmierdatenbits. Nach der Bestätigung, dass die Anzahl von empfangenen Einheiten von Programmierdatenbits der vorgegebenen Anzahl entspricht, z.B. n Mal bis zum Schritt S330, wird der Dateneingabevorgang durch einen Programmierungsbestätigungsbefehl abgeschlossen.
  • Als nächstes wird im fünften Schritt S500 die Programmierspannung VPP in Reaktion auf die Programmierdatenbits, welche im Dateneingabepuffer 20 gespeichert sind, gleichzeitig an die ausgewählten Bitleitungen, d.h. an die lokalen Bitleitungen, in jeder Bank angelegt. Hierbei werden während des Programmiervorgangs nicht ausgewählte Bitleitungen in jeder Bank mit der Massespannung verbunden.
  • Der sechste Schritt S600 detektiert, ob ein Fehler unter den Programmierdatenbits vorhanden ist. Zu diesem Zweck werden die Programmierdatenbits des Dateneingabepuffers 20 mit Datenbits verglichen, welche während des Programmiervorgangs in die ausgewählten Speicherzellen geschrieben wurden. Wird ein Fehler festgestellt, dann wird zum fünften Schritt S500 zurückgesprungen.
  • Abschließend wird im siebten Schritt S700 bestimmt, ob noch mehr Daten zu programmieren sind. Sind noch weitere Daten zu programmieren, dann wird zum zweiten Schritt S200 zurückgesprungen, um den oben beschriebenen Ablauf zu wiederholen. Sind keine Daten mehr zu programmieren, dann wird der Programmiervorgang abgeschlossen.
  • Während die beschriebene Ausführungsform eine gleichzeitige Programmierung von 16 Bits beschreibt, kann in anderen Ausführungsformen auch eine andere Anzahl von Datenbits gleichzeitig in das NOR-Flashspeicherbauelement programmiert werden.
  • Wie oben ausgeführt ist, kann das erfindungsgemäße NOR-Flashspeicherbauelement in einem Programmiermodus für Daten betrieben werden, welche in Byteeinheiten oder Worteinheiten zur Verfügung gestellt werden. Des Weiteren kann die Mehrzahl von Programmierdaten zur gleichen Zeit programmiert werden, nachdem alle Sätze von Programmdatenbits in einem Umfang geladen wurden, welcher mit der Anzahl der vorhandenen Speicherbänke korrespondiert. Daher ist es möglich die gesamte Programmierzeit zu verkürzen und die Programmiereffizienz zu steigern.

Claims (19)

  1. NOR-Flashspeicherbauelement mit – einem Speicherzellenfeld (10), welches Bänke (BK1 bis BKn) umfasst, die aus Sektoren (SC1 bis SCm) aufgebaut sind, wobei jeder Sektor (SC1 bis SCm) Speicherzellen umfasst, die mit Wortleitungen und Bitleitungen (BL1 i bis BLni) gekoppelt sind, und – einer Zeilenauswahlschaltung (40), welche in Reaktion auf eine Zeilenadresse (XA) eine der Wortleitungen in jeder Bank (BK1 bis BKn) bestimmt, gekennzeichnet durch – eine Spaltenauswahlschaltung (50), welche in Reaktion auf eine Spaltenadresse (YA) Bitleitungen in Einheiten einer vorbestimmten Anzahl in jeder Bank (BK1 bis BKn) bestimmt, – einen Dateneingabepuffer (20), welcher Programmierdatenbits in Einheiten der vorbestimmten Anzahl oder weniger empfängt und hält, und – einen Programmiertreiber (30), welcher in Reaktion auf die Programmierdatenbits, die im Dateneingabepuffer (20) gehalten werden, eine Programmierspannung (VPP) gleichzeitig an die bestimmten Bitleitungen anlegt.
  2. NOR-Flashspeicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass der Dateneingabepuffer (20) aus Einheitspuffern (IB1 bis IBn) aufgebaut ist, welche den Bänken (BK1 bis BKn) zugeordnet sind.
  3. NOR-Flashspeicherbauelement nach Anspruch 2, dadurch gekennzeichnet, dass jeder Einheitspuffer (IB1 bis IBn) die Programmierdatenbits in Einheiten der vorbestimmten Anzahl parallel empfängt.
  4. NOR-Flashspeicherbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Programmiertreiber (30) mit einer höheren Spannung (VPP) versorgt wird, welche größer als eine Versorgungsspannung ist, um die Programmierspannung zu erzeugen.
  5. NOR-Flashspeicherbauelement nach Anspruch 4, dadurch gekennzeichnet, dass der Programmiertreiber (30) in Reaktion auf die Programmierdatenbits die Programmierspannung aus der höheren Spannung (VPP) oder aus der Massespannung (VSS) erzeugt.
  6. NOR-Flashspeicherbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Programmiertreiber (30) aus Einheitstreibern (PD1 bis PDn) aufgebaut ist, welche den Bänken (BK1 bis BKn) zugeordnet sind.
  7. NOR-Flashspeicherbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die vorbestimmte Anzahl gleich 16 ist.
  8. NOR-Flashspeicherbauelement nach einem der Ansprüche 1 bis 7, gekennzeichnet durch einen Fehlerdetektor (60), welcher die Datenbits des Speicherzellenfelds (10) mit Programmierdatenbits des Dateneingabepuffers (20) vergleicht.
  9. NOR-Flashspeicherbauelement nach Anspruch 8, dadurch gekennzeichnet, dass sich alle Bänke (BK1 bis BKn) den Fehlerdetektor (60) teilen.
  10. NOR-Flashspeicherbauelement nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Bitleitungen aus lokalen Bitlei tungen, welche mit den Speicherzellen verbunden sind, und aus globalen Bitleitungen bestehen, welche mit den lokalen Bitleitungen verbunden sind.
  11. Speichersystem mit – einem Host (2) zum Erzeugen von Datenbits in Einheiten einer ersten vorgegebenen Anzahl, wobei die Erzeugung für höchstens eine zweite vorgegebene Anzahl von Malen wiederholt wird, und – einem NOR-Flashspeicherbauelement (1), welches mit den Datenbits, die vom Host (1) zur Verfügung gestellt werden, in einem Programmiermodus betreibbar ist, dadurch gekennzeichnet, dass – das NOR-Flashspeicherbauelement (1) ein solches nach einem der Ansprüche 1 bis 10 ist, wobei die Anzahl von Bänken (BK1 bis BKn) des Speicherzellenfeldes (10) mit der zweiten vorgegebenen Anzahl korrespondiert.
  12. Programmierverfahren für ein NOR-Flashspeicherbauelement (1) mit einem Speicherzellenfeld (10), welches eine Anzahl n von Bänken (BK1 bis BKn) umfasst, die aus Sektoren (SC1 bis SCm) aufgebaut sind, welche jeweils Speicherzellen umfassen, die mit Wortleitungen und Bitleitungen (BL1 i bis BLni) gekoppelt sind, einer Zeilenauswahlschaltung (40), welche in Reaktion auf eine Zeilenadresse (XA) eine der Wortleitungen in jeder Bank (BK1 bis BKn) bestimmt, und einer Spaltenauswahlschaltung (50), die in Reaktion auf eine Spaltenadresse (YA) Einheiten von i Bitleitungen in jeder Bank (BK1 bis BKn) bestimmt, gekennzeichnet durch die Schritte: a) Empfangen eines Befehls, um einen Programmiervorgang zur gleichzeitigen Programmierung von i Datenbits freizugeben, b) Empfangen von Adressen, um den Ort zu bestimmen, an welchem die Datenbits gespeichert werden, c) Empfangen und temporäres Halten der i Datenbits für n Mal oder weniger, korrespondierend mit den bestimmten Bitleitungen, und d) gleichzeitiges Anlegen einer Programmierspannung (VPP) an die bestimmten Bitleitungen in Reaktion auf die im Schritt c gehaltenen Datenbits.
  13. Programmierverfahren nach Anspruch 12, dadurch gekennzeichnet, dass vor dem Schritt a die gesamten Programmierdaten in Einheiten von n Bänken segmentiert werden und die i Datenbits n Mal oder weniger zugeführt werden.
  14. Programmierverfahren nach Anspruch 12 oder 13, gekennzeichnet durch folgenden Schritt e: e) Vergleichen der Datenbits des Speicherzellenfelds (10) mit den Datenbits eines Dateneingabepuffers (20) und Detektieren, ob ein Programmierfehler vorliegt.
  15. Programmierverfahren nach Anspruch 14, dadurch gekennzeichnet, dass die Schritte d und e solange wiederholt werden, bis die Datenbits des Speicherzellenfelds (10) mit den Datenbits identisch sind, welche im Schritt c gehalten werden.
  16. Programmierverfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass im Schritt a die i Datenbits parallel empfangen werden.
  17. Programmierverfahren nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass im Schritt d die Programmierspannung durch Empfangen einer externen höheren Spannung an die be stimmten Bitleitungen angelegt wird, welche größer als eine Versorgungsspannung ist.
  18. Programmierverfahren nach Anspruch 17, dadurch gekennzeichnet, dass im Schritt d die höhere Spannung als Programmierspannung an die bestimmten Bitleitungen angelegt wird, wenn die Datenbits einen Wert „0" haben, und die Massespannung an nicht ausgewählte Bitleitungen angelegt wird, wenn die Datenbits einen Wert „1" haben.
  19. Programmierverfahren nach einem der Ansprüche 12 bis 18, dadurch gekennzeichnet, dass die Anzahl i von jeweils gleichzeitig programmierten Datenbits gleich 16 ist.
DE102005017012.9A 2004-04-09 2005-04-07 NOR-Flashspeicherbauelement, zugehöriges Speichersystem und Programmierverfahren Active DE102005017012B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2004-24600 2004-04-09
KR10-2004-0024600A KR100536613B1 (ko) 2004-04-09 2004-04-09 프로그램 시간을 단축할 수 있는 노어형 플래시 메모리장치 및 그것의 프로그램 방법

Publications (2)

Publication Number Publication Date
DE102005017012A1 true DE102005017012A1 (de) 2005-11-10
DE102005017012B4 DE102005017012B4 (de) 2015-07-23

Family

ID=35060359

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005017012.9A Active DE102005017012B4 (de) 2004-04-09 2005-04-07 NOR-Flashspeicherbauelement, zugehöriges Speichersystem und Programmierverfahren

Country Status (3)

Country Link
US (1) US7072214B2 (de)
KR (1) KR100536613B1 (de)
DE (1) DE102005017012B4 (de)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100621628B1 (ko) * 2004-05-31 2006-09-19 삼성전자주식회사 비휘발성 기억 셀 및 그 형성 방법
KR100669342B1 (ko) 2004-12-21 2007-01-16 삼성전자주식회사 낸드 플래시 메모리 장치의 프로그램 방법
US7177191B2 (en) * 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
US7298665B2 (en) * 2004-12-30 2007-11-20 Sandisk 3D Llc Dual-mode decoder circuit, integrated circuit memory array incorporating same, and related methods of operation
US7286439B2 (en) * 2004-12-30 2007-10-23 Sandisk 3D Llc Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders
KR100719378B1 (ko) 2006-02-16 2007-05-17 삼성전자주식회사 빠른 랜덤 액세스 기능을 갖는 플래시 메모리 장치 및그것을 포함한 컴퓨팅 시스템
KR100736408B1 (ko) * 2006-06-10 2007-07-09 삼성전자주식회사 비트 라인의 전압 강하를 보상할 수 있는 반도체 장치와 그보상 방법
KR100733954B1 (ko) 2006-06-15 2007-06-29 삼성전자주식회사 향상된 스캔 구조를 갖는 플래시 메모리 장치
KR100758300B1 (ko) * 2006-07-26 2007-09-12 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US8809932B2 (en) * 2007-03-26 2014-08-19 Samsung Electronics Co., Ltd. Semiconductor memory device, method of fabricating the same, and devices employing the semiconductor memory device
KR100900301B1 (ko) * 2007-04-27 2009-06-02 삼성전자주식회사 매몰된 비트 라인을 구비하는 메모리 반도체 장치 및 그제조 방법
DE102008026512A1 (de) 2007-05-25 2008-12-24 Samsung Electronics Co., Ltd., Suwon Verfahren zum Programmieren und Verfahren zum Löschen eines nichtflüchtigen Speicherelements, nichtflüchtiges Speicherelement und System
KR101348173B1 (ko) * 2007-05-25 2014-01-08 삼성전자주식회사 플래시 메모리 장치, 그것의 소거 및 프로그램 방법들,그리고 그것을 포함한 메모리 시스템
KR101401558B1 (ko) * 2007-08-20 2014-06-09 삼성전자주식회사 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들,그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템
KR101373186B1 (ko) * 2007-08-22 2014-03-13 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법들, 그리고그것을 포함하는 메모리 시스템 및 컴퓨터 시스템
KR101382562B1 (ko) * 2007-08-24 2014-04-10 삼성전자주식회사 복수개의 뱅크들을 동시에 프로그램할 수 있는 반도체메모리 장치 및 방법
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
KR102292183B1 (ko) 2014-11-07 2021-08-25 삼성전자주식회사 불휘발성 메모리의 동작 방법 및 불휘발성 메모리를 포함하는 스토리지 장치의 동작 방법
KR102568203B1 (ko) 2016-02-23 2023-08-21 삼성전자주식회사 비휘발성 메모리 장치
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6180597A (ja) * 1984-09-26 1986-04-24 Hitachi Ltd 半導体記憶装置
US6297993B1 (en) * 2000-04-25 2001-10-02 Advanced Micro Devices, Inc. Acceleration voltage implementation for a high density flash memory device
US6463516B1 (en) * 2000-04-25 2002-10-08 Advanced Micro Devices, Inc. Variable sector size for a high density flash memory device
JP2001344986A (ja) * 2000-06-05 2001-12-14 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6208561B1 (en) * 2000-06-13 2001-03-27 Advanced Micro Devices, Inc. Method to reduce capacitive loading in flash memory X-decoder for accurate voltage control at wordlines and select lines
KR100381955B1 (ko) * 2001-01-03 2003-04-26 삼성전자주식회사 기입 드라이버를 이용한 셀 전류 측정 스킴을 갖는 플래시메모리 장치
US6510085B1 (en) * 2001-05-18 2003-01-21 Advanced Micro Devices, Inc. Method of channel hot electron programming for short channel NOR flash arrays
ITRM20030338A1 (it) * 2003-07-11 2005-01-12 Micron Technology Inc Circuito di generazione e regolazione di alta tensione

Also Published As

Publication number Publication date
DE102005017012B4 (de) 2015-07-23
KR100536613B1 (ko) 2005-12-14
US20050226049A1 (en) 2005-10-13
KR20050099329A (ko) 2005-10-13
US7072214B2 (en) 2006-07-04

Similar Documents

Publication Publication Date Title
DE102005017012B4 (de) NOR-Flashspeicherbauelement, zugehöriges Speichersystem und Programmierverfahren
DE112019000164B4 (de) Speichervorrichtung mit verbundenen wortleitungen zur schnellen programmierung
DE112017001761B4 (de) NAND-Struktur mit Stufenauswahl-Gate-Transistoren
DE102004033443B4 (de) Flashspeicherbauelement mit Mehrpegelzelle
DE69221809T2 (de) Elektrisch löschbare und programmierbare Festwertspeicherschaltung vom Typ NAND-Zell mit Redundanz
DE69936028T2 (de) Nichtflüchtiger Halbleiterspeicher
DE4433098C2 (de) Halbleiter-Permanentspeichervorrichtung
DE60130437T2 (de) Simultane mehrbankoperation für flash-speicher
DE10225398B4 (de) Halbleiterspeichervorrichtung mit Speicherzellenarrays, die zum Durchführen eines wahlfreien Zugriffs in der Lage ist
DE102006020180B3 (de) Verfahren zum Programmieren eines Blocks von Speicherzellen, nicht-flüchtiger Speicher und Speicherkarte
DE19860871B4 (de) Leistungsunabhängiger Halbleiterspeicherbaustein und Verfahren zur Ansteuerung von dessen Wortleitungen
DE4446998C2 (de) Halbleiterspeichereinrichtung
DE102005033165B4 (de) Nichtflüchtiges Speicherbauelement, Programmier- und Schreibverfahren
DE112019000157B4 (de) Speichervorrichtung mit von nand-ketten getrennten bitleitungen zur schnellen programmierung
DE60308202T2 (de) Hochkompakter nichtflüchtiger speicher mit platz sparenden datenregistern und dessen betriebsverfahren
DE102005052696A1 (de) Nichtflüchtiges Speicherbauelement und Seitenpuffer
CN101176163A (zh) 编程存储器装置
DE102006001492A1 (de) Halbleiterspeicheranordnung und Verfahren zum Betreiben einer Halbleiterspeicheranordnung
DE102008007685B4 (de) Integrierte Schaltung und Verfahren zum Betreiben einer integrierten Schaltung
DE112010000955T5 (de) NAND-Flasharchitektur mit mehrstufiger Zeilendecodierung
US7564713B2 (en) Semiconductor integrated circuit device wherein during data write a potential transferred to each bit line is changed in accordance with program order of program data
DE112004002851B4 (de) Halbleitervorrichtung und Programmierverfahren
DE102022101341A1 (de) Spitzen- und durchschnitts-icc-reduzierung durch stufenbasierte abtastung während der programmverifizierungsvergänge von nichtflüchtigen speicherstrukturen
DE112004002927B4 (de) Halbleiterbauelement und Verfahren zum Beschreiben desselben
DE102021113450A1 (de) Seitenpufferschaltungen und diese enthaltende nichtflüchtige Speichervorrichtungen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R018 Grant decision by examination section/examining division
R020 Patent grant now final