KR20030002985A - 메모리 어레이별 구동이 가능한 분할 워드라인 구조의반도체 메모리 장치 - Google Patents

메모리 어레이별 구동이 가능한 분할 워드라인 구조의반도체 메모리 장치 Download PDF

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Abstract

메모리 어레이별 구동이 가능한 분할 워드라인 구조의 반도체 메모리 장치가 게시된다. 본 발명의 반도체 메모리 장치는 복수개의 서브 메모리 블록들 및 블록 디코딩 회로를 구비한다. 서브 메모리 블록은 각 서브 메모리 블록별로 분리되는 상부 서브 워드라인들 및 하부 서브 워드라인들을 가진다. 또한, 각 서브 메모리 블록은 메모리 어레이, 상부 서브 워드라인 드라이브(SWD) 블록과 하부 SWD 블록, 센스 앰프(SA) 블록 및 연결 블록을 포함한다. 그리고, 상부 서브 워드라인과 하부 서브 워드라인과 교호적으로 배열되며, 상부 및 하부 SWD 블록과 상기 SA 블록은 선택적으로 구동된다. 따라서, 본 발명의 반도체 메모리 장치에 의하면, 전류의 소모가 최소화될 수 있다.

Description

메모리 어레이별 구동이 가능한 분할 워드라인 구조의 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING SPLIT WORD LINE DRIVER STRUCTURE CAPABLE OF OPERATING WITH UNIT OF MEMORY ARRAY}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 분할 워드라인(split word line) 구조를 가지는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 행과 열의 매트릭스 구조에 배열되는 복수개의 메모리 셀들을 포함한다. 또한, 반도체 메모리 장치는 외부 어드레스에 의하여 지정되는 메모리 셀에/로부터 데이터를 입/출력한다. 외부 어드레스를 로우 디코딩하여 워드라인을 구동하고, 외부 어드레스를 칼럼 디코딩하여 센스 앰프의 전송 스위치를 제어함으로써, 메모리 셀의 지정이 이루어진다. 즉, 메모리 셀들은 워드라인의 구동 및 센스 앰프의 구동에 의하여 선택된다.
한편, 반도체 메모리 장치의 집적도가 급속히 증가함에 따라, 하나의 워드라인에 연결되는 메모리 셀의 수도 급속히 증가한다. 또한, 각 워드라인의 부하는 과도하게 된다. 그리고, 워드라인의 과도한 부하로 인하여, 워드라인의 활성화 속도가 느려지고, 과도한 전류 소모가 발생하게 된다. 이러한 문제점을 해결하기 위한 방안으로 제안된 것이, 분할 워드라인 구조를 가지는 반도체 메모리 장치이다.
도 1은 종래의 분할 워드라인을 가지는 반도체 메모리 장치의 메모리 블록(100)의 구조를 개념적으로 나타내는 도면이다. 도 1에 도시된 바와 같이, 서브 워드라인 드라이브(SWD) 블록에 의하여, 메모리 블록이 다수개의 서브 메모리 블록으로 분리된다. 또한, 동일한 행을 선택하는 워드라인이, 다수개의 서브 워드라인으로 분리된다. 상하좌우의 방향으로 반복적으로 배열되는 서브 메모리 블록들 중에서, 가운데 도시되는 서브 메모리 블록들에서의 워드라인들이 대표적으로 도 1에 도시된다. 메모리 어레이(110a)를 기준으로 하여, 종래의 분할 워드라인을 가지는 반도체 메모리 장치에서의 서브 워드라인의 배열이 기술된다. 위쪽의 SWD 블록(120a)에 의해 구동되는 서브 워드라인(SWL1, SWL3)과 아래쪽의 SWD 블록(120b)에 의해 구동되는 서브 워드라인(SWL2, SWL4)이 교호적(alternatively)으로 배열된다. SWD 블록(120b)을 살펴보면, 서브 워드라인은 각각 위쪽의 메모리 어레이(110a)와 아래쪽의 메모리 어레이(110b)를 통하여 2개의 섹션으로 확장된다. 즉, 메모리 어레이(110a)를 구동하기 SWD 블록들(120a, 120b)이 메모리 어레이(110a)의 위쪽과 아래쪽에 각각 1개씩 배치된다. 또한, 상기 SWD 블록들(120a, 120b)을 제어하기 위한 회로들이 포함되는 연결 블록들(130a~130d)도 메모리 어레이의 위쪽과 아래쪽에 배치된다.
그런데, 종래의 분할 워드라인을 가지는 반도체 메모리 장치에서는, 선택되는 행에 해당하는 모든 서브 워드라인은 활성화되고, 각 메모리 어레이에 해당하는 모든 영역의 센스 앰프들이 구동된다. 이로 인하여, 종래의 분할 워드라인을 가지는 반도체 메모리 장치는 많은 전류를 소모한다는 문제점을 지닌다.
본 발명의 목적은 종래 기술의 문제점을 해결하기 위한 것으로서, 전류 소모를 감소시키는 분할 워드라인을 가지는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 분할 워드라인을 가지는 반도체 메모리 장치의 메모리 블록의 구조를 개념적으로 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 메모리 어레이별 구동이 가능한 분할 워드라인 구조의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 연결 블록에서 SA 블록 및 상부 SWD 블록을 구동하는 신호의 발생에 관련되는 회로를 나타내는 도면이다.
도 4는 도 3의 서브 워드라인 구동 회로를 구체적으로 나타내는 회로도이다.
도 5는 도 3의 비트라인 등기화 제어회로를 구체적으로 나타내는 회로도이다.
도 6은 도 3의 센싱 등기화 발생부를 구체적으로 나타내는 회로도이다.
도 7은 도 3의 센싱 제어부를 구체적으로 나타내는 회로도이다.
도 8은 도 3의 센스 구동부를 구체적으로 나타내는 회로도이다.
도 9는 도 2의 제1 SA 블록에 포함되는 비트라인 센스 앰프의 예를 나타내는 도면이다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 메모리 어레이별 구동이 가능한 분할 워드라인 구조의 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 복수개의 서브 메모리 블록들로서, 상기 서브 메모리 블록별로 분리되는 상부 서브 워드라인들 및 하부 서브 워드라인들을 가지는 상기 복수개의 서브 메모리 블록들; 및 외부 어드레스를 칼럼 디코딩하여, 상기 서브 메모리 블록들을 선택하는 다수개의 블록 선택 신호들을 발생하는 블록 디코딩 회로를 구비한다. 상기 복수개의 서브 메모리 블록들 각각은 행과 열에 배열되는 다수개의 메모리 셀들을 포함하는 메모리 어레이; 상기 메모리 어레이의 일측에 배치되어, 상기 메모리 어레이를 통하여 확장되는 상기 상부 서브 워드라인을 제공하는 상부 서브 워드라인 드라이브(SWD) 블록; 상기 메모리 어레이의 일측과 대칭되는 다른 일측에 배치되어, 상기 메모리 어레이를 통하여 확장되는 상기 하부 서브 워드라인을 제공하는 하부 SWD 블록으로서, 상기 하부 서브 워드라인은 상기 상부 서브 워드라인과 교호적으로 배열되는 상기 하부 SWD 블록; 상기 메모리 어레이로/로부터 입출력되는 데이터를 증폭하는 센스 앰프 회로들의 센스 앰프(SA) 블록; 및상기 상부 및 하부 SWD 블록과 상기 SA 블록을 선택적으로 구동하는 연결 블록을 포함한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 2는 본 발명의 일실시예에 따른 메모리 어레이별 구동이 가능한 분할 워드라인 구조의 반도체 메모리 장치를 나타내는 블록도이다. 도 2를 참조하면, 본 발명의 반도체 메모리 장치는 1개의 메모리 블록(200) 내에 다수개의 서브 메모리 블록(210_i, i=1~n)이 배치된다. 제1 서브 메모리 블록(210_1)을 예로 하여, 서브 메모리 블록의 구성이 기술된다. 제1 서브 메모리 블록(210_1)내에는 메모리 어레이(211), 상부 및 하부 서브 워드라인 드라이버 블록(SWD 블록, 213a, 213b), 제1 및 제2 센스 앰프 블록(SA 블록, 215a, 215b) 및 연결 블록(217a~217d)이 배치된다. 메모리 어레이(211)는 행과 열에 배열되는 복수개의 메모리 셀들(미도시)을 포함한다. 상부 SWD 블록(213a)은 메모리 어레이(211)의 위쪽에 배치되며, 제1 및 제3 워드라인 구동 신호(WLSD1, WLSD3)를 수신하여 메모리 어레이(211)의 상부 서브 워드라인(SWL1, SWL3)이 선택적으로 드라이빙되도록 제어한다. 하부 SWD 블록(213b)은 메모리 어레이(211)의 아래쪽에 배치되며, 제2 및 제4 워드라인 구동신호(WLSD2, WLSD4)를 수신하여 메모리 어레이(211)의 하부 서브 워드라인(SWL2, SWL4)이 선택적으로 드라이빙되도록 제어한다.
상부 서브 워드라인(SWL1, SWL3)과 하부 서브 워드라인(SWL2, SWL4)은, 상기 메모리 어레이(211)를 통하여 교호적으로(alternatively) 확장된다. 그리고, 상부 서브 워드라인(SWL1, SWL3)과 하부 서브 워드라인(SWL2, SWL4)은, 도 1에 도시된 종래 기술에서의 서브 워드라인과 달리, 각 서브 메모리 블록(210_i, i=1~n)별로 분리된다. 제1 및 제2 SA 블록(215a, 215b)은 메모리 어레이(211)의 왼쪽과 오른쪽에 배치되며, 메모리 어레이(211)의 메모리 셀(미도시)로/로부터 입출력되는 데이터를 증폭하기 위한 센스 앰프 회로(미도시)들을 포함한다. 제1 및 제2 SA 블록(215a, 215b)의 내부에 배치되는 센스 앰프 회로들은, 연결 블록(217a~217d)으로부터 제공되는 센스 구동 신호(LAi, i=1~4)와 상보 센스 구동 신호(LAiB, i=1~4)에 의하여, 구동된다.
제1 연결 블록(217a)을 중심으로 연결 블록(217a~217d)의 입출력 신호들을 기술하면, 다음과 같다. 제1 연결 블록(217a)은, 제1 블록 선택 신호(SEL1), 센스 앰프 선택 신호(NSAE1), 센스 구동 등기화 제어 신호(LAEQ1), 비트라인 등기화 제어 신호(EQ1B) 및 제1 워드라인 제어 신호(WLS1)를 수신하여, 제1 센스 구동 신호(LA1)와 제1 상보 센스 구동 신호(LA1B) 및 제1 워드라인 구동 신호(WLSD1)를 발생한다. 제1 블록 선택 신호(SEL1)가 활성화되면, 제1 서브 메모리 블록(210_1)이 선택된다. 본 실시예의 행 계열의 어드레스에 대한 센싱이 인에이블되고, 메모리 어레이(211) 또는 왼쪽의 메모리 어레이(211a)의 메모리 셀(미도시)이 포함되는행이 선택되면, 센스 앰프 선택 신호(NSAE1)는 "하이"로 활성화한다. 센스 구동 등기화 제어 신호(LAEQ1B)는, 메모리 어레이(211) 또는 인접한 메모리 어레이들(211a, 211b)의 메모리 셀(미도시)의 행들 중 어느 하나의 선택됨에 의하여 "로우"로 활성화하는 신호이다. 비트라인 등기화 제어 신호(EQ1B)는 메모리 어레이(211)가 선택됨에 의하여 "로우"로 활성화하며, 제1 SA 블록(215a)의 센스 앰프 회로(미도시)의 센싱 동작이 완료되면, "하이"로 되는 신호이다.
즉, 제1 블록 선택 신호(SEL1)에 의하여 제1 서브 메모리 블록(210_1)이 선택되며, 센스 앰프 선택 신호(NSAE1)에 의하여 메모리 어레이(211)가 선택된다. 그리고, 제1 SA 블록(215a)이 구동된다. 본 실시예에서는, 제1 서브 메모리 블록(210_1)의 메모리 어레이(211)가 선택되면, 제1 SA 블록(215a)에 공급되는 풀다운 제어 신호(SNE) 및 풀업 제어 신호(SPEB)는 각각 전원 전압(VCC) 및 접지 전압(VSS) 쪽으로 디벨로프(developed)된다.
또한, 연결 블록(217a)은 제1 워드라인 구동 신호(WLSD1)를 생성하여, 상부 SWD 블록(213a)으로 제공한다. 바람직하기로는, 연결 블록(217a)은 상부 SWD 영역(213a)과 나란히 배치된다.
반도체 메모리 장치에는, 블록 디코딩 회로(270)가 내장된다. 블록 디코딩 회로(270)는 칼럼 계열의 외부 어드레스(CA)를 디코딩하여, 제1 내지 제n 블록 선택 신호들(SELi, i=1~n)을 발생한다. 제 i 블록 선택 신호(SELi)는 제i 서브 메모리 블록의 연결 블록으로 각각 제공된다. 그리고, 상기 제i 블록 선택 신호(SELi)의 활성화에 의하여, 제i 서브 메모리 블록이 선택된다. 예를 들어, 제1 블록 선택신호(SEL1)가 활성화하면, 제1 서브 메모리 블록(210_1)이 선택되고, 제1 서브 메모리 블록(210_1) 내의 SA 블록들(215a, 215b)과 SWD 블록들(213a, 213b)이 구동될 수 있다. 그러나, 나머지 제2 내지 제n 서브 메모리 블록(210_i, i=2~n) 내의 SA 블록과 SWD 블록은 구동되지 않는다.
도 3은 도 2의 연결 블록(217a)에서 SA 블록(215a) 및 상부 SWD 블록(213a)을 구동하는 신호의 발생에 관련되는 회로를 나타내는 도면이다. 상기 연결 블록(217a)에는 서브 워드라인 구동회로(310), 비트라인 등기화 제어회로(330) 및 센스 앰프 구동회로(350)가 포함된다. 서브 워드라인 구동회로(310)는 제1 워드라인 제어 신호(WLS1)와 제1 블록 선택 신호(SEL1)를 수신하여, 제1 워드라인 구동 신호(WLSD1)를 상부 SWD 블록(213a)으로 제공한다. 비트라인 등기화 제어회로(330)는 제1 블록 선택 신호(SEL1)와 비트라인 등기화 제어 신호(EQ1B)를 수신하여, 비트라인 제어 구동 신호(EQCON)를 상기 센스 구동부(355)로 제공한다. 센스 앰프 구동 회로(350)는 센스 앰프 선택 신호(NSAE1), 센스 구동 등기화 제어 신호(LAEQ1) 및 제1 블록 선택 신호(SEL1)를 수신하여, 제1 센스 구동 신호(LA1)와 제1 상보 센스 구동 신호(LA1B)를 SA 블록(215a)으로 제공한다.
센스 앰프 구동 회로(350)에는, 센싱 등기화 발생부(351), 센싱 제어부(353) 및 센스 구동부(355)가 포함된다. 센싱 등기화 발생부(351)는 센스 앰프 선택 신호(NASE1)와 제1 블록 선택 신호(SEL1)를 수신한다. 그리고, 센싱 등기화 발생부(351)는 센싱 등기화 신호(EQSA)를 생성하여, 센스 구동부(355)로 제공한다. 센싱 제어부(353)는 센스 앰프 선택 신호(NSAE1)와 제1 블록 선택 신호(SEL)를 수신한다. 그리고, 센싱 제어부(353)는 풀다운 제어 신호(SNE)와 풀업 제어 신호(SPEB)를 생성하여, 센스 구동부(355)로 제공한다. 센스 구동부(355)는 풀다운 제어 신호(SNE)와 풀업 제어 신호(SPEB)에 응답하여, 제1 센스 구동 신호(LA1)와 제1 상보 센스 구동 신호(LA1B)를 디벨로프(developed)한다. 그리고, 센싱 등기화 신호(EQSA)의 활성화에 응답하여, 제1 센스 구동 신호(LA1)와 제1 상보 센스 구동 신호(LA1B)를 등기화한다.
도 4는 도 3의 서브 워드라인 구동 회로(310)를 구체적으로 나타내는 회로도이다. 도 4를 참조하면, 서브 워드라인 구동 회로(310)는 논리곱부(410), 레벨 쉬프트부(430) 및 버퍼부(450)를 구비한다. 논리곱부(410)는 제1 워드라인 제어 신호(WLS1) 및 제1 블록 선택 신호(SEL1)를 논리곱한다. 그러므로, 제1 워드라인 제어 신호(WLS1) 및 제1 블록 선택 신호(SEL1)가 "하이"로 활성화하면, 논리곱부(410)의 출력 신호(N431)는 "하이"로 활성화한다. 레벨 쉬프트부(430)는 풀업되는 논리곱부(410)의 출력 신호(N431)의 전압을 전원 전압(VCC)에서 승압 전압(VPP)으로 레벨 쉬프트한다. 버퍼부(450)는 상기 레벨 쉬프트부(430)의 출력 신호(N431)의 전압을 버퍼링하여, 워드라인 구동 신호(WLSD1)를 제공한다. 따라서, 상기 서브 워드라인 구동 회로(310)로 입력되는 제1 워드라인 제어 신호(WLS1) 및 제1 블록 선택 신호(SEL1)가 "하이"로 활성화하면, 승압 전압(VPP) 레벨의 워드라인 구동 신호(WLSD1)가 발생한다.
도 5는 도 3의 비트라인 등기화 제어회로(330)를 구체적으로 나타내는 회로도이다. 비트라인 등기화 제어회로(330)는 낸드 게이트(501)을 포함한다. 상기 낸드 게이트(501)는 비트라인 등기화 제어 신호(EQ1B)의 반전 신호와 상기 제1 블록 선택 신호(SEL1)를 논리곱하여, 상기 비트라인 제어 구동 신호(EQCON)를 발생한다. 따라서, 제1 서브 메모리 블록(210_1)의 메모리 어레이(211)또는 왼쪽의 메모리 어레이(211a)가 선택되지 않을 때 즉, 비트라인 등기화 제어 신호(EQ1B)가 "하이"이거나 상기 제1 블록 선택 신호(SEL1)가 "로우"일 때, 상기 비트라인 제어 구동 신호(EQCON)는 "하이"로 되어 비트라인 쌍을 등기화한다.
도 6은 도 3의 센싱 등기화 발생부(351)를 구체적으로 나타내는 회로도이다. 센싱 등기화 발생부(351)는 낸드 게이트(601)를 포함한다. 상기 낸드 게이트(601)는 센스 구동 등기화 제어 신호(LAEQ1B)의 반전 신호와 상기 제1 블록 선택 신호(SEL1)를 논리곱하여, 상기 센싱 등기화 신호(EQSA)를 발생한다. 따라서, 센스 구동 등기화 제어 신호(LAEQ1B)가 "로우"이고 상기 제1 블록 선택 신호(SEL1)가 "하이"이면, 즉, 메모리 어레이(211) 또는 왼쪽의 메모리 어레이(211a)의 메모리 셀(미도시)의 행들 중 어느 하나의 선택되면, 센싱 등기화 신호(EQSA)는 "로우"로 비활성화되어 센스 앰프 회로의 센싱 라인 쌍의 등기화가 해제된다.
도 7은 도 3의 센싱 제어부(353)를 구체적으로 나타내는 회로도이다. 도 7을 참조하면, 센싱 제어부(353)는 낸드 게이트(701)와 인버터(703)를 포함한다. 낸드 게이트(701)는 센스 앰프 선택 신호(NSAE1)와 제1 블록 선택 신호(SEL1)의 반전 신호를 논리합하여 반전하며, 풀업 제어 신호(SPEB)를 발생한다. 인버터(703)는 풀업 제어 신호(SPEB)를 반전하여 풀다운 제어 신호(SNE)를 발생한다. 이때, 상기 인버터(703)의 풀업 전압은 내부 전원 전압(VCC_I)이다. 따라서, 메모리 어레이(211)가선택되면 즉, 센스 앰프 선택 신호(NSAE1)와 제1 블록 선택 신호(SEL1)가 "하이"로 활성화하면, 풀업 제어 신호(SPEB)와 풀다운 제어 신호(SNE)는 각각 "로우"와 "하이"로 활성화한다.
도 8은 도 3의 센스 구동부(355)를 구체적으로 나타내는 회로도이다. 도 8을 참조하면, 센스 구동부(355)는 풀업 트랜지스터(801), 풀다운 트랜지스터(807), 제1, 제2 및 제3 등기화 트랜지스터(803, 805, 809)를 포함한다. 풀업 트랜지스터(801)는 풀업 제어 신호(SPEB)에 의하여 게이팅되어, 제1 센스 구동 신호(LA1)를 셀 어레이의 전원 전압(VCC_A)으로 풀업한다. 바람직하기로는, 상기 셀 어레이의 전원 전압(VCC_A)은 내부 전원 전압(VCC_I)보다 낮은 전압이다. 풀다운 트랜지스터(807)는 풀다운 제어 신호(SNE)에 의하여 게이팅되어, 제1 상보 센스 구동 신호(LA1B)를 접지 전압(VSS)으로 풀다운한다.
또한, 제1 및 제2 등기화 트랜지스터(803, 805)는 센싱 등기화 신호(EQSA)의 "하이"로의 활성화에 응답하여, 제1 센스 구동 신호(LA1)와 제1 상보 센스 구동 신호(LA1B)를 소정의 기준 전압(VBL)으로 프리차아징한다. 여기서, 기준 전압(VBL)은 내부 회로에 의하여 생성되는 전압이며, 상기 셀 어레이의 전원 전압(VCC_A)의 1/2인 것이 바람직하다. 제3 등기화 트랜지스터(809)는 센싱 등기화 신호(EQSA)의 "하이"로의 활성화에 응답하여, 제1 센스 구동 신호(LA1)와 제1 상보 센스 구동 신호(LA1B)를 등기화한다.
결과적으로, 상기 제1 SA 블록(215a, 도2 참조)과 관련되는 메모리 어레이가 선택되면, 상기 풀업 제어 신호(SPEB)와 풀다운 제어 신호(SNE)가 각각 "로우"와 "하이"로 활성화된다. 그리고, 제1 센스 구동 신호(LA1)와 제1 상보 센스 구동 신호(LA1B)는 각각 전원 전압(VCC_A)과 접지 전압(VSS)으로 디벨로프된다. 그리고, 제1 SA 블록(215a, 도2 참조)과 관련되는 메모리 어레이 중의 어느 하나도 선택되지 않는 경우에는, 센싱 등기화 신호(EQSA)가 "하이"로 활성화되어, 제1 센스 구동 신호(LA1)와 제1 상보 센스 구동 신호(LA1B)를 기준 전압(VBL)으로 등기화한다.
도 9는 도 2의 제1 SA 블록(215a)에 포함되는 비트라인 센스 앰프(920)의 예로서, 2개의 메모리 어레이에 의하여 공유되는 예를 나타내는 도면이다. 도 9를 참조하면, 제1 센스 구동 신호(LA1)와 제1 상보 센스 구동 신호(LA1B)가 각각 "하이" 및 "로우"로 디벨로프되면, 비트라인 쌍에 실려있는 데이터를 증폭하여 센싱 동작이 수행된다. 그리고, 등기화부(910a, 910b)는 비트라인 제어 구동 신호(EQCON)에 응답하여, 비트라인(BL)과 상보 비트라인(/BL)을 비트라인 전압(VBL)으로 등기화한다. 도 9에는 비트라인 센스 앰프(920)의 좌우에 배치되는 메모리 어레이로/로부터 데이터를 입출력하는 비트라인 쌍(BL, /BL)이 함께 도시된다. 그리고, 좌우의 비트라인 쌍의 등기화를 제어하는 비트라인 제어 구동 신호(EQCON)는 첨자 L, R을 첨부하여 구별하였다. 또한, 좌우의 비트라인 쌍과 비트라인 센스 앰프(920)의 연결을 제어하는 비트라인 연결 제어 신호(ISO)도 첨자 L, R을 첨부하여 구별하였다.
도 2 내지 도 8에 도시된 본 발명의 반도체 메모리 장치에 의하면, 블록 선택 신호(SEL1~SEL8)와 센스 앰프 선택 신호(NSAE)에 의하여 선택되는 메모리 어레이와 관련되는 SWD 블록 및 SA 블록만이 구동된다. 따라서, 본 발명의 구동 전류의 소모를 최소화할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 반도체 메모리 장치에 의하여, 서브 메모리 블록별로 서브 워드라인이 구동된다. 또한, 선택되는 메모리 어레이와 관련되는 SA 블록만이 구동된다. 따라서, 본 발명의 반도체 메모리 장치에 의하면, 전류의 소모가 최소화될 수 있다.

Claims (3)

  1. 복수개의 서브 메모리 블록들로서, 상기 서브 메모리 블록별로 분리되는 상부 서브 워드라인들 및 하부 서브 워드라인들을 가지는 상기 복수개의 서브 메모리 블록들; 및
    외부 어드레스를 칼럼 디코딩하여, 상기 서브 메모리 블록들을 선택하는 다수개의 블록 선택 신호들을 발생하는 블록 디코딩 회로를 구비하며,
    상기 복수개의 서브 메모리 블록들 각각은
    행과 열에 배열되는 다수개의 메모리 셀들을 포함하는 메모리 어레이;
    상기 메모리 어레이의 일측에 배치되어, 상기 메모리 어레이를 통하여 확장되는 상기 상부 서브 워드라인을 제공하는 상부 서브 워드라인 드라이브(SWD) 블록;
    상기 메모리 어레이의 일측과 대칭되는 다른 일측에 배치되어, 상기 메모리 어레이를 통하여 확장되는 상기 하부 서브 워드라인을 제공하는 하부 SWD 블록으로서, 상기 하부 서브 워드라인은 상기 상부 서브 워드라인과 교호적으로 배열되는 상기 하부 SWD 블록;
    상기 메모리 어레이로/로부터 입출력되는 데이터를 증폭하는 센스 앰프 회로들의 센스 앰프(SA) 블록; 및
    상기 상부 및 하부 SWD 블록과 상기 SA 블록을 선택적으로 구동하는 연결 블록을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 SA 블록은
    상기 다수개의 블록 선택 신호들 중의 어느 하나에 응답하여, 다른 서브 메모리 블록의 SA 블록과는 독립적으로 구동되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 상부 및 하부 SWD 블록은
    상기 다수개의 블록 선택 신호들 중의 어느 하나에 응답하여, 다른 서브 메모리 블록의 상부 및 하부 SWD 블록과는 독립적으로 구동되는 것을 특징으로 하는 반도체 메모리 장치.
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