JP2019062241A - メモリ装置 - Google Patents
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Abstract
Description
、DRAM(Dinamic Random Access Memory)は、代表的
なメモリ装置として広く用いられる。
伴い、短チャネル効果によるリーク電流を防止するためにゲートを立体的に配置するRC
AT(Recessed Channel Array Transistor)を用い
る方法が採用されている(非特許文献1参照)。
情報の読み込みの度に、再度書き込み動作を行う必要がある。また、記憶素子を構成する
トランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でもキャパ
シタの電荷が流出、またはキャパシタへ電荷が流入するため、データの保持期間が短い。
このため、所定の周期で再度の書き込み動作(リフレッシュ動作)が必要であるといった
問題があった。
しかし、上述のプレーナ型トランジスタ及びその変形であるRCATでは、回路の配線幅
を小さくする以外には、これ以上の集積化は困難であり、このような従来の技術を用いた
場合のメモリ素子の面積は8F2以上(Fは最小加工寸法)、又は6F2以上である。し
たがってより小さい面積、例えば4F2を実現する技術が求められている。
態様は、可能な限り占有面積が削減され、データ保持期間の極めて長いメモリ装置を提供
することを課題とする。
として、リーク電流の極めて小さいトランジスタを用いることに着眼した。さらにメモリ
セルの占有面積を縮小するために、ビット線とワード線とが交差する領域に、当該トラン
ジスタのソース及びドレインが縦方向に積層されるように形成すればよい。さらにキャパ
シタは、当該トランジスタの上方に積層すればよい。
たメモリ装置であって、セルトランジスタは、ビット線上に半導体層と、半導体層の側面
と接するゲート絶縁層と、を有し、半導体層の側面の少なくとも一部は、ゲート絶縁層を
介してワード線に覆われている。また、キャパシタは、半導体層の上面に接する容量電極
と、容量電極上に絶縁層と、絶縁層上に容量配線と、を有する。さらにセルトランジスタ
の半導体層は、シリコンよりもバンドギャップの広い半導体材料で構成されている。
らにキャパシタが当該セルトランジスタと重畳するように形成されているため、基板面積
に対するメモリ素子の占有面積を極めて低減することができる。さらにセルトランジスタ
のチャネルが形成される半導体層に、シリコンよりもバンドギャップの広い材料からなる
半導体を適用することにより、セルトランジスタのオフ電流が低減され、データの保持期
間を極めて長くすることができる。
2.5電子ボルト以上4電子ボルト以下の材料から構成される。
構成される。
ップの値を有する半導体を適用することにより、セルトランジスタのオフ電流を極めて低
い値とすることが可能となる。
駆動回路を有することを特徴とする、メモリ装置である。
減することができる。駆動回路は、好ましくは単結晶半導体を用いて形成するとよい。
程と、ビット線上に、シリコンよりもバンドギャップの広い半導体材料からなる半導体層
を形成する工程と、ビット線及び半導体層を覆うゲート絶縁層を形成する工程と、ゲート
絶縁層を介して半導体層の側面の少なくとも一部を覆うワード線を形成する工程と、半導
体層の上面を露出させるようにゲート絶縁層の一部を除去する工程と、半導体層の上面に
接する容量電極を形成する工程と、容量電極上に、絶縁層と容量配線とを積層して形成す
る工程と、を有する。
めて長いメモリ素子を作製することができる。
センスアンプ等により電位が増幅される配線という意味に解釈してもよい。また、ワード
線とはセルトランジスタのゲートに接続する配線という意味に解釈してもよい。
メモリ装置を提供できる。
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成におい
て、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い
、その繰り返しの説明は省略する。
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
領域を指し、セルトランジスタのドレインとはキャパシタ側の電極あるいは領域を指すも
のとする。
本実施の形態では、本発明の一態様である半導体メモリ装置の構成例について、図1及
び図6を用いて説明する。
切断線A−A’に沿った断面概略図である。なお、明瞭化のため、図1(A)には容量線
119は明示していない。
数のワード線105と、を有し、ビット線103とワード線105の重なる領域に、セル
トランジスタ150及びキャパシタ160が積層して形成されている。
。セルトランジスタ150は、ビット線103上に半導体層109と容量電極107が積
層されている。また半導体層109の側面は、ゲート絶縁層111を介してワード線10
5に覆われている。したがって、セルトランジスタ150は、半導体層109の側面を覆
うワード線105がゲートとして機能し、その底面に接するビット線103がソース、ま
た上面に接する容量電極107がドレインとして機能する、縦型のトランジスタである。
を示している。図6に示すように、ワード線105は、ゲート絶縁層111を介して半導
体層109の側面を覆うように断線することなく形成されているため、一つのワード線1
05に接続され、一列に配置される複数のセルトランジスタ150のそれぞれに同じ電位
を与えることが出来る。また、隣接するワード線105間は絶縁層により絶縁されている
。
07と、容量線119と、これらに挟持された絶縁層117から構成される。
量線119との電位差に応じた電流が半導体層109に形成されたチャネルを介して容量
電極107に流れることにより、キャパシタ160に電荷が保持される。その後セルトラ
ンジスタ150をオフ状態とすることにより、書込まれたデータを保持することができる
。
キャパシタ160に保持された電荷に応じた電流が半導体層109に形成されたチャネル
を介してビット線103に流れる。したがってこの際のビット線103の電位の変化を、
当該ビット線103に接続されたセンスアンプなどの読み出し回路で検知することにより
、読み出しを行うことができる。
、ビット線103の幅と概略一致させることができる。さらにこれらのビット線103方
向の幅は、ワード線105の幅と概略一致させることができる。したがって、セルトラン
ジスタ150及びキャパシタ160の基板101表面における占有面積は、極めて小さい
ものとすることが可能となる。
より制御することができる。したがって、微細化に伴いビット線103やワード線105
などの線幅が極めて小さくなった場合でも、任意のチャネル長とすることができるため、
短チャネル効果を抑制することができる。
ば半導体層109の対角の長さまたは直径に対して10倍以上、好ましくは20倍以上と
すると、短チャネル効果を抑制できるため好ましい。
としてもよい。例えば半導体層109が角柱形状であれば、その側面近傍に形成されるチ
ャネルの実効的な幅を大きくとれるため、セルトランジスタ150のオン電流を高くする
ことができる。また、円柱形状とするとその側面に突出した部分がなく、その側面にゲー
ト電界が均一に印加されるため、信頼性の高いセルトランジスタ150とすることができ
る。例えばさらにオン電流を高くしたい場合には、半導体層109の底面の形状を例えば
星型多角形のように、少なくともひとつの内角が180°を超える多角形(凹多角形)と
してもよい。
109の側面を覆う構成としたが、少なくとも半導体層109の側面の一部を覆って形成
されていればよい。例えば半導体層109のワード線105に沿った片側の側面にのみ、
ワード線105を設ける構成とすれば、ビット線103方向の集積度を高くすることがで
きる。一方で図1及び図6のように半導体層109の側面を覆う構成とすれば、セルトラ
ンジスタ150の実効的なチャネル幅を大きくとれるためオン電流を高くすることが出来
る。
とによって、キャパシタ160に長期間に渡って保持することが可能となる。したがって
メモリ装置100において、定期的なデータの再書込み動作(以下、リフレッシュ動作と
も呼ぶ。)が不要、若しくはリフレッシュ動作を行う頻度を極めて低くすることが可能と
なり、実質的に不揮発性のメモリ装置100として機能させることが可能となる。
コンよりも広いバンドギャップを有する半導体を適用したトランジスタが挙げられる。シ
リコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸
化物半導体、窒化物半導体などがある。
子ボルト)では不十分で、バンドギャップが2.5電子ボルト以上4電子ボルト以下、好
ましくは3電子ボルト以上3.8電子ボルト以下のワイドバンドギャップ半導体を使用す
ることが必要となる。例えば、酸化インジウム、酸化亜鉛等の酸化物半導体、窒化ガリウ
ム等の窒化物半導体、硫化亜鉛等の硫化物半導体等を用いればよい。
物半導体を適用したトランジスタを用いることができる。
荷を保持するキャパシタ160のサイズを縮小することができる。また、キャパシタ16
0のサイズの縮小に伴い、書込み、読み出しに要する時間を短縮でき、高速動作が可能な
メモリ装置100とすることができる。
極めて占有面積が小さいセルトランジスタ150及びキャパシタ160からなるメモリ素
子を有するメモリ装置である。また、当該セルトランジスタ150をオフ電流の極めて小
さいトランジスタとすることにより、データ保持期間の極めて長いメモリ装置100とす
ることが可能となる。
とができる。
本実施の形態では、実施の形態1で例示したメモリ装置100の作製方法について、図
2及び図3を用いて説明する。
体集積回路作製技術を参照すればよい。
加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板101に
は、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラ
ミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場
合には、歪み点が730℃以上のものを用いると良い。
酸化物絶縁膜、窒化物絶縁膜などを、CVD法やスパッタリング法などの各種成膜方法で
形成すればよい。また基板101に半導体基板を用いる場合には、その表面を熱酸化して
形成してもよい。また、下地絶縁層113は必要なければ形成しなくても良い。
リング法やCVD法などの成膜方法により導電膜を形成した後、公知のフォトリソグラフ
ィ法を用いて加工することにより形成される。
リブデン、タングステン等から選ばれた元素、又は上述した元素を成分とする合金、又は
上述した元素を組み合わせた合金などが挙げられる。また、当該導電膜は単層でも2層以
上の積層としてもよい。特に、アルミニウムや銅などの金属膜の下側、又は上側、若しく
はその両方にクロム、タンタル、チタン、モリブデン、タングステン等の高融点金属膜を
積層してもよい。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム
、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
る。ここで半導体膜129のビット線103上の厚さは、後の平坦化工程で膜厚が減少し
てしまうことを考慮して、あらかじめセルトランジスタのチャネル長よりも厚くなるよう
に形成することが好ましい。本実施の形態では、半導体膜129として酸化物半導体膜を
スパッタリング法により形成する。具体的には、In−Ga−Zn系酸化物半導体ターゲ
ットを用いてスパッタリング法により形成する。
導体としては、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好まし
い。特にInとZnを含むことが好ましい。
ライザーとして、それらに加えてガリウム(Ga)、スズ(Sn)、ハフニウム(Hf)
、アルミニウム(Al)、又はランタノイドから選ばれた一種又は複数種を有することが
好ましい。
ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)
、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(E
r)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)がある。
用いることができる。
酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系
酸化物、In−Ga系酸化物等を用いることができる。
Oとも表記する)、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、In−Al
−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−
Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Z
n系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn
系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系
酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸
化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物等を用いることができる。
In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al
−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物等
を用いることができる。
して有する酸化物という意味であり、InとGaとZnの比率は問わない。また、Inと
GaとZn以外の金属元素を含有させても良い。
こともできる。
体で形成することができる。ここで、Mは、Ga、Al、Mn、及びCoから選ばれた一
つ又は複数の金属元素を示す。
比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。
n:Sn:Zn=2:1:5の原子比のIn−Sn−Zn系酸化物やその組成の近傍の酸
化物を用いても良い。
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度等を適切なものとすることが好ましい。
がら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を
上げることができる。
+c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+
C=1)の酸化物の組成の近傍であるとは、a、b、cが、(a−A)2+(b−B)2
+(c−C)2≦r2を満たすことをいい、rは、例えば、0.05とすればよい。他の
酸化物でも同様である。
を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい
。
、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的
高い移動度を得ることができる。
面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる
。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好まし
く、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好
ましくは0.1nm以下の表面上に形成するとよい。
できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均
した値」と表現でき、数式(1)にて定義される。
2,y1)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し
、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Fo
rce Microscope)にて評価可能である。
素化合物などの不純物ができるだけ混入しないように形成することが好ましい。例えばス
パッタリングターゲットや成膜に用いるガスに上記不純物が混入しないようにする。また
、成膜の際、成膜装置内を十分排気し、成膜時に基板を加熱しながら成膜することにより
、成膜された酸化物半導体膜に含まれる不純物濃度を低減することができる。また、酸化
物半導体膜を成膜後に、加熱処理をして酸化物半導体膜中の水分、又は水素を脱離しても
良い。当該加熱処理は、酸化物半導体膜の成膜後であれば、どの時点で行っても良い。
9をエッチングして半導体層109とする際のハードマスクとして用いる膜であるため、
半導体膜129とエッチングの選択比が大きい材料を用い、また当該エッチングに耐えう
る厚さに形成する。
スト141を形成する。この時点での断面概略図が図2(A)に相当する。
マスク145を形成する。ハードマスク145を形成後、レジスト141を除去してもよ
い。その後、ハードマスク145に覆われていない領域の半導体膜129に対し、異方性
のエッチングを行うことにより、半導体層109を得る。ここでエッチングの際に、ハー
ドマスク145、ビット線103及び下地絶縁層113がほとんどエッチングされない条
件を選択する。
うな条件で異方性エッチングを行い、形成後の半導体層109の形状が、概略柱状(円柱
状、多角柱状を含む。)になるように形成することが好ましい。ここで例えば半導体層1
09の形状が錐状であった場合、形成されるセルトランジスタ150の実効的なチャネル
幅がドレイン(容量電極)に近づくほど小さくなってしまうためオン電流が低下してしま
う。
層109の形成後にレジスト141を除去する。
の露出している部分を覆う絶縁膜147を形成する。絶縁膜147の一部は後のゲート絶
縁層111となるため、半導体層109の側壁に接する部分は均一な膜厚になるように成
膜する。絶縁膜147は、CVD法、スパッタリング法などの成膜方法によって形成する
ことができる。なお、ここで絶縁膜147の膜中及び半導体層109との界面には水、水
素、水素化合物などの水素原子を含む不純物が十分低減されていることが好ましい。
化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケ
ート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(
HfSixOyNz(x>0、y>0、z>0))、窒素が添加されたハフニウムアルミ
ネート(HfAlxOyNz(x>0、y>0、z>0))等を含む膜を、単層で、又は
積層させることで、形成することができる。
めるように厚い導電膜を成膜する。当該導電膜はスパッタリング法やCVD法などの成膜
方法により成膜できる。導電膜に用いる材料としては、ビット線103を構成する導電膜
と同様の材料を用いることができる。その後、当該導電膜の表面を平坦化する。ここで、
平坦化工程は、絶縁膜147、又はハードマスク145が露出した時点で停止する。
り、ビット線103と直交するワード線105のパターンを形成する。
した後、当該絶縁膜の表面を平坦化する。当該平坦化工程は、半導体層109が露出した
時点で停止する。したがって、半導体層109の上部に形成された絶縁膜147の一部、
及びハードマスク145は当該平坦化工程により除去される。
における断面概略図が図2(C)に相当する。
を形成する。絶縁層115はCVD法やスパッタリング法などの成膜方法により絶縁膜を
成膜した後に半導体層109が露出するように選択的にエッチングして形成する。
は、絶縁層115及び半導体層109を覆う導電膜をCVD法やスパッタリング法などの
成膜方法により成膜した後、選択的にエッチングすることにより形成できる。この段階に
おける断面概略図が、図3(A)に相当する。容量電極107を構成する導電膜に用いる
材料としては、ビット線103を構成する導電膜と同様の材料を用いることができる。
60を形成する(図3(B)参照)。
9を形成する。ここで容量線119を構成する導電膜に用いる材料としては、ビット線1
03を構成する導電膜と同様の材料を用いることができる。ここで、絶縁層117の膜厚
が薄いほど、また絶縁層117に用いる材料の誘電率が高いほど、キャパシタ160の容
量を大きくできる。しかし本実施の形態で作製するセルトランジスタ150はオフ電流が
極めて小さいため、キャパシタ160をその容量が比較的小さくなるように形成してもよ
い。
るとセルトランジスタの150のオフ抵抗が高いほど小さくすることができる。例えば通
常のシリコンを用いたDRAMよりもオフ抵抗が100倍高ければ、キャパシタ160の
容量を100分の1としても同じリフレッシュ頻度で動作させることが可能である。一方
、従来のDRAMと同じキャパシタ容量であれば、リフレッシュ頻度を100分の1まで
低減できるため、デバイスとしての消費電力を極めて低減することができる。
熱的に励起するキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く
存在しない状態(真性半導体)であっても、シリコンの場合にはバンドギャップが1.1
電子ボルトであるため、室温(300K)での熱励起キャリアの濃度は1×1011cm
−3程度である。
濃度は1×10−7cm−3程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃
度に反比例するので、バンドギャップ3.2電子ボルトの半導体の抵抗率は、シリコンよ
り18桁も大きい。
て低いオフ電流とすることができるため、キャパシタ160に保持される電荷は、極めて
長い期間保持させることが可能となる。したがって、キャパシタ160を小さくできると
共に、リフレッシュ動作を無くす、若しくはその頻度を極めて低くすることができる。
有するメモリ装置100を形成することができる。またこのような工程を経て作製された
メモリ装置100は、データ保持期間を極めて長くすることが可能であるため、データの
リフレッシュ動作が不要、若しくはその頻度の極めて低いメモリ装置100とすることが
できる。
とができる。
結晶性部分と非結晶性部分とを有し、結晶性部分の配向がc軸配向に揃っている酸化物
半導体であるCAAC−OS(C Axis Aligned Crystalline
Oxide Semiconductor)について説明する。
または六角形状の原子配列を有する。
とが層状に配列している。
中心に回転している)。
または正六角形の原子配列を有する。
金属原子と酸素原子が層状に配列した相を含む酸化物である。
結晶部分の境界を明確に判別できないこともある。
C−OSが形成される基板面、CAAC−OSの表面などに垂直な方向)に揃っていても
よい。
えば、CAAC−OSが形成される基板面、CAAC−OSの表面などに垂直な方向)を
向いていてもよい。
体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明
であったりする。
子顕微鏡で観察すると三角形または六角形の原子配列が認められる。
たは窒素原子)の層状配列が認められる。
面である。
をいう。
配位のO)と、を有する構造Aを示す。
ぶ。
示す小グループは電荷が0である。
配位のO)と、Gaに近接の2個の4配位のOと、を有する構造Bを示す。
1個ずつ4配位のOがある。
ある。
造Cを示す。
造Cの小グループは電荷が0である。
造Dを示す。
造Eの小グループは電荷が−1となる。
集合体を大グループ(ユニットセルともいう。)と呼ぶ。
を有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。
、下半分の1個のOは、上方向に1個の近接Gaを有する。
、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。
の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接
金属原子の数は等しい。
の和は4になる。
位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合すること
ができる。
位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子(Gaま
たはIn)または4配位の金属原子(Zn)のいずれかと結合することになる。
。
て中グループを構成する。
示す。
す。
の3として示している。
位のOがあり、丸枠の1として示している。
4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位
のOがあるZnとを示している。
3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分に
あるInと結合する。
分にあるInと結合する。
。
び下半分にあるSnと結合している構成である。
667、−0.5と考えることができる。
の電荷は、それぞれ+3、+2、+4である。従って、Snを含む小グループは電荷が+
1となる。
となる。
られる。
ば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。
n2SnZn3O8)を得ることができる。
は0または自然数。)とする組成式で表すことができる。
デル図を示す。
から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半
分にあるZnと結合する。
半分にあるGaと結合する。
半分にあるInと結合する。
している。
れぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループ
は、電荷が0となる。
となる。
されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りう
る。
とができる。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度
は、さまざまな理由によって本来の移動度よりも低くなる。
あるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の
電界効果移動度を理論的に導き出せる。
ポテンシャル障壁(粒界等)が存在すると仮定すると、数式(2)で表される。
、数式(3)で表される。
、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量
、Vgはゲート電圧、tはチャネルの厚さである。
として差し支えない。
。
きから平均欠陥密度Nが求められる。
In:Sn:Zn=1:1:1のものでは平均欠陥密度Nは1×1012/cm2程度で
ある。
。
μ0は120cm2/Vsとなると予想できる。
ってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離
れた場所における移動度μ1は、数式(6)で表される。
ることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm(
界面散乱が及ぶ深さ)である。
め、移動度μ1は低下することがわかる。
度μの計算結果Eを図10に示す。
rus Deviceを使用した。
れ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。
。
電子ボルト、4.6電子ボルトとした。
チャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。
ークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下
する。
tomic Layer Flatness)が望ましい。
特性を計算した。
形成領域が挟まれたものを用いた。
eviceを使用した。
ート電圧(Vg、ゲートとソースの電位差)依存性の計算結果である。
度μはドレイン電圧を+0.1Vとして計算したものである。
に低下する。
変化が無い。
電流Id(実線)および移動度μ(点線)のゲート電圧Vg依存性を示す。
Vとして計算したものである。
ン電流Id(実線)および移動度μ(点線)のゲート電圧依存性を示す。
Vとして計算したものである。
ーク値やオン電流には目立った変化が無い。
0cm2/Vs程度、図13では40cm2/Vsと、オフセット長Loffが増加する
ほど低下する。
低下に比べるとはるかに緩やかである。
0μAを超えることが示された。
とができる。
In、Sn、Znを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形
成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を
行うことで良好な特性を得ることができる。
しい。
、トランジスタの電界効果移動度を向上させることが可能となる。
。
ネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、
低消費電力化が可能となる。
電圧を0V以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる
。
組成比としてIn:Sn:Zn=1:1:1のターゲットを用いて、ガス流量比をAr
/O2=6/9sccm、成膜圧力を0.4Pa、成膜電力100Wとして、15nmの
厚さとなるように基板上に酸化物半導体膜を成膜した。
れをエッチング加工してソース電極及びドレイン電極を形成した。
を用いて100nmの厚さとなるように酸化窒化珪素膜(SiON)を形成してゲート絶
縁層とした。
うにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
SiON)を形成し、1.5μmの厚さとなるようにポリイミド膜を形成し層間絶縁膜と
した。
タン膜を形成し、100nmの厚さとなるようにアルミニウム膜を形成し、50nmの厚
さとなるように第2のチタン膜を形成し、これらをエッチング加工して測定用のパッドを
形成した。
サンプルAは酸化物半導体膜の成膜中に基板に意図的な加熱を施さなかった。
工前に加熱処理を施さなかった。
サンプルBは基板を200℃になるように加熱した状態で酸化物半導体膜の成膜を行っ
た。
工前に加熱処理を施さなかった。
い出すためである。
サンプルCは基板を200℃になるように加熱した状態で酸化物半導体膜の成膜を行っ
た。
加工前に窒素雰囲気で650℃1時間の加熱処理を施した後、酸素雰囲気で650℃1時
間の加熱処理を施した。
なる水素を追い出すためである。
し、酸化物半導体膜中でキャリアとなる酸素欠損も生じてしまう。
る効果を狙った。
図14(A)にサンプルAのトランジスタの初期特性を示す。
微鏡(TEM)で観察したところ、成膜時に基板加熱を行ったサンプルB及びサンプルC
と同様の成膜方法で形成したサンプルには結晶性が確認された。
性部分とを有し、結晶性部分の配向がc軸配向に揃っている結晶性であった。
、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、n
チャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
っていないサンプルAのしきい値電圧よりもプラスシフトしている。
加熱処理を行ったサンプルCの方が、成膜後に加熱処理を行っていないサンプルBよりも
プラスシフトしていることがわかる。
温度が高いほど水素が離脱しやすい。
あると考察した。
サンプルB(成膜後加熱処理なし)及びサンプルC(成膜後加熱処理あり)に対してゲ
ートBTストレス試験を行った。
性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した
。
の測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した
。
較することをプラスBT試験と呼ぶ。
s特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測
定した。
。
の測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定し
た。
比較することをマイナスBT試験と呼ぶ。
マイナスBT試験結果である。
マイナスBT試験結果である。
が、図15(A)及び図16(A)を参照すると少なくともプラスBT試験の処理を行う
ことにより、しきい値電圧をプラスシフトさせることができることがわかった。
マリーオフ型になったことがわかる。
により、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを
形成することができることがわかった。
との関係を示す。
している。
ていた。
いた。
とがわかった。
ことは明らかである。
とができる。
本実施の形態では、半導体回路が形成された基板上にメモリ素子が積層されたメモリ装
置の例について図4及び図5を用いて説明する。
デコーダ等の、メモリ素子を駆動するための回路(駆動回路203)が、単結晶半導体基
板201表面に公知の半導体集積回路技術を用いて形成されている。その上にセルトラン
ジスタ層205が設けられ、さらにその上にキャパシタ層207が形成されている。
きる。
回路203と電気的に接続される。したがって、駆動回路203から出力された電位信号
は、共通するビット線を介して各セルトランジスタに入力される。
ンタクトプラグ等を介して駆動回路203に電気的に接続されている。したがって、駆動
回路203から出力される電位に応じて、セルトランジスタのオン、オフを制御すること
ができる。
上方に設けられるセルトランジスタを制御することにより、書込み、読み出し動作を行う
ことができる。
及びキャパシタ層207を積層することにより、基板表面に対する占有面積が縮小され、
より集積化されたメモリ装置200とすることができる。
して、さらに上方にセルトランジスタ層及びキャパシタ層を積層することもできる。
図を示す。
セルトランジスタ層205a、キャパシタ層207a、セルトランジスタ層205b、及
びキャパシタ層207bが順に積層されている。
路203とがコンタクトプラグを介して電気的に接続される領域を含む断面概略図を示し
ている。
れている。当該絶縁層は、キャパシタ層の容量配線とビット線やワード線との間に形成さ
れる寄生容量を緩和するため、膜厚を十分厚くするか、低誘電率の絶縁材料を用いて形成
してもよい。
積層する構成を例示したが、これに限られず3層以上の積層とすることができる。また、
ここでは1層目のセルトランジスタの直上に2層目のセルトランジスタを設ける構成とし
ているが、2層目のセルトランジスタを基板表面と平行な向きにずらして形成してもよい
。
表面に対する占有面積がより縮小され、高集積化されたメモリ装置220とすることがで
きる。
とができる。
101 基板
103 ビット線
105 ワード線
107 容量電極
109 半導体層
111 ゲート絶縁層
113 下地絶縁層
115 絶縁層
117 絶縁層
119 容量線
129 半導体膜
141 レジスト
143 絶縁膜
145 ハードマスク
147 絶縁膜
150 セルトランジスタ
160 キャパシタ
200 メモリ装置
201 単結晶半導体基板
203 駆動回路
205 セルトランジスタ層
205a セルトランジスタ層
205b セルトランジスタ層
207 キャパシタ層
207a キャパシタ層
207b キャパシタ層
220 メモリ装置
Claims (3)
- 複数のセルトランジスタを有するセルトランジスタ層と、
複数のキャパシタを有するキャパシタ層と、を有し、
前記セルトランジスタ層は複数層設けられ、
前記キャパシタ層は複数層設けられ、
前記セルトランジスタ層と前記キャパシタ層とは1層ずつ交互に積層され、
隣接する前記セルトランジスタ層と前記キャパシタ層とには、前記セルトランジスタと前記セルトランジスタと電気的に接続される前記キャパシタとを有するメモリ素子が複数設けられ、
複数の前記メモリ素子を駆動する駆動回路は、交互に積層された前記セルトランジスタ層及び前記キャパシタ層の最下層に設けられ、
前記セルトランジスタは、酸化物半導体にチャネルが形成され、
前記駆動回路は、単結晶半導体基板にチャネルを有するトランジスタを有し、
前記セルトランジスタ層のビット線と前記駆動回路とを接続するコンタクトプラグを有し、
前記コンタクトプラグは、前記セルトランジスタ層と前記キャパシタ層とが交互に積層される方向に延びているメモリ装置。 - 請求項1において、
前記酸化物半導体は、InとGaとZnとを有するメモリ装置。 - 請求項1または請求項2において、
前記セルトランジスタ層と前記キャパシタ層とは、3層以上積層されるメモリ装置。
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