CN115084276B - 一种非晶氧化物半导体薄膜晶体管及其制备方法 - Google Patents

一种非晶氧化物半导体薄膜晶体管及其制备方法 Download PDF

Info

Publication number
CN115084276B
CN115084276B CN202210672743.8A CN202210672743A CN115084276B CN 115084276 B CN115084276 B CN 115084276B CN 202210672743 A CN202210672743 A CN 202210672743A CN 115084276 B CN115084276 B CN 115084276B
Authority
CN
China
Prior art keywords
layer
electrode
drain
thin film
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210672743.8A
Other languages
English (en)
Other versions
CN115084276A (zh
Inventor
郭宇锋
黄辰阳
黄晓明
张珺
姚佳飞
张茂林
刘建华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing University Of Posts And Telecommunications Nantong Institute Co ltd
Nanjing University of Posts and Telecommunications
Original Assignee
Nanjing University Of Posts And Telecommunications Nantong Institute Co ltd
Nanjing University of Posts and Telecommunications
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing University Of Posts And Telecommunications Nantong Institute Co ltd, Nanjing University of Posts and Telecommunications filed Critical Nanjing University Of Posts And Telecommunications Nantong Institute Co ltd
Priority to CN202210672743.8A priority Critical patent/CN115084276B/zh
Publication of CN115084276A publication Critical patent/CN115084276A/zh
Application granted granted Critical
Publication of CN115084276B publication Critical patent/CN115084276B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本申请提供一种非晶氧化物半导体薄膜晶体管及其制备方法,包括衬底层、支撑层、栅电极层、栅绝缘层、IGZO有源层、刻蚀阻挡层、源区电极、漏区电极以及漏极场板;栅电极层在水平方向上与源区电极存在交叠区,与漏区电极之间存在非交叠区域,该非交叠区域形成漏极偏移区,刻蚀阻挡层位于IGZO有源层上方,左侧末端与源区电极层右侧末端相切,右侧末端与漏区电极左侧末端相切,漏极场板设于刻蚀阻挡层上方,与漏区电极层左侧末端相连,在水平方向上延伸至栅电极层上方,漏极场板结构通过覆盖于漏极偏移区上方,实现了对该区域处IGZO有源层中载流子浓度的调控,减小电阻,以及降低该处电场分布,改善器件的耐压特性,提升了IGZO薄膜晶体管的功率密度。

Description

一种非晶氧化物半导体薄膜晶体管及其制备方法
技术领域
本申请属于微电子技术领域,具体涉及一种薄膜晶体管及其制造领域,尤其涉及一种非晶氧化物半导体薄膜晶体管及其制备方法。
背景技术
非晶铟镓锌氧(IGZO)作为宽禁带半导体,理论上可承担超过1 MV/cm的临界击穿电场,且具有较高的载流子迁移率足以满足实际应用需求。另一方面,IGZO薄膜晶体管可以实现低温制备工艺以及柔性衬底集成。因此,IGZO是柔性功率器件的理想沟道材料。功率半导体器件尤为重要的特性是具备处理高电压的能力,为此,针对IGZO薄膜晶体管的击穿性能,学界以及工业界展开了深入研究。
栅介质击穿是被广泛确认的IGZO薄膜晶体管的击穿机制,并被归因为栅介质较低的临界击穿电场。常用提升IGZO耐压的手段包括,工艺优化改善栅绝缘层质量,选择具备高介电常数的栅绝缘层材料,增加栅绝缘层的厚度以及在栅极和漏极之间引入漏极偏移区技术,以优化器件电场分布,提高器件击穿电压。然而,工艺的优化增加制备成本,高介电常数的栅绝缘层材料自身较差的界面特性会引入严重的可靠性问题,增加栅绝缘层厚度会弱化栅电极对IGZO有源层的调控,恶化器件的输出电流密度。此外,漏极偏移区结构虽然有效降低了漏极附近电场分布,提高器件击穿电压,但同时也引入了高阻区(即,IGZO有源层中非栅控的漂移区结构)显著增加了器件的导通电阻,牺牲了器件电流密度。据此,目前IGZO薄膜晶体管的设计在击穿电压(BV)与电流密度(I d)之间存在着不容忽视的矛盾关系。那么,为了缓和BVI d之间的矛盾,势必需要一种新器件结构以取得击穿电压和电流密度之间的折衷优化设计,提升IGZO薄膜晶体管的功率密度。
发明内容
解决的技术问题:为解决IGZO薄膜晶体管在提升耐压能力的同时导致电流密度被显著降低的问题,本申请提出了一种非晶氧化物半导体薄膜晶体管及其制备方法。
技术方案:
一种非晶氧化物半导体薄膜晶体管,包括衬底层、支撑层、栅电极层、栅绝缘层、IGZO有源层、刻蚀阻挡层、源区电极、漏区电极以及漏极场板;所述支撑层位于所述衬底层上表面,并完全覆盖衬底层;所述栅电极层设于所述支撑层上表面,其长度小于支撑层长度,所述栅电极层水平方向上与所述源区电极存在不小于1μm的交叠区域长度,与所述漏区电极在水平方向上存在不小于0.5μm的非交叠区域长度,该非交叠区域形成漏极偏移区;所述栅绝缘层覆盖于所述栅电极层上,并与支撑层相连;所述IGZO有源层设于所述栅绝缘层上,所述刻蚀阻挡层形成于所述IGZO有源层上表面,左侧起点在水平位置上与所述源区电极的右侧终点相切,所述刻蚀阻挡层右侧终点在水平位置上超出栅电极层右侧终点,且与漏区电极左侧起点相切,所述IGZO有源层覆盖于栅绝缘层上表面,与栅电极层在水平位置交叠形成栅控区,所述栅控区在水平方向上与源区电极无交叠;所述刻蚀阻挡层超出栅电极层右侧末端,且水平位置上与漏极偏移区域交叠的位置形成非栅控IGZO漂移区;所述刻蚀阻挡层在水平位置与所述漏极场板交叠区域形成场氧化层,左右两端分别与源区电极、漏区电极相连;所述源区电极位于IGZO有源层上表面左侧,所述漏区电极设于所述IGZO有源层上表面右侧,所述漏极场板形成于刻蚀阻挡层上表面的一侧,并与漏区电极相连;所述漏极场板完全覆盖所述漏区电极与栅电极层之间形成的漏极偏移区,以实现对非栅控IGZO漂移区中载流子浓度的调控作用,所述漏极场板右侧与所述漏区电极左侧末端相连,所述漏极场板左侧在水平方向上超出栅电极层右侧末端,且与栅电极层在水平方向上存在长度不小于0.5μm的交叠区,重塑了漏区电极左末端附近处栅绝缘层中的电场分布。
进一步地,所述衬底层是本领域习知的刚性衬底或柔性衬底,为硅、蓝宝石、玻璃、聚酰亚胺(PI)、聚甲基丙烯酸甲酯(PMMA)、聚氯乙烯(PVC)、聚苯乙烯(PS)、聚碳酸酯(PC)中的一种。
进一步地,所述刻蚀阻挡层的材质为氮化硅、氧化铝、氧化铪、氮化铝、氧化镧或氧化铌;所述刻蚀阻挡层的厚度为20 nm-200 nm。
进一步地,所述的源区电极、漏区电极以及漏极场板的材质为金属钛、钼、镊、铬、金中的一种或多种,所述源区电极、漏区电极以及漏极场板的厚度为80nm-150nm。
一种非晶氧化物半导体薄膜晶体管的制备方法,包括以下步骤:
S1制备衬底层:获取衬底层,依次通过丙酮、乙醇以及去离子水在100W的功率下对所述衬底层进行超声清洗处理;
S2制备支撑层:在所述衬底层上采用等离子增强化学气相沉积(PECVD)工艺沉积二氧化硅(SiO2)作为支撑层;
S3制备栅电极层:在所述支撑层的上表面通过标准光刻工艺,得到图形化的光刻胶掩膜层,采用基底温度为25℃的直流溅射工艺在含有上述光刻胶掩膜层的支撑层上表面上形成金属钼(Mo),随后采用标准剥离工艺在所述支撑层上得到目标图形化的栅电极层;
S4制备栅绝缘层:采用等离子增强化学气相沉积(PECVD)工艺在所述栅电极层上表面生长SiO2作为栅绝缘层,随后将该薄膜晶体管半成品在N2:O2=1000:100sccm混合氛围下置于400℃环境中退火0.5h;
S5制备IGZO有源层:采用磁控溅射工艺在所述栅绝缘层上表面沉积IGZO薄膜形成IGZO有源层,随后采用标准光刻工艺在IGZO有源层上表面形成光刻胶阻挡层,通过标准湿法刻蚀工艺在光刻胶阻挡层上形成IGZO有源层的目标图形,随后将覆盖有所述目标图形的IGZO有源层在Ar气氛围下350℃退火1h;
S6制备刻蚀阻挡层:在所述IGZO有源层上表面采用沉积工艺沉积氮化硅(Si3N4)作为刻蚀阻挡层,随后采用标准光刻工艺在所述刻蚀阻挡层表面形成光刻胶阻挡层,借助电感耦合等离子体刻蚀(ICP)工艺在光刻胶阻挡层上形成刻蚀阻挡层的目标图形,得到刻蚀阻挡层;
S7制备源区电极、漏区电极与漏极场板:对表面覆盖有所述光刻胶掩膜层的IGZO有源层和刻蚀阻挡层在功率200W,压强0.2mbar条件下进行Ar等离子体对其表面进行4min的轰击处理,使得源/漏区电极金属可以与IGZO有源层形成良好的欧姆接触,随后用直流溅射工艺或电子束蒸发工艺在所述刻蚀阻挡层和未被刻蚀阻挡层覆盖的所述IGZO有源层上表面形成源区电极、漏区电极与漏极场板。
进一步地,步骤S2所述等离子增强化学气相沉积(PECVD)工艺采用基底温度200℃,射频功率80W,反应压力50mtorr,源气体成分为N2O:SiH4=600:80sccm的工艺条件。
进一步地,步骤S4所述等离子增强化学气相沉积(PECVD)工艺采用基底温度为350℃、射频功率为100 W、反应压力为50 mtorr,源气体成分为N2O:SiH4=600:100sccm的工艺条件。
进一步地,步骤S5所述磁控溅射工艺采用原子比为In:Ga:Zn:O=1:1:1:4的铟镓锌氧陶瓷靶材,基底加热温度50℃、射频功率150 W、腔体压强5 mtorr的工艺条件;所述湿法刻蚀采用浓度为0.2mol/L的盐酸溶剂进行。
进一步地,步骤S6中所述的沉积工艺为等离子增强型化学气相沉积(PECVD)工艺、原子层沉积工艺、磁控溅射工艺中的一种。
进一步地,步骤S6中所述的沉积工艺采用基底温度为30℃、射频功率为70W、反应压力为50 mtorr,以及源气体成分为N2:SiH4=600:100sccm的等离子增强型化学气相沉积(PECVD)工艺。
有益效果
1.漏极场板覆盖于栅电极与漏区电极之间的漏极偏移区上方,以实现对漏极偏移区处IGZO有源层漂移区中载流子浓度的调控作用,缓解电流密度损失,其输出电流较现有技术至少提升了17%;
2.漏极场板结构重塑了漏区电极附近处栅绝缘层中的电场分布,提高了反向阻断电压,实现具有高阻断电压和大电流密度的IGZO薄膜晶体管;
3.水平方向上位于漏极场板下方的刻蚀阻挡层作为场氧化层可以有效增强漏极场板对IGZO漂移区中载流子浓度的调控作用,能够降低栅绝缘层中以及刻蚀阻挡层中的电场分布,有效提升器件的耐压能力以及电流密度。
附图说明
图1是现有的传统IGZO薄膜晶体管的结构示意图;
图2是带有漏偏移区IGZO薄膜晶体管的结构示意图;
图3是本发明实施例中IGZO薄膜晶体管的结构示意图;
图4是本发明实施例中IGZO薄膜晶体管的制备工艺流程图;
图5是本发明实施例与对比例的IGZO薄膜晶体管栅绝缘层中电场分布图;
图6是本发明实施例与对比例的IGZO薄膜晶体管的输出特性曲线图。
附图说明标记:1-衬底层、2-支撑层、3-栅电极层、4-栅绝缘层、5-IGZO有源层、6-刻蚀阻挡层、7a-源区电极、7b-漏区电极、7c-漏极场板。
具体实施方式
下面的实施例可使本专业技术人员更全面地理解本发明,但不以任何方式限制本发明。
实施例1
一种非晶氧化物半导体薄膜晶体管的制备方法,包括如下步骤:
S1制备衬底层1:选用透明玻璃作为衬底材料,依次通过丙酮、乙醇以及去离子水在100W的功率下对所述衬底进行超声清洗处理,得到后续工艺中所采用的衬底层1;
S2制备支撑层2:通过等离子增强化学气相沉积(PECVD)工艺在所述衬底层1上沉积二氧化硅(SiO2)作为支撑层2,支撑层2是在基底温度为200℃、射频功率为80 W、反应压力为50 mtorr,以及源气体成分为N2O:SiH4=600:80sccm的PECVD工艺条件下进行制备的;
S3制备栅电极层3:通过在支撑层2的上表面进行标准光刻工艺,得到图形化的光刻胶掩膜层,采用基底温度为25℃的直流溅射工艺在含有上述光刻胶掩膜层的薄膜晶体管半成品上形成金属钼(Mo),随后采用标准剥离工艺在所述支撑层2上得到目标图形化的栅电极层3;
S4制备栅绝缘层4:通过等离子增强化学气相沉积(PECVD)工艺在所述栅电极层3的上表面生长SiO2作为栅绝缘层4,所述栅绝缘层4是在基底温度为350℃、射频功率为100W、反应压力为50 mtorr,以及源气体成分为N2O:SiH4=600:100sccm的PECVD工艺条件下进行制备的,随后将覆盖有所述栅绝缘层4的薄膜晶体管半成品在N2:O2=1000:100sccm混合氛围下置于400℃环境中退火半小时;
S5制备IGZO有源层5:通过磁控溅射工艺在所述栅绝缘层4上表面沉积IGZO薄膜制备IGZO有源层5,在本实施例中采用原子比为In:Ga:Zn:O=1:1:1:4的铟镓锌氧陶瓷靶材,在基底加热温度50℃、射频功率150 W、腔体压强5 mtorr的溅射工艺条件下进行制备,随后采用标准光刻工艺在所述IGZO有源层5表面形成光刻胶阻挡层,再采用标准湿法刻蚀工艺在上述制备的光刻胶阻挡层上形成IGZO有源层5的目标图形,所述湿法刻蚀是采用浓度为0.2mol/L的盐酸溶剂,随后将覆盖有所述图形化的IGZO薄膜的样品在Ar气氛围下350℃退火1h;
S6制备刻蚀阻挡层6:通过等离子增强化学气相沉积(PECVD)工艺在所述IGZO有源层5上表面沉积氮化硅(Si3N4)作为刻蚀阻挡层6,所述刻蚀阻挡层6是在基底温度30℃、射频功率70 W、反应压力50 mtorr,以及源气体成分N2:SiH4=600:100sccm的PECVD工艺条件下进行沉积制备操作,随后采用标准光刻工艺在所述刻蚀阻挡层6表面形成光刻胶阻挡层,将表面覆盖有所述光刻胶阻挡层的样品借助电感耦合等离子体刻蚀(ICP)工艺形成刻蚀阻挡层的目标图形,随后去除光刻胶阻挡层;
S7制备源区电极7a、漏区电极7b以及漏极场板7c:通过标准光刻工艺在在所述刻蚀阻挡层6上表面形成光刻胶掩膜层,对表面覆盖有所述光刻胶掩膜层的薄膜晶体管半成品在功率200W,压强0.2mbar条件下进行Ar等离子体对其表面进行4min的轰击处理用具有高能量的Ar离子对其表面进行轰击处理,使得源区电极7a、漏区电极7b可以与IGZO有源层5形成良好的欧姆接触,随后,将表面Ar离子处理过的衬底上采用电子束蒸发工艺沉积金属金(Au),再通标准剥离工艺形成图形化的源区电极7a、漏区电极7b以及漏极场板7c。
对比例1
如图1所示,一种现有的传统IGZO薄膜晶体管,包括玻璃基板、支撑层、栅电极层、栅绝缘层、IGZO有源层、刻蚀阻挡层、源区电极、漏区电极;所述支撑层位于所述玻璃基板上表面,并完全覆盖玻璃基板;所述栅电极层设于所述支撑层上表面,其长度小于支撑层长度;所述栅绝缘层覆盖于所述栅电极层上,并与支撑层相连;所述IGZO有源层设于所述栅绝缘层上,所述刻蚀阻挡层形成于所述IGZO有源层上表面,左侧起点在水平位置上与所述源区电极的右侧终点相切,所述刻蚀阻挡层右侧终点在水平位置上超出栅电极层右侧终点,且与漏区电极左侧起点相切;所述刻蚀阻挡层长度小于栅电极层长度。
对比例2
如图2所示,一种带有漏极偏移区域的IGZO薄膜晶体管,包括玻璃基板、支撑层、栅电极层、栅绝缘层、IGZO有源层、刻蚀阻挡层、源区电极、漏区电极;所述支撑层位于所述玻璃基板上表面,并完全覆盖玻璃基板;所述栅电极层设于所述支撑层上表面,其长度小于支撑层长度,所述栅电极层水平方向上与所述源区电极存在10μm交叠区域,与所述漏区电极在水平方向上存在0.5μm的非交叠区域,该非交叠区域形成漏极偏移区;所述栅绝缘层覆盖于所述栅电极层上,并与支撑层相连;所述IGZO有源层设于所述栅绝缘层上,所述刻蚀阻挡层形成于所述IGZO有源层上表面,左侧起点在水平位置上与所述源区电极的右侧终点相切,所述刻蚀阻挡层右侧终点在水平位置上超出栅电极层右侧终点,且与漏区电极左侧起点相切;所述漏区电极长度小于源区电极长度。
图5是本发明实施例与对比例的IGZO薄膜晶体管栅绝缘层中电场分布图,据报道氧化硅介质的理想临界击穿电场强度为10 MV/cm,由此,图5给出了对比例和实施例在未施加栅偏置电压下,在栅电极右侧末端附近的栅绝缘层位置处电场强度与漏极偏置电压之间的增长比例关系,以及对应的击穿电压;图示中的对比例1是现有传统结构的IGZO薄膜晶体管,漏区电极与栅电极的交叠区中的电场分布随漏极电压的增加而急剧上升,栅绝缘层中电场强度急剧增加,且击穿电压为50V,对比例2和本实施例都是带有漏极偏移区结构的IGZO薄膜晶体管,通过在漏区电极与栅电极之间引入长度为0.5μm非交叠区域,有效降低了单位漏极电压增长下栅绝缘层中的电场强度的增加幅度,分别将击穿电压从传统结构的50V提升至150V与125V,其中,本实施例是本发明提出的带有漏极场板7c结构的IGZO薄膜晶体管,漏极场板覆盖在0.5μm非交叠区域上方且水平方向上与栅电极存在2 μm的交叠长度,实施例借助漏极场板7c结构实现对漏极偏移区中电场分布以及载流子浓度的调控实现缓解栅绝缘层中的电场聚集现象。
图6是本发明实施例与对比例的IGZO薄膜晶体管的输出特性曲线图,对比例1是现有传统结构的IGZO薄膜晶体管,对比例2是带有漏极偏移区结构的IGZO薄膜晶体管,因为在漏区电极与栅电极之间引入具有高阻特性的IGZO漂移区结构,会导致对比例2的输出电流相较于对比例1会降低14%(I 对比例1 = 25μA, I 对比例2 = 22μA), 由此直观得出,对比例2在提高击穿电压的同时却牺牲了电流密度,与之不同的是,本发明提出的实施例通过在漏极偏移区结构的基础上设计具有漏极场板7c结构的IGZO薄膜晶体管,漏极场板7c结构通过调控漏极偏移区中载流子浓度有效降低导通电阻,提高输出电流,如图6所示,实施例的输出电流相较于传统IGZO薄膜晶体管(对比例1)提升了17%(I 实施例 = 30μA, I 对比例1 = 25μA),因此实施例在有效缓解栅绝缘层中电场峰值的同时通过对偏移区中载流子分布的调控降低了晶体管的导通电阻,提高了输出电流,为击穿电压和输出电流之间的折衷设计提供了行之有效的解决办法。

Claims (10)

1.一种非晶氧化物半导体薄膜晶体管,其特征在于:包括衬底层(1)、支撑层(2)、栅电极层(3)、栅绝缘层(4)、IGZO有源层(5)、刻蚀阻挡层(6)、源区电极(7a)、漏区电极(7b)以及漏极场板(7c);所述支撑层(2)位于所述衬底层(1)的上表面,并完全覆盖衬底层(1);所述栅电极层(3)设于所述支撑层(2)的上表面,其长度小于支撑层(2)长度,所述栅电极层(3)水平方向上与源区电极(7a)存在不小于1μm的交叠区域长度,与漏区电极(7b)在水平方向上存在不小于0.5μm的非交叠区域长度,该非交叠区域形成漏极偏移区;所述栅绝缘层(4)覆盖于所述栅电极层(3)上,并与支撑层(2)相连;所述IGZO有源层(5)设于所述栅绝缘层(4)上,所述刻蚀阻挡层(6)形成于所述IGZO有源层(5)上表面,左侧起点在水平位置上与所述源区电极(7a)的右侧终点相切,所述刻蚀阻挡层(6)右侧终点在水平位置上超出栅电极层(3)右侧终点,且与漏区电极(7b)左侧起点相切,所述IGZO有源层(5)覆盖于栅绝缘层(4)上表面,与栅电极层(3)在水平位置交叠形成栅控区,所述栅控区在水平方向上与源区电极(7a)无交叠;所述刻蚀阻挡层(6)超出栅电极层(3)右侧末端,且水平位置上与漏极偏移区域交叠的位置形成非栅控IGZO漂移区;所述刻蚀阻挡层(6)在水平位置与所述漏极场板(7c)交叠区域形成场氧化层,左右两端分别与源区电极(7a)、漏区电极(7b)相连;所述源区电极(7a)位于IGZO有源层(5)上表面左侧,所述漏区电极(7b)设于所述IGZO有源层(5)上表面右侧,所述漏极场板(7c)形成于刻蚀阻挡层(6)上表面的一侧,并与漏区电极(7b)相连;所述漏极场板(7c)完全覆盖所述漏区电极(7b)与栅电极层(3)之间形成的漏极偏移区,以实现对非栅控IGZO漂移区中载流子浓度的调控作用,所述漏极场板(7c)右侧与所述漏区电极(7b)左侧末端相连,所述漏极场板(7c)左侧在水平方向上超出栅电极层(3)右侧末端,且与栅电极层(3)在水平方向上存在长度不小于0.5μm的交叠区,重塑了漏区电极(7b)左末端附近处栅绝缘层(4)中的电场分布。
2.根据权利要求1所述的一种非晶氧化物半导体薄膜晶体管,其特征在于:所述衬底层(1)是刚性衬底或柔性衬底,为硅、蓝宝石、玻璃、聚酰亚胺(PI)、聚甲基丙烯酸甲酯(PMMA)、聚氯乙烯(PVC)、聚苯乙烯(PS)、聚碳酸酯(PC)中的一种。
3.根据权利要求1所述的一种非晶氧化物半导体薄膜晶体管,其特征在于:所述刻蚀阻挡层(6)的材质为氮化硅、氧化铝、氧化铪、氮化铝、氧化镧或氧化铌;所述刻蚀阻挡层(6)的厚度为20 nm-200 nm。
4.根据权利要求1所述的一种非晶氧化物半导体薄膜晶体管,其特征在于:所述的源区电极(7a)、漏区电极(7b)以及漏极场板(7c)的材质为金属钛、钼、镊、铬、金中的一种或多种,所述源区电极(7a)、漏区电极(7b)以及漏极场板(7c)的厚度为80 nm-150 nm。
5.一种非晶氧化物半导体薄膜晶体管的制备方法,其特征在于,包括以下步骤:
S1制备衬底层(1):获取衬底层(1),依次通过丙酮、乙醇以及去离子水在100W的功率下对所述衬底层进行超声清洗处理;
S2制备支撑层(2):在所述衬底层(1)上采用等离子增强化学气相沉积(PECVD)工艺沉积二氧化硅(SiO2)作为支撑层(2);
S3制备栅电极层(3):在所述支撑层(2)的上表面通过标准光刻工艺,得到图形化的光刻胶掩膜层,采用基底温度为25℃的直流溅射工艺在含有上述光刻胶掩膜层的支撑层(2)上表面上形成金属钼(Mo),随后采用标准剥离工艺在所述支撑层(2)上得到目标图形化的栅电极层(3);
S4制备栅绝缘层(4):采用等离子增强化学气相沉积(PECVD)工艺在所述栅电极层(3)上表面生长SiO2作为栅绝缘层(4),随后将该薄膜晶体管半成品在N2:O2=1000:100sccm混合氛围下置于400℃环境中退火0.5h;
S5制备IGZO有源层(5):采用磁控溅射工艺在所述栅绝缘层(4)上表面沉积IGZO薄膜形成IGZO有源层(5),随后采用标准光刻工艺在IGZO有源层(5)上表面形成光刻胶阻挡层,通过标准湿法刻蚀工艺在光刻胶阻挡层上形成IGZO有源层(5)的目标图形,随后将覆盖有所述目标图形的IGZO有源层(5)在Ar气氛围下350℃退火1h;
S6制备刻蚀阻挡层(6):在所述IGZO有源层(5)上表面采用沉积工艺沉积氮化硅(Si3N4)作为刻蚀阻挡层(6),随后采用标准光刻工艺在所述刻蚀阻挡层(6)表面形成光刻胶阻挡层,借助电感耦合等离子体刻蚀(ICP)工艺在光刻胶阻挡层上形成刻蚀阻挡层(6)的目标图形,得到刻蚀阻挡层(6);
S7制备源区电极(7a)、漏区电极(7b)与漏极场板(7c):对表面覆盖有所述光刻胶掩膜层的IGZO有源层(5)和刻蚀阻挡层(6)在功率200W,压强0.2mbar条件下进行Ar等离子体对其表面进行4min的轰击处理,使得源/漏区电极金属可以与IGZO有源层(5)形成良好的欧姆接触,随后用直流溅射工艺或电子束蒸发工艺在所述刻蚀阻挡层(6)和未被刻蚀阻挡层覆盖的所述IGZO有源层(5)上表面形成源区电极(7a)、漏区电极(7b)与漏极场板(7c)。
6.根据权利要求5所述的一种非晶氧化物半导体薄膜晶体管的制备方法,其特征在于:步骤S2所述等离子增强化学气相沉积(PECVD)工艺采用基底温度200℃,射频功率80W,反应压力50mtorr,源气体成分为N2O:SiH4=600:80sccm的工艺条件。
7.根据权利要求5所述的一种非晶氧化物半导体薄膜晶体管的制备方法,其特征在于:步骤S4所述等离子增强化学气相沉积(PECVD)工艺采用基底温度为350℃、射频功率为100W、反应压力为50 mtorr,源气体成分为N2O:SiH4=600:100sccm的工艺条件。
8.根据权利要求5所述的一种非晶氧化物半导体薄膜晶体管的制备方法,其特征在于:步骤S5所述磁控溅射工艺采用原子比为In:Ga:Zn:O=1:1:1:4的铟镓锌氧陶瓷靶材,基底加热温度50℃、射频功率150 W、腔体压强5 mtorr的工艺条件;所述湿法刻蚀采用浓度为0.2mol/L的盐酸溶剂进行。
9.根据权利要求5所述的一种非晶氧化物半导体薄膜晶体管的制备方法,其特征在于:步骤S6中所述的沉积工艺为等离子增强型化学气相沉积(PECVD)工艺、原子层沉积工艺、磁控溅射工艺中的一种。
10.根据权利要求9所述的一种非晶氧化物半导体薄膜晶体管的制备方法,其特征在于:步骤S6中所述的沉积工艺采用基底温度为30℃、射频功率为70 W、反应压力为50mtorr,以及源气体成分为N2:SiH4=600:100sccm的等离子增强型化学气相沉积(PECVD)工艺。
CN202210672743.8A 2022-06-15 2022-06-15 一种非晶氧化物半导体薄膜晶体管及其制备方法 Active CN115084276B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210672743.8A CN115084276B (zh) 2022-06-15 2022-06-15 一种非晶氧化物半导体薄膜晶体管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210672743.8A CN115084276B (zh) 2022-06-15 2022-06-15 一种非晶氧化物半导体薄膜晶体管及其制备方法

Publications (2)

Publication Number Publication Date
CN115084276A CN115084276A (zh) 2022-09-20
CN115084276B true CN115084276B (zh) 2024-06-18

Family

ID=83251215

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210672743.8A Active CN115084276B (zh) 2022-06-15 2022-06-15 一种非晶氧化物半导体薄膜晶体管及其制备方法

Country Status (1)

Country Link
CN (1) CN115084276B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105006487A (zh) * 2015-07-14 2015-10-28 北京大学 顶栅自对准金属氧化物半导体薄膜晶体管及制备方法
CN113270501A (zh) * 2021-05-19 2021-08-17 东南大学 一种功率igzo薄膜晶体管及其制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103346093B (zh) * 2013-06-13 2015-12-23 北京大学深圳研究生院 源/漏区抬高的顶栅自对准薄膜晶体管及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105006487A (zh) * 2015-07-14 2015-10-28 北京大学 顶栅自对准金属氧化物半导体薄膜晶体管及制备方法
CN113270501A (zh) * 2021-05-19 2021-08-17 东南大学 一种功率igzo薄膜晶体管及其制备方法

Also Published As

Publication number Publication date
CN115084276A (zh) 2022-09-20

Similar Documents

Publication Publication Date Title
US7883934B2 (en) Method of fabricating oxide semiconductor device
US8058096B2 (en) Microelectronic device
CN1853261A (zh) 单个或多个栅极场板的制造
TW201138106A (en) Transistor
CN113594226B (zh) 一种基于平面纳米线沟道的高线性hemt器件及制备方法
WO2024078637A1 (zh) 一种高耐压、低导通电阻igzo薄膜晶体管及其制备方法
CN111430240A (zh) 基于场板复合结构的GaN器件及其制备方法
CN112133756A (zh) 基于t型栅结构的pn结栅控氧化镓场效应晶体管及其制备方法
WO2024198851A1 (zh) 氮化镓基器件及其制备方法
CN115132848B (zh) 一种高功率密度igzo薄膜晶体管及其制造方法
CN109690786B (zh) 异质结遂穿场效应晶体管及其制备方法
CN113178480A (zh) 具有栅漏复合阶梯场板结构的增强型hemt射频器件及其制备方法
CN115084276B (zh) 一种非晶氧化物半导体薄膜晶体管及其制备方法
CN209766428U (zh) 一种新型mis-hemt器件结构
WO2023241006A1 (zh) 一种基于igzo薄膜晶体管的反相器及其制备方法
CN116387361A (zh) SiO2阻挡层Ga2O3垂直UMOS晶体管及其制备方法
CN116072706A (zh) 一种氧化镓异质结隧穿场效应晶体管及其制备方法
CN113257896B (zh) 多场板射频hemt器件及其制备方法
CN111430459B (zh) AlGaAs/GaAs高电子迁移率晶体管及制备方法
CN114141767A (zh) 一种IGZO晶体管和GaN HEMT栅控电路的集成结构及其制备方法
CN112825329B (zh) 一种高线性度复合绝缘侧栅结构的GaN晶体管器件
CN112825330B (zh) 一种高线性度复合栅结构的GaN晶体管器件及其制备方法
CN113871488A (zh) 一种复合结构的垂直氧化镓异质结二极管及其制作方法
CN107068567B (zh) 一种射频vdmos晶体管的金属栅与场板结构及其制备方法
CN116504815B (zh) 一种高功率a-IGZO薄膜晶体管及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant