CN113871488A - 一种复合结构的垂直氧化镓异质结二极管及其制作方法 - Google Patents

一种复合结构的垂直氧化镓异质结二极管及其制作方法 Download PDF

Info

Publication number
CN113871488A
CN113871488A CN202111140212.6A CN202111140212A CN113871488A CN 113871488 A CN113871488 A CN 113871488A CN 202111140212 A CN202111140212 A CN 202111140212A CN 113871488 A CN113871488 A CN 113871488A
Authority
CN
China
Prior art keywords
thickness
layer
nio
field plate
anode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111140212.6A
Other languages
English (en)
Inventor
周弘
董鹏飞
张进成
刘志宏
郝跃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xidian University
Original Assignee
Xidian University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xidian University filed Critical Xidian University
Priority to CN202111140212.6A priority Critical patent/CN113871488A/zh
Publication of CN113871488A publication Critical patent/CN113871488A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/42—Bombardment with radiation
    • H01L21/423—Bombardment with radiation with high-energy radiation
    • H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种复合结构垂直氧化镓异质结二极管，主要解决现有氧化镓导热性差、击穿电压高，且与低电阻不可兼得的问题。其自下而上包括阴极电极、n‑Ga2O3衬底层、n‑Ga2O3外延层、边缘终端、p‑NiOx低掺层、p‑NiOx高掺层、阳极电极、场板介质和场板金属。该n‑Ga2O3衬底层减薄至原来的二分之一厚度；该p‑NiOx低掺层的掺杂浓度为1×1017cm‑3‑9×1018cm‑3，厚度为200nm‑400nm；该p‑NiOx高掺层的掺杂浓度1×1019cm‑3‑9×1019cm‑3，厚度为100nm‑200nm。本发明提高了击穿电压，减小了反向漏电，提升了开关比，可用于制备大功率集成电路。

Description

一种复合结构的垂直氧化镓异质结二极管及其制作方法
技术领域
本发明属于半导体器件技术领域，具体涉及一种复合结构垂直氧化镓异质结二极管，可用于制作大功率集成电路。
技术背景
氧化镓共有α、β、γ、δ和ε五种晶型，其中单斜的β-Ga2O3具有最好的热稳定性，其他亚稳定相很容易在高温下转变成β-Ga2O3，因此目前大部分研究都是围绕β-Ga2O3展开的。β-Ga2O3具有超大的禁带宽度(4.4-4.9eV)，这一特征使其电离率较低从而击穿场强较高，约为8MV/cm，其是Si的20倍以上，是SiC和GaN的两倍多。此外，β-Ga2O3的Baliga品质因数是4H-SiC的8倍以上，GaN的4倍以上；高频Baliga优值分别是Si的150倍，是4H-SiC的3倍、GaN的1.5倍。由于Ga2O3材料的导通电阻理论值很低，因而在相同条件下，由Ga2O3材料制得的单极器件的导通损耗比SiC、GaN器件低至少一个数量级，这有利于提高器件的效率。
综上分析，β-Ga2O3是一种具有很大发展前景的功率半导体材料，基于β-Ga2O3的功率半导体器件在高频、高压、大功率应用中具有很大潜能。
理想的n型和p型半导体是制备高质量半导体器件的前提和基础，Varley等人在实验中证实，由于生长环境不同，在氧化镓生长的过程中，容易引入Si、Ge、Sn、F、Cl等原子，这些原子会使氧化镓呈现出n型导电的特性。目前，β-Ga2O3只能实现有效n型掺杂，掺杂效果较好的n型掺杂元素为Si和Sn，且通过掺杂Si和Sn可以实现n型氧化镓晶体载流子在一个较大范围内的调控。相比于氧化镓晶体的n型掺杂，p型掺杂较难实现，尤其是载流子浓度较高的p型掺杂。而难以获得有效p型掺杂的原因主要有：n型背景载流子的影响；缺少有效的浅能级受主杂质；受主杂质离子易钝化且激活率低，存在自缺陷效应。因此，针对氧化镓基器件的研究也主要集中在n型β-Ga2O3基器件，对于p型导电单晶、薄膜及p型沟道器件的研究成果很少，缺乏p型掺杂以及导热性差制约了氧化镓基器件的发展和应用。
发明内容
本发明目的在于针对上述现有技术的不足，提出一种基于p-NiOx与n型Ga2O3形成异质结的一种复合结构垂直氧化镓异质结二极管，以提高器件的击穿电压、降低导通电阻，提升Ga2O3导热性，有效改善器件性能。
本发明的技术思路是：通过用减薄机将氧化镓衬底层减薄，再用抛光机处理界面，来提高器件的导热能力，降低导通电阻，并且采用Mg离子注入当做边缘终端，在Ga2O3外延层上生长一层低掺杂p-NiOx，之后再生长一层高掺杂p-NiOx，采用双层p-NiOx以减弱结处Ga2O3电场强度，配合场板结构进一步减弱结处Ga2O3电场强度，提高器件击穿电压。由于Ga2O3和NiOx均有高掺层，因此由于电导调制效应，可进一步降低其导通电阻。
根据上述思路，本发明的技术方案如下：
1.一种复合结构的垂直氧化镓异质结二极管，自下而上包括：阴极电极、n-Ga2O3衬底层、n-Ga2O3外延层、边缘终端、p-NiOx低掺层、p-NiOx高掺层和阳极电极，其特征在于：
所述n-Ga2O3衬底层减薄至厚度为10nm-600um，以增加其导热能力；
所述p-NiOx低掺层，掺杂浓度NA1＝1×1017cm-3-9×1018cm-3，厚度为200nm-400nm；
所述p-NiOx高掺层，掺杂浓度NA2＝1×1019cm-3-9×1019cm-3，厚度为100nm-200nm；
所述阳极电极上设有由场板介质和场板金属垂直分布的场板结构，以增强器件的耐压能力。
进一步，所述阴极电极，采用厚度为20nm-100nm的Ti及100nm-400nm的Au。
进一步，所述n-Ga2O3外延层，厚度为5-20um,掺杂浓度ND＝5×1015cm-3-5×1016cm-3。
进一步，所述边缘终端通过Mg离子注入形成，注入的Mg离子浓度为1×1019cm-3-1×1020cm-3，注入的最大深度为200nm-700nm。
进一步，所述阳极电极，采用厚度为20nm-100nm的Ni和100nm-400nm的Au。
进一步，所述场板介质，采用厚度为200-400nm的SiO2。
进一步，所述场板金属，采用的金属厚度为20nm-100nm的Ni和100nm-500nm的Au。
2.一种复合结构垂直氧化镓异质结二极管的制作方法，其特征在于，包括：
1)选择有外延层和衬底层的n-Ga2O3外延片，外延层掺杂浓度ND＝5×1015cm-3-5×1016cm-3、厚度为5um-20um，并将其依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min-10min，再用大量去离子水冲洗，之后用氮气吹干；
2)将清洗后n-Ga2O3外延片的n-Ga2O3衬底层进行减薄处理：
将n-Ga2O3外延层旋涂光刻胶，软烘，作为保护层；再将n-Ga2O3外延层用石蜡粘在减薄机的托盘上，进行研磨减薄至厚度为10nm-600um，再直接用抛光机对n-Ga2O3衬底层抛光；
将减薄抛光后的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min-10min，再用去离子水冲洗，之后用氮气吹干；
3)在清洗后n-Ga2O3外延片的衬底层上制作阴极电极：
通过电子束蒸发E-Beam系统在n-Ga2O3衬底层上淀积厚度为20nm-100nm的Ti和100nm-400nm的Au；
将淀积完金属后的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min-10min，再用大量去离子水冲洗，之后用氮气吹干，再在N2环境中，设置炉内退火温度为420℃-500℃，进行30s-5min的退火，以形成良好的欧姆接触；
4)制作边缘终端：
将退火后的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min-10min，再用大量去离子水冲洗，之后用氮气吹干；
在清洗后的n-Ga2O3外延片上先将光刻胶涂覆在待注入区域外的n-Ga2O3外延层上，再通过前烘、对准和曝光、显影及图形检测，得到未被光刻胶保护的待注入区域；
将样片阴极电极用石蜡粘在离子注入机的托盘上，进行Mg离子注入，注入最大深度200nm-700nm，被注入区Mg离子浓度达到1×1019cm-3-1×1020cm-3，形成边缘终端，注入区为环形，其中央为未被注入的n-Ga2O3外延层；
5)生长p-NiOx：
将注入后的样片放入丙酮中55℃-65℃水浴加热20min，再依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min-10min，再用大量去离子水冲洗，之后用氮气吹干；
用磁控溅射法依次溅射一层厚度为200nm-400nm掺杂浓度为NA1＝1×1017cm-3-9×1018cm-3的p-NiOx以及一层厚度为100nm-200nm掺杂浓度为NA2＝1×1019cm-3-9×1019cm-3的高掺杂p-NiOx；
6)在生长的高掺杂p-NiOx上进行光刻形成阳极区域，通过电子束蒸发E-Beam系统在阳极区域淀积厚度为20nm-100nm的Ni和100nm-400nm的Au，将淀积完金属后的样片放入丙酮溶液进行剥离，形成圆形阳极电极；
7)将剥离后的样片依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗5min-10min，并用氮气吹干；
8)用PECVD设备在样片阳极一面上生长一层厚度为200nm-400nm的SiO2作为场板介质；
9)在阳极上方场的板介质上刻蚀圆形通孔：
将生长SiO2后的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min-10min，再用大量去离子水冲洗，之后用氮气吹干；
将光刻胶涂覆在待刻蚀的SiO2层上，再通过前烘、对准和曝光、显影及图形检测，得到未被光刻胶保护的待刻蚀开孔区域；
用RIE刻蚀机将阳极上方的SiO2刻蚀掉，使阳极金属暴露出来，开孔面积小于阳极电极面积，使得阳极金属边缘仍在SiO2下；
将刻蚀开孔后的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min-10min，再用大量去离子水冲洗，之后用氮气吹干；
10)生长场板金属：
在样片开孔一面进行光刻形成场板金属区域，使场板金属面积大于阳极电极面积，场板金属边缘在阳极金属边缘外侧，并将阳极金属边缘围住，通过电子束蒸发E-Beam系统在开孔区域淀积厚度为20nm-100nm的Ni和厚度为100nm-500nm的Au，将淀积完金属后的样片放入丙酮溶液进行剥离，形成场板结构；
将形成场板结构的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min-10min，再用去离子水冲洗，之后用氮气吹干，完成器件制作。
本发明具有如下优点：
1.本发明由于将n-Ga2O3衬底层进行了减薄，使得n-Ga2O3总厚度较薄，有效增强了样片的散热能力。
2.本发明由于使用场板结构与双层p型层相结合，有效降低了结处的峰值电场，增大了器件的击穿电压。
3.本发明由于在n-Ga2O3外延层采用了离子注入技术作为边缘终端，降低了反向漏电，进一步增大了击穿电压，提高开关比。
4.本发明由于金半接触都采用高掺半导体层，形成了良好的欧姆接触，降低了器件功耗。
5.本发明由于电极处均为高掺层，因此可利用电导调制效应进一步降低导通电阻。
附图说明
图1为本发明复合结构垂直氧化镓异质结二极管的结构图；
图2为图1的俯视图；
图3为本发明制备复合结构垂直氧化镓异质结二极管流程示意图。
具体实施方式
以下结合附图对本发明的复合结构垂直氧化镓异质结二极管实施例做进一步详细描述。
参照图1和图2，本发明的复合结构垂直氧化镓异质结二极管，包括:阴极电极1、n-Ga2O3衬底层2、n-Ga2O3外延层3、边缘终端4、p-NiOx低掺层5、p-NiOx高掺层6、阳极电极7、场板介质8、场板金属9。其中，阴极电极1位于器件最底部，其采用厚度为20nm-100nm的Ti和100nm-400nm的Au；n-Ga2O3衬底层2位于阴极电极1上，两者之间形成欧姆接触；n-Ga2O3外延层3位于n-Ga2O3衬底2上；边缘终端4在n-Ga2O3外延层3内部，形状为环形，其中央为未注入的n-Ga2O3外延层，深度为200nm-700nm；p-NiOx低掺层5位于n-Ga2O3外延层3上；p-NiOx高掺层6位于p-NiOx低掺层5上；阳极电极7采用20nm-100nm的Ni和100nm-400nm的Au，其位于p-NiOx高掺层6上，两者形成欧姆接触；该阳极电极7在垂直方向上位于边缘终端4的正上方，面积大于边缘终端4中央的n-Ga2O3，电极边缘在边缘终端4上方；场板介质8为厚度200nm-400nm的SiO2，覆盖在阳极金属7与p-NiOx高掺层6之上；位于阳极金属7上方的SiO2设有圆形通孔，使得金属暴露在表面，该通孔小于阳极金属7面积，以使通孔能被阳极金属7边缘围住；场板金属9采用厚度为20nm-100nm的Ni和100nm-500nm的Au，其位于场板介质8上面，通过场板介质8的通孔与阳极金属7相连接，其面积大于阳极金属7的面积，使得场板金属9的金属边缘能将阳极金属7围住。
参照图2，本发明给出制作复合结构垂直氧化镓异质结二极管的如下三种实施例：
实施例1，制作减薄厚度为300um，厚度为300nm、浓度为NA1＝1×1018cm-3的p-NiOx低掺层，厚度为100nm、掺杂浓度为NA2＝1×1019cm-3的p-NiOx高掺层，氧化镓外延层厚度为10um，掺杂浓度ND＝6×1015cm-3，阳极金属半径为75um的氧化镓异质结晶体管。
步骤1，清洗外延片，如图3(a)。
选择氧化镓同质外延片并将其依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min，再用去离子水冲洗，之后用氮气吹干。
步骤2，将清洗后n-Ga2O3外延片的衬底层进行减薄处理，如图3(b)。
将n-Ga2O3外延层旋涂光刻胶，软烘，作为保护层。再将n-Ga2O3外延层用石蜡粘在减薄机的托盘上，进行研磨减薄，减薄300um，再直接用抛光机对n-Ga2O3衬底层抛光；
将减薄抛光后的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min，再用去离子水冲洗，之后用氮气吹干。
步骤3，在n-Ga2O3同质外延片的衬底上制作阴极电极，如图3(c)。
通过电子束蒸发E-Beam系统在清洗后的n-Ga2O3外延片的衬底层上淀积厚度为60nm/120nm的Ti/Au；
将淀积完金属后的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗8min，再用去离子水冲洗，之后用氮气吹干，再在N2环境中，设置炉内退火温度为475℃，进行1min的退火，以形成良好的欧姆接触。
步骤4，光刻得到未被光刻胶保护的待注入区域，如图3(d)。
步骤5，制作边缘终端，如图3(e)。
对光刻完成后形成的待注入区域进行Mg离子注入，注入深度500nm，Mg离子浓度为5×1019cm-3，形成边缘终端，再将该样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗8min后，用去离子水冲洗，并用氮气吹干。
步骤6，溅射双层p-NiOx，如图3(f)。
将注入后的样片依次放入丙酮溶液，60℃水浴加热20min，再依次放入丙酮溶液、无水乙醇溶液中各超声清洗8min，再用去离子水冲洗，之后用氮气吹干；
再用磁控溅射法在拥有边缘终端的n-Ga2O3外延层上生长一层厚度为300nm、浓度为NA＝1×1018cm-3的p-NiOx低掺层；
在p-NiOx低掺层上溅射一层厚度为100nm、掺杂浓度为NA＝1×1019cm-3的p-NiOx高掺层。
步骤7，制作阳极并清洗，如图3(g)。
在高掺NiOx层上进行半径为75um，光刻，以形成阳极区域，通过电子束蒸发E-Beam系统在阳极区域淀积厚度为60nm/120nm的Ni/Au，将淀积完金属后的样片放入丙酮溶液进行剥离，形成阳极电极；
将剥离后的样片依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗8min，并用氮气吹干。
步骤8，制作场板，完成器件制作。
用PECVD设备生长厚度为300nm的SiO2当做场板介质，覆盖住NiOx和阳极金属，如图3(h)；
在SiO2上进行光刻，在阳极金属上方进行开孔，将阳极金属上方的SiO2用RIE刻蚀机刻蚀掉，使小孔下的阳极金属暴露在外面，小孔半径为55um，小孔边缘被阳极金属边缘围住，形成场板介质通孔，如图3(i)。
在开孔的SiO2层上进行半径为95um的光刻形成场板金属区域，再通过电子束蒸发E-Beam系统在阳极区域淀积厚度为100nm/300nm的Ni/Au，将淀积完金属后的样片放入丙酮溶液进行剥离，形成场板金属，如图3(j)；
将剥离后的样片依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗5min，并用氮气吹干，完成器件制作。
实施例2，制作减薄厚度为350um，200nm厚度p-NiOx低掺层，浓度为NA1＝2×1018cm-3，80nm掺杂浓度为NA2＝2×1019cm-3的p-NiOx高掺层，氧化镓外延层厚度7.5um，掺杂浓度ND＝7×1015cm-3，阳极金属半径50um的氧化镓异质结晶体管。
步骤一，清洗外延片，如图3(a)。
本步骤的具体实现与实施例1的步骤1相同。
步骤二，将清洗后n-Ga2O3外延片的衬底层进行减薄处理，如图3(b)。
2.1)将n-Ga2O3外延层旋涂光刻胶，软烘，作为保护层，再将n-Ga2O3外延层用石蜡粘在减薄机的托盘上，进行研磨减薄，减薄至350um，再直接用抛光机对n-Ga2O3衬底层抛光；
2.2)将减薄抛光后的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min，再用去离子水冲洗，之后用氮气吹干。
步骤三，在n-Ga2O3同质外延片的衬底上制作阴极电极，如图3(c)。
3.1)通过电子束蒸发E-Beam系统在清洗后的n-Ga2O3外延片的衬底层上淀积厚度为50nm/100nm的Ti/Au；
3.2)将淀积完金属后的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗7min，再用去离子水冲洗，之后用氮气吹干；再在N2环境中，设置炉内退火温度为465℃，进行2min的退火，以形成良好的欧姆接触。
步骤四，制作边缘终端。
4.1)光刻得到未被光刻胶保护的待注入区域，如图3(d)。
4.2)对光刻完成后形成的待注入区域进行Mg离子注入，注入深度600nm，Mg离子浓度6×1019cm-3，形成边缘终端，再将样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗10min后，用去离子水冲洗，用氮气吹干，如图3(e)。
步骤五，溅射双层p-NiOx，如图3(f)。
5.1)将注入后的样片依次放入丙酮溶液，65℃水浴加热25min，再依次放入丙酮溶液、无水乙醇溶液中各超声清洗8min，再用去离子水冲洗，之后用氮气吹干；
5.2)用磁控溅射法在拥有边缘终端的n-Ga2O3外延层上生长一层厚度为200nm、浓度为NA1＝2×1018cm-3的p-NiOx低掺层；
5.3)在p-NiOx低掺层上溅射一层厚度为80nm、掺杂浓度为NA2＝2×1019cm-3的p-NiOx高掺层。
步骤六，制作阳极并清洗，如图3(g)。
6.1)在高掺NiOx层上进行光刻形成阳极区域，刻蚀的半径为50um，再通过电子束蒸发E-Beam系统在阳极区域淀积厚度为50nm/100nm的Ni/Au，将淀积完金属后的样片放入丙酮溶液进行剥离，形成阳极电极；
6.2)将形成阳极电极的样片依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗5min，并用氮气吹干。
步骤七，制作场板，完成器件制作。
7.1)用PECVD设备生长厚度为350nm的SiO2当做场板介质，覆盖住NiOx和阳极金属，如图3(h)；
7.2)在SiO2上形成通孔，如图3(i)。
在SiO2上进行光刻，在阳极金属上方进行开孔，将阳极金属上方的SiO2用RIE刻蚀机刻蚀掉，使小孔下的阳极金属暴露在外面，小孔半径为35um，小孔边缘被阳极金属边缘围住，形成场板介质通孔；
7.3)制作场板金属，完成器件制作，如图3(j)
在开孔的SiO2层上进行光刻形成场板金属区域，光刻的半径为65um，再通过电子束蒸发E-Beam系统在阳极区域淀积厚度为90nm/400nm的Ni/Au，将淀积完金属后的样片放入丙酮溶液进行剥离，形成场板金属。
7.4)将剥离后的样片依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗8min，并用氮气吹干，完成器件制作。
实施例3，制作减薄厚度为400um，260nm厚度p-NiOx低掺层，浓度为NA1＝1×1017cm-3，120nm掺杂浓度为NA2＝5×1019cm-3的p-NiOx高掺层，氧化镓外延层厚度5um，掺杂浓度ND＝1×1016cm-3，阳极金属半径100um的氧化镓异质结晶体管。
步骤A，清洗外延片，如图3(a)。
本步骤的具体实现与实施例1的步骤1相同。
步骤B，将清洗后n-Ga2O3外延片的背部n-Ga2O3衬底层进行减薄处理，如图3(b)。
将n-Ga2O3外延层旋涂光刻胶，软烘，作为保护层。再将n-Ga2O3外延层用石蜡粘在减薄机的托盘上，进行研磨减薄，减薄400um，再直接用抛光机对n-Ga2O3衬底层抛光；
将减薄抛光后的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗10min，再用去离子水冲洗，之后用氮气吹干。
步骤C，在n-Ga2O3同质外延片的衬底上制作阴极电极，如图3(c)。
先通过电子束蒸发E-Beam系统在n-Ga2O3外延片的背部n-Ga2O3衬底层上淀积厚度为30nm/120nm的Ti/Au；再将淀积完金属后的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗10min后，用去离子水冲洗并用氮气吹干；再在炉内温度为480℃的N2环境中进行2min的退火，形成良好的欧姆接触。
步骤D，制作边缘终端
先光刻得到未被光刻胶保护的待注入区域，如图3(d)；再对光刻完成后形成的待注入区域进行深度为400nm、浓度2×1019cm-3的Mg离子注入，形成边缘终端，如图3(e)；再将该样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗10min，并用去离子水和氮气分别进行冲洗和吹干。
步骤E，溅射双层p-NiOx，如图3(f)。
将注入后的样片依次放入丙酮溶液，维持其55℃水浴温度20min；再依次放入丙酮溶液、无水乙醇溶液中各超声清洗10min，再用去离子水冲洗并用氮气吹干；再用磁控溅射法在拥有边缘终端的n-Ga2O3外延层上生长一层厚度为260nm、浓度为NA1＝1×1017cm-3的p-NiOx低掺层；
在p-NiOx低掺层上溅射一层厚度为120nm、掺杂浓度为NA2＝5×1019cm-3的p-NiOx高掺层。
步骤F，制作阳极并清洗，如图3(g)。
在高掺NiOx层上进行光刻半径为100um的阳极区域，，通过电子束蒸发E-Beam系统在阳极区域淀积厚度为30nm/120nm的Ni/Au，将淀积完金属后的样片放入丙酮溶液进行剥离，形成阳极电极；再将其依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗10min，并用氮气吹干。
步骤G，制作场板，完成器件制作。
先用PECVD设备生长厚度为250nm的SiO2当做场板介质，覆盖住NiOx和阳极金属如图3(h)；再在SiO2上进行光刻，在阳极金属上方进行开孔，将阳极金属上方的SiO2用RIE刻蚀机刻蚀掉，使小孔下的阳极金属暴露在外面，小孔半径为90um，小孔边缘被阳极金属边缘围住，形成场板介质通孔，如图3(i)；
然后在开孔的SiO2层上进行半径为110um的光刻形成场板金属区域；通过电子束蒸发E-Beam系统在阳极区域淀积厚度为120nm/350nm的Ni/Au，将淀积完金属后的样片放入丙酮溶液进行剥离，形成场板金属如图3(j)；
最后将其再依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗10min，并用氮气吹干，完成器件制作。
以上仅是本发明的三种实施例，不能认定本发明的具体实施只局限于这些说明。显然对于本领域的专业人员来说，在了解本发明内容和原理后，都可能在不背离本发明的原理、结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (9)

1.一种复合结构的垂直氧化镓异质结二极管，自下而上包括：阴极电极(1)、n-Ga2O3衬底层(2)、n-Ga2O3外延层(3)、边缘终端(4)、p-NiOx低掺层(5)、p-NiOx高掺层(6)和阳极电极(7)，其特征在于：
所述n-Ga2O3衬底层(2)减薄至厚度为10nm-600um，以增加其导热能力；
所述p-NiOx低掺层(5)，掺杂浓度NA1＝1×1017cm-3-9×1018cm-3，厚度为200nm-400nm；
所述p-NiOx高掺层(6)，掺杂浓度NA2＝1×1019cm-3-9×1019cm-3，厚度为100nm-200nm；
所述阳极电极(7)上设有由场板介质(8)和场板金属(9)垂直分布的场板结构，以增强器件的耐压能力。
2.根据权利要求1所述的二极管，其中，阴极电极(1)采用厚度为20nm-100nm的Ti及100nm-400nm的Au。
3.根据权利要求1所述的二极管，其中，n-Ga2O3外延层(3)的厚度为5-20um,掺杂浓度ND＝5×1015cm-3-5×1016cm-3。
4.根据权利要求1所述的二极管，其中，边缘终端(4)为Mg离子注入形成，注入的Mg离子浓度为1×1019cm-3-1×1020cm-3，注入的最大深度为200nm-700nm。
5.根据权利要求1所述的二极管，其中：
所述阳极电极(7)，采用厚度为20nm-100nm的Ni和100nm-400nm的Au；
所述场板介质(8)，采用厚度为200-400nm的SiO2；
所述场板金属(9)，采用的金属厚度为20nm-100nm的Ni和100nm-500nm的Au。
6.一种复合结构垂直氧化镓异质结二极管的制作方法，其特征在于，包括：
1)选择有外延层和衬底层的n-Ga2O3外延片，外延层掺杂浓度ND＝5×1015cm-3-5×1016cm-3、厚度为5um-20um，并将其依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min-10min，再用大量去离子水冲洗，之后用氮气吹干；
2)将清洗后n-Ga2O3外延片的n-Ga2O3衬底层进行减薄处理：
将n-Ga2O3外延层旋涂光刻胶，软烘，作为保护层；再将n-Ga2O3外延层用石蜡粘在减薄机的托盘上，进行研磨减薄至厚度为10nm-600um，再直接用抛光机对n-Ga2O3衬底层抛光；
将减薄抛光后的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min-10min，再用去离子水冲洗，之后用氮气吹干；
3)在清洗后n-Ga2O3外延片的衬底层上制作阴极电极：
通过电子束蒸发E-Beam系统在n-Ga2O3衬底层上淀积厚度为20nm-100nm的Ti和100nm-400nm的Au；
将淀积完金属后的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min-10min，再用大量去离子水冲洗，之后用氮气吹干，再在N2环境中，设置炉内退火温度为420℃-500℃，进行30s-5min的退火，以形成良好的欧姆接触；
4)制作边缘终端：
将退火后的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min-10min，再用大量去离子水冲洗，之后用氮气吹干；
在清洗后的n-Ga2O3外延片上先将光刻胶涂覆在待注入区域外的n-Ga2O3外延层上，再通过前烘、对准和曝光、显影及图形检测，得到未被光刻胶保护的待注入区域；
将样片阴极电极用石蜡粘在离子注入机的托盘上，进行Mg离子注入，注入最大深度200nm-700nm，被注入区Mg离子浓度达到1×1019cm-3-1×1020cm-3，形成边缘终端，注入区为环形，其中央为未被注入的n-Ga2O3外延层；
5)生长p-NiOx：
将注入后的样片放入丙酮中55℃-65℃水浴加热20min，再依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min-10min，再用大量去离子水冲洗，之后用氮气吹干；
用磁控溅射法依次溅射一层厚度为200nm-400nm掺杂浓度为NA1＝1×1017cm-3-9×1018cm-3的p-NiOx以及一层厚度为100nm-200nm掺杂浓度为NA2＝1×1019cm-3-9×1019cm-3的高掺杂p-NiOx；
6)在生长的高掺杂p-NiOx上进行光刻形成阳极区域，通过电子束蒸发E-Beam系统在阳极区域淀积厚度为20nm-100nm的Ni和100nm-400nm的Au，将淀积完金属后的样片放入丙酮溶液进行剥离，形成圆形阳极电极；
7)将剥离后的样片依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗5min-10min，并用氮气吹干；
8)用PECVD设备在样片阳极一面上生长一层厚度为200nm-400nm的SiO2作为场板介质；
9)在阳极上方场的板介质上刻蚀圆形通孔：
将生长SiO2后的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min-10min，再用大量去离子水冲洗，之后用氮气吹干；
将光刻胶涂覆在待刻蚀的SiO2层上，再通过前烘、对准和曝光、显影及图形检测，得到未被光刻胶保护的待刻蚀开孔区域；
用RIE刻蚀机将阳极上方的SiO2刻蚀掉，使阳极金属暴露出来，开孔面积小于阳极电极面积，使得阳极金属边缘仍在SiO2下；
将刻蚀开孔后的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min-10min，再用大量去离子水冲洗，之后用氮气吹干；
10)生长场板金属：
在样片开孔一面进行光刻形成场板金属区域，使场板金属面积大于阳极电极面积，场板金属边缘在阳极金属边缘外侧，并将阳极金属边缘围住，通过电子束蒸发E-Beam系统在开孔区域淀积厚度为20nm-100nm的Ni和厚度为100nm-500nm的Au，将淀积完金属后的样片放入丙酮溶液进行剥离，形成场板结构；
将形成场板结构的样片依次放入丙酮溶液、无水乙醇溶液中各超声清洗5min-10min，再用去离子水冲洗，之后用氮气吹干，完成器件制作。
7.根据权利要求6所述的方法，其中5)中采用低温沉积设备ICP-CVD淀积p-NiO薄膜，其工艺条件如下：
反应室压强：10-15mTorr
电离电压：1.8-4.5KV
等离子体离化电极：Ni
反应室气体：O2、N2、Ar。
8.根据权利要求6所述的方法，其中8)中采用PECVD生长SiO2，工艺条件如下：
反应室压强：1500mTorr-2500mTorr
反应室气体：SiH4、N2O、N2
反应室气体流速比例：SiH4:N2O:N2＝4-8sccm:710-1500sccm:180-400sccm
温度：300℃-350℃
RF功率：15W-30W。
9.根据权利要求6所述的方法，其中9)中采用RIE刻蚀SiO2，工艺条件如下：
反应室压强：1600mTorr-2000mTorr
反应室气体：SF6、CHF3、He
反应室气体流速比例：SF6:CHF3:He＝5.5-10sccm:32-70sccm:150-300sccm
RF功率：100W-300W。
CN202111140212.6A 2021-09-28 2021-09-28 一种复合结构的垂直氧化镓异质结二极管及其制作方法 Pending CN113871488A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111140212.6A CN113871488A (zh) 2021-09-28 2021-09-28 一种复合结构的垂直氧化镓异质结二极管及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111140212.6A CN113871488A (zh) 2021-09-28 2021-09-28 一种复合结构的垂直氧化镓异质结二极管及其制作方法

Publications (1)

Publication Number Publication Date
CN113871488A true CN113871488A (zh) 2021-12-31

Family

ID=78991614

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111140212.6A Pending CN113871488A (zh) 2021-09-28 2021-09-28 一种复合结构的垂直氧化镓异质结二极管及其制作方法

Country Status (1)

Country Link
CN (1) CN113871488A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116230743A (zh) * 2022-04-09 2023-06-06 重庆理工大学 一种氧化镓pn异质结二极管

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101055894A (zh) * 2006-04-11 2007-10-17 日产自动车株式会社 半导体装置及其制造方法
CN106057914A (zh) * 2016-07-27 2016-10-26 西安电子科技大学 基于双台阶场板终端的4H‑SiC肖特基二极管及制作方法
CN107564968A (zh) * 2017-09-15 2018-01-09 珠海格力电器股份有限公司 二极管、功率器件、电力电子设备及二极管制作方法
CN110085681A (zh) * 2019-05-20 2019-08-02 中山大学 一种氧化镓基异质pn结二极管及其制备方法
CN110809826A (zh) * 2017-06-29 2020-02-18 三菱电机株式会社 氧化物半导体装置以及氧化物半导体装置的制造方法
US20210184054A1 (en) * 2019-12-13 2021-06-17 Renesas Electronics Corporation Semiconductor device and its manufacturing method
CN113178383A (zh) * 2021-03-10 2021-07-27 华为技术有限公司 一种碳化硅基板、碳化硅器件及其基板减薄方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101055894A (zh) * 2006-04-11 2007-10-17 日产自动车株式会社 半导体装置及其制造方法
CN106057914A (zh) * 2016-07-27 2016-10-26 西安电子科技大学 基于双台阶场板终端的4H‑SiC肖特基二极管及制作方法
CN110809826A (zh) * 2017-06-29 2020-02-18 三菱电机株式会社 氧化物半导体装置以及氧化物半导体装置的制造方法
CN107564968A (zh) * 2017-09-15 2018-01-09 珠海格力电器股份有限公司 二极管、功率器件、电力电子设备及二极管制作方法
CN110085681A (zh) * 2019-05-20 2019-08-02 中山大学 一种氧化镓基异质pn结二极管及其制备方法
US20210184054A1 (en) * 2019-12-13 2021-06-17 Renesas Electronics Corporation Semiconductor device and its manufacturing method
CN113178383A (zh) * 2021-03-10 2021-07-27 华为技术有限公司 一种碳化硅基板、碳化硅器件及其基板减薄方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
H.H.GONG等: "A 1.86-kV double-layered NiO/β-Ga203 vertical p-n heterojunction diode", 《APPL. PHYS. LETI.》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116230743A (zh) * 2022-04-09 2023-06-06 重庆理工大学 一种氧化镓pn异质结二极管
CN116230743B (zh) * 2022-04-09 2024-02-23 重庆理工大学 一种氧化镓pn异质结二极管

Similar Documents

Publication Publication Date Title
US20060214268A1 (en) SiC semiconductor device
CN112038408B (zh) 基于碳化硅衬底的垂直氮化铝金属氧化物半导体场效应晶体管及制备方法
CN112133756A (zh) 基于t型栅结构的pn结栅控氧化镓场效应晶体管及其制备方法
WO2021042611A1 (zh) 一种碳化硅半导体器件终端及其制造方法
CN111384171B (zh) 高沟道迁移率垂直型umosfet器件及其制备方法
JP2019534553A (ja) 炭化珪素上に絶縁層を製造する方法及び半導体装置
CN110364575A (zh) 一种具有浮动场环终端结构的结势垒肖特基二极管及其制备方法
CN111785776B (zh) 垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法
CN113871488A (zh) 一种复合结构的垂直氧化镓异质结二极管及其制作方法
CN113782587A (zh) 一种具有屏蔽环结构的垂直型ⅲ族氮化物功率半导体器件及其制备方法
CN109119483A (zh) 一种晶体管及其制作方法
CN112038409A (zh) 双异质结增强型金属氧化物场效应晶体管及制备方法
CN116387361A (zh) SiO2阻挡层Ga2O3垂直UMOS晶体管及其制备方法
CN116013989A (zh) 具有SiO2阻挡层的垂直结构Ga2O3晶体管及制备方法
CN116387367A (zh) 沟槽与场板复合终端结构的高压氧化镓肖特基势垒二极管
CN113871454A (zh) 基于二氧化硅边缘终端的氧化镓肖特基势垒二极管及其制备方法
CN115939183A (zh) 一种氧化镓基mosfet器件及其制备方法
CN113451129B (zh) 一种高电子迁移率晶体管及制备方法
CN114300538A (zh) 基于带源场板结构的pn结栅控氧化镓场效应晶体管及其制备方法
CN114361031A (zh) 一种基于新型欧姆再生长的GaN基器件及其制备方法
CN114171584A (zh) 基于Ga2O3的异质结场效应晶体管及制备方法
CN112164724A (zh) 一种pn结栅控氧化镓场效应晶体管及制备方法
CN112133757B (zh) 基于p-i-n结构的栅控氧化镓场效应晶体管及其制备方法
CN110808292A (zh) 一种基于金属檐结构的GaN基完全垂直肖特基变容管及其制备方法
CN112133752B (zh) 一种复合终端表面金刚石高压场效应晶体管及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20211231

RJ01 Rejection of invention patent application after publication