KR20230148678A - 수직 박막 트랜지스터 - Google Patents
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Abstract
본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터는, 게이트 전극; 상기 게이트 전극 상에 배치되는 절연층; 상기 절연층 상에 배치되고 홀을 포함하는 제1 전극; 상기 제1 전극 상에 배치되는 채널층; 상기 채널층 상에 배치되는 제2 전극을 포함하고, 상기 제1 전극 및 상기 채널층 사이에 배리어 형성부를 포함하는 것을 특징으로 한다.
Description
본 발명의 다양한 실시예는 수직 박막 트랜지스터에 관한 것으로, 자세하게는 홀을 포함하는 전극 및 채널 사이에 다양한 배리어를 형성할 수 있는 수직 박막 트랜지스터에 관한 것이다.
트랜지스터(Thin Film Transistor, TFT)는 바이오센서, 플렉서블 소자, 웨어러블 소자 등 다양한 분야에서 연구되고 있다. 특히 디스플레이 분야에 대한 연구가 활발히 진행되고 있다. 디스플레이는 TV, 스마트폰, 스마트워치, 심지어 차량에도 사용되며 그 중요성이 날로 커지고 있다. OLED는 기존 LCD와 달리 해상도를 높이기 위해 고해상도 및 고성능의 TFT가 필요하다. 또한 웨어러블 및 플렉서블 디바이스의 경우 유연성 특성이 요구된다. 따라서, TFT는 높은 유연성, 고성능, 저전력 소모, 온/오프 비율 특성을 높이기 위해 활발히 연구되고 있다.
일반적으로 TFT는 측면 TFT(lateral TFT)를 주로 사용하고 있다. 그러나 측면 TFT는 고성능에 한계가 있고 유연성도 구조적으로 열악하다. 측면 TFT의 성능을 향상시키기 위해서는 채널 길이를 줄여야 한다. 그러나 채널 길이를 줄이기 위해서는 고해상도의 패터닝 공정이 필요하다. 이를 위해서는 고가의 장비가 필요한 EUV(Extreme Ultraviolet) 리소그래피 및 EBL(Electron Beam Lithography)과 같은 공정이 필요하다. 즉, 측면 TFT에서는 채널 길이를 줄이기 위해 비용이 증가한다. 이는 저렴하고 넓은 면적에 사용되는 TFT의 장점을 상쇄시킨다는 문제가 있다. 이 문제를 해결하기 위해 수직 박막 트랜지스터(Vertical Thin Film Transistor, VTFT)가 등장했다.
수직 박막 트랜지스터는 게이트, 절연체, 소스, 채널 및 드레인의 모든 구성 요소가 수직으로 적층된 구조이다. 수직 박막 트랜지스터는 소스와 드레인 전극 사이의 거리가 채널의 두께로 정확하게 정의된다는 장점이 있다. 또한, 기존의 측면 TFT에 비해 채널 재료의 증착 두께를 제어하여 매우 짧은 채널 길이를 쉽게 형성할 수 있어, 낮은 구동 전압에서 높은 전류를 얻을 수 있다. VTFT는 저렴한 비용으로 초단 채널을 생성할 수 있을 뿐만 아니라 기존의 측면 구조와 비교해서 기계적 응력이 우수하다.
그러나 VTFT는 중간에 위치하는 금속형 전극에 의해 게이트 필드가 채널로 침투하기 어려워 일반적인 트랜지스터의 구동 특성을 구현하기 어렵다는 문제가 있다. 이는 높은 오프(off) 상태 전류와 열악한 온-오프(on-off) 비율을 초래한다.
이러한 문제를 해결하기 위해 몇 가지 기술이 제안되었다. 매우 얇은 전극을 형성하거나, 탄소 나노 튜브 (CNT) 또는 나노 와이어 네트워크를 이용하여 다공성 전극을 포함하는 메쉬형 전극을 통해 게이트 필드를 채널층으로 조금 더 전달할 수 있다. 그러나, 매우 얇은 중간 전극의 경우 게이트 필드 침투율이 높지 않고, 중간 전극의 저항이 너무 높아 전극으로서의 기능을 제대로 발휘할 수 없다.
메쉬 패턴 전극, CNT 전극 및 나노 와이어 전극을 포함하는 메쉬 디자인은 전극의 열린 영역을 통해 게이트 필드를 전달할 수 있다. 그러나, 전극 형성을 제어하기가 쉽지 않아 균일성 및 신뢰성 측면에서 문제가 있으며, 소자 간 편차가 크다는 문제가 있다. 또한, CNT 및 나노와이어는 게이트 필드에 의해 동작하지 않는다는 단점이 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 홀 구조의 전극과 나머지 전극 사이에 물리적, 전기적 배리어를 생성함으로써, 전극과 채널층 물질 사이의 캐리어 이동을 제한 및 조절 가능하고, on-off 동작을 개선할 수 있는 수직 박막 트랜지스터를 제공하고자 한다.
본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터는, 게이트 전극; 상기 게이트 전극 상에 배치되는 절연층; 상기 절연층 상에 배치되고 홀을 포함하는 제1 전극; 상기 제1 전극 상에 배치되는 채널층; 상기 채널층 상에 배치되는 제2 전극을 포함하고, 상기 제1 전극 및 상기 채널층 사이에 배리어 형성부를 포함하는 것을 특징으로 한다.
본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터는 홀 구조를 가지는 전극 및 배리어 형성부를 포함함으로써, 전극과 채널층 물질 사이의 캐리어 이동을 제한 및 조절 가능하고, on-off 동작을 개선할 수 있다. 즉, 배리어를 통해 낮은 오프 전류 상태를 유도하거나, 게이트 필드로 배리어를 조절하여 동작함으로써, 온-오프 비율을 크게 향상시킬 수 있다. 본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터는 포토 리소그래피에 의해 한 번에 패터닝되므로 공정을 단순화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 수직 박막 트랜지스터의 분해 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'를 따라 절단하여 바라본 단면도이다.
도 3은 본 발명의 일 실시예에 따른 수직 박막 트랜지스터의 동작 원리를 설명하기 위한 모식도이다.
도 4 내지 도 12는 본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터의 일 단면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'를 따라 절단하여 바라본 단면도이다.
도 3은 본 발명의 일 실시예에 따른 수직 박막 트랜지스터의 동작 원리를 설명하기 위한 모식도이다.
도 4 내지 도 12는 본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터의 일 단면도이다.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 기재된다. 실시예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
먼저, 도 1 및 도 2를 참고하여 본 발명의 일 실시예에 따른 수직 박막 트랜지스터를 설명한다.
본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터(10)는 게이트 전극(110), 절연층(120), 제1 전극(130), 채널층(140) 및 제2 전극(150)을 포함할 수 있다. 한편, 도 1에서는 게이트 전극이 하부에 위치하는 바텀(bottom) 게이트 구조를 도시하였으나, 실시예가 이에 한정되는 것은 아니고 게이트 전극이 상부에 위치하는 탑(top) 게이트 구조일 수 있다.
게이트 전극(110)은 기판 상에 배치될 수 있다. 이때, 기판은 유리 또는 플라스틱 등 다양한 소재로 구성될 수 있으며, 예컨대 실리콘 기반의 절연 기판일 수 있다. 특히, 고온 공정이 필요하지 않으므로 내열성과 무관하게 다양한 소재의 기판을 사용할 수 있다.
게이트 전극(110)은 전도성이 높은 다양한 금속 등으로 구성될 수 있다.
절연층(120)은 게이트 전극(110)상에 배치될 수 있다. 절연층(120)은 절연 특성이 뛰어난 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 예컨대, SiO2, Al2O3, HfO, BaTiO3, SrTiO3, PbTiO3, (Ba,Sr)TiO3(BST) 및 Pb(Zr,Ti)O3(PZT) 등의 무기물, PVDF, PMMA 및 PDMS 등의 유기물일 수 있다.
제1 전극(130)은 절연층(120) 상에 배치되며, 소스 전극 또는 드레인 전극일 수 있다. 제1 전극(130)은 다양한 전극 물질을 포함할 수 있다. 예를 들면, 제1 전극(130)은 다양한 금속 물질을 포함할 수 있다.
또는, 제1 전극(130)은 2차원 물질을 포함할 수 있다. 이때, 2차원 물질은 그래핀(Graphene), 흑린 (Black phosphorous), rGO (reduced graphene oxide), B3H, B3F, B3Cl, 보로핀(Borophene), 전이금속디칼코지나이드(Transition Metal DiChalcogenides, TMDC), 실리센(Silicene), 게르마넨(Germanene), 스태닌(Stanene), 육방질화붕소(Hexagonal Boron Nitride, h-BN), 및 포스포린(Phosphorene)으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 한다. 한편, 제1 전극(130)이 전이금속디칼코지나이드를 포함할 경우, MoS2, MoSe2, MoTe2, WS2, WTe2, CuS, 및 WSe2로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.
제1 전극(130)이 2차원 물질을 포함할 경우, 게이트 필드(gate field)에 의해 band energy 구조가 바뀔 수 있고, 페르미 레벨(fermi level)이 변할 수 있다. 이를 통해 2차원 물질과 채널 물질 사이에 barrier height의 조절이 가능하며, 트랜지스터의 on-off 동작에 동시에 기여할 수 있다. 즉, 제1 전극(130)의 2차원 물질은 페르미 레벨의 제어를 통해 홀 영역과 전극 영역 모두에서 전기적 특성을 향상시킬 수 있다.
제1 전극(130)은 다수개의 홀(H)을 포함할 수 있다. 이러한 홀(H)을 통해 채널층(140)으로의 게이트 필드의 침투가 용이하다. 제1 전극(130)에 포함되는 홀(H)의 직경은 1 nm 내지 50 um인 것을 특징으로 한다. 바람직하게는, 홀(H)의 직경은 1 um 내지 10 um일 수 있다.
한편, 제1 전극(130) 전체 면적에 대한 홀(H)의 면적율은 60 % 이하일 수 있다. 바람직하게는 홀(H)의 비율은 20 % 내지 40 %일 수 있다.
이러한 홀(H)의 직경 및 홀(H)의 비율을 통해, on-off 비율을 개선할 수 있고, on-resistance를 90 % 이상 감소시킬 수 있으며, 전류를 증가시키고, off 전류도 50 % 이상 감소시킬 수 있다.
홀(H)은 원, 삼각형, 사각형, 육각형 및 다각형 중 적어도 어느 하나의 형태를 가질 수 있다. 한편, 홀(H)은 사각 배열, 삼각 배열 및 랜덤한 배열 중 적어도 어느 하나의 형태로 배열될 수 있다.
제1 전극(130)은 전극 영역 및 홀(H) 영역으로 구분되며, 홀(H)은 둘레 부분인 에지 영역 및 중심 부분의 유효 영역으로 구분될 수 있다. 이때, 에지 영역은 게이트 전극(110) 및 제1 전극(130)의 영향을 받고, 유효 영역은 게이트 전극(110)의 영향을 받을 수 있다.
본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터(10)는 제1 전극(130) 및 채널층(140) 사이에 배리어 형성부를 포함할 수 있다. 구체적으로, 일 실시예에 따르면, 배리어 형성부는 제1 전극(130) 상에 배치되는 전극 절연층(132)일 수 있다.
전극 절연층(132)은 제1 전극(130)의 전극 영역 상에 배치될 수 있다. 즉, 전극 절연층(132)은 제1 전극(130)과 동일한 홀 패턴을 가질 수 있다. 전극 절연층(132)은 절연 특성이 뛰어난 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 예컨대, SiO2, Al2O3, HfO, BaTiO3, SrTiO3, PbTiO3, (Ba,Sr)TiO3(BST) 및 Pb(Zr,Ti)O3(PZT) 등의 무기물, PVDF, PMMA 및 PDMS 등의 유기물일 수 있다.
본 발명에서는 전극 절연층(132)을 통해 제1 전극(130)의 홀(H) 영역으로만 on-off 동작을 조절할 수 있다. 즉, 온 상태(On state)에서 홀(H) 영역으로 대부분의 전류가 흐를 수 있고, 전극 영역으로는 전극 절연층(132)에 의해 미세한 전류만 흐를 수 있다. 또한, 오프 상태(off state)에서의 전자 이동이 더욱 제한되어 더 낮은 오프 전류(off-current)를 구현할 수 있다.
한편, 채널층(140)은 제1 전극(130) 상에 배치되고, 다양한 채널 물질을 포함할 수 있다.
제2 전극(150)은 채널층(140) 상에 배치되고, 다양한 전극 물질을 포함할 수 있다. 제2 전극(150)은 소스 전극 또는 드레인 전극일 수 있다. 예를 들면, 제1 전극(130)이 소스 전극일 경우, 제2 전극(150)은 드레인 전극일 수 있다. 제1 전극(130)이 드레인 전극일 경우, 제2 전극(150)은 소스 전극일 수 있다.
한편, 도 3을 참고하여, 제1 전극(130)이 2차원 물질을 포함할 경우, 본 발명의 수직 박막 트랜지스터의 작동 원리를 설명한다. 도 3은 도 1 및 도 2와 달리 탑 게이트 구조로 도시하였다. 도 3을 참고하면, 캐리어 이동 경로는 세 영역으로 나뉜다. 경로 (1)은 캐리어가 2차원 물질을 포함하는 소스 전극에서 드레인 전극으로 직접 이동하는 경로이다. 전자 주입 및 차단은 게이트 필드에 따른 2차원 물질의 페르미 레벨의 변화에 의해 결정된다. 경로(2)는 소스 전극의 가장자리에서 나오는 캐리어가 홀 영역으로 이동하는 경로이다. 게이트가 양의 전압을 가지면 2차원 물질이 존재하지 않는 홀 영역에 게이트 전압에 의해 캐리어가 축적된다. 이 현상으로 인해 절연층에 인접한 홀 영역의 채널 저항도 낮아지고 소스 전극에서 홀 영역으로 전자가 활발하게 이동한다. 경로 (3)은 홀 영역으로 이동한 전자가 드레인 전극과의 전위차로 인해 드레인 전극으로 이동하는 경로이다. 오프 상태에서는 경로 (1)에서 2차원 물질과 채널 사이의 벽이 증가하여 전자 이동이 제한되고, 경로 (2)와 (3)에서는 저항 증가로 인해 캐리어의 이동이 제한된다.
한편, 도 4를 참고하면, 다양한 실시예에 따른 수직 박막 트랜지스터(12)는, 제1 전극(130) 및 채널층(140) 사이에 배리어 형성부를 포함하고, 배리어 형성부는 제1 전극(130) 및 채널층(140)이 쇼트키(schottky) 접합 특성을 가짐으로써 형성될 수 있다. 즉, 제1 전극(130) 및 채널층(140)에 포함되는 물질의 조합을 조절하여 쇼트키 접합을 가지도록 할 수 있다. 이를 통해, 오프 상태(off state)에서는 쇼트키 배리어로 전류를 조절할 수 있다. 또한, 온 상태(on state)에서는 게이트 필드로 캐리어 진입 장벽(배리어)를 조절하여 동작할 수 있다.
예를 들면, 제1 전극(130) 및 채널층(140)에 포함되는 물질은 하기 표 1과 같은 조합으로 선정될 수 있다.
| 채널층(140) | 제1 전극(130) |
| IGZO | Au, Pt, Ni |
| n-Si | Au, Pt, Ag |
| n-GaAs | Au, Pt, Ag, W |
| n-Ge | Au, Pt |
| NiO | Al, Ti, Mo |
| CuO | Al, Ti, Mo |
| p-Si | Fe3Si, Al |
| p-Ge | Al |
한편, 다양한 실시예에 따른 수직 박막 트랜지스터는, 제1 전극(130), 채널층(140) 및 제2 전극(150)이 쇼트키(schottky) 접합 특성을 가지도록 할 수 있다. 즉, 제1 전극(130) 및 채널층(140)이 쇼트키 접합 특성을 가지며, 제2 전극(150) 및 채널층(140)도 쇼트키 접합 특성을 가지도록 할 수 있다.
이를 통해, 오프 상태(off state)에서는 쇼트키 배리어로 전류를 조절할 수 있다. 또한, 온 상태(on state)에서는 게이트 필드로 캐리어 진입 장벽(배리어)를 조절하여 동작할 수 있다.
예를 들면, 제1 전극(130), 채널층(140) 및 제2 전극(150)에 포함되는 물질은 하기 표 2와 같은 조합으로 선정될 수 있다.
| 채널층(140) | 제1 전극(130) 및/또는 제2 전극(150) |
| IGZO | Au, Pt, Ni |
| n-Si | Au, Pt, Ag |
| n-GaAs | Au, Pt, Ag, W |
| n-Ge | Au, Pt |
| NiO | Al, Ti, Mo |
| CuO | Al, Ti, Mo |
| p-Si | Fe3Si, Al |
| p-Ge | Al |
한편, 도 5를 참고하면, 다양한 실시예에 따른 수직 박막 트랜지스터(14)는, 제1 전극(130) 상에 배치되는 배리어층(133)을 포함하고, 이러한 배리어층(133)이 배리어 형성부일 수 있다. 이때, 배리어층(133)은 채널층(140)과 반대 타입을 갖는 물질을 포함할 수 있다. 즉, 채널층(140)이 N type 물질을 포함할 경우, 배리어층(133)은 P type 물질을 포함할 수 있다. 이를 통해 PN 정션 배리어가 형성될 수 있다. 오프 상태(off state)에서는 배리어층(133)으로 누설전류를 차단할 수 있다 또한, 온 상태(on state)에서는 게이트 필드로 캐리어 진입 장벽(배리어)를 조절하여 동작할 수 있다.
한편, 다양한 실시예에 따른 수직 박막 트랜지스터는, 제1 전극(130) 상에 채널층(140)과 반대 타입의 물질을 갖는 배리어층(133)을 포함하고, 제2 전극(150) 쪽에 쇼트키 배리어가 형성될 수 있다. 따라서, 오프 상태(off state)에서는 배리어층(133)으로 누설전류를 차단할 수 있다. 또한, 온 상태(on state)에서는 게이트 필드로 캐리어 진입 장벽(배리어)를 조절하여 동작할 수 있다.
도 6을 참고하면, 본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터는 트랜치 구조일 수 있다.
구체적으로, 본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터(20)는 반도체 기판(260), 게이트 전극(210), 절연층(220), 제1 전극(230), 채널층(240), 제2 전극(250) 및 컨택 전극(270)을 포함할 수 있다.
반도체 기판(260)은 채널층(240) 및 제2 전극(250)이 매립될 수 있도록 리세스 구조를 포함할 수 있다. 반도체 기판(260)은 단결정(single crystal) 실리콘 기판일 수 있다.
제2 전극(250)은 반도체 기판(260) 내에 매립되어 위치할 수 있다.
채널층(240)은 제2 전극(250) 상에 배치되면서 반도체 기판(260) 내에 매립되어 위치할 수 있다.
제1 전극(230)은 채널층(240) 상에 배치되고, 다수개의 홀(H)을 포함할 수 있다. 이러한 홀(H)을 통해 채널층(240)으로의 게이트 필드의 침투가 용이하다. 제1 전극(230)에 포함되는 홀(H)의 직경은 1 nm 내지 50 um인 것을 특징으로 한다. 바람직하게는, 홀(H)의 직경은 1 um 내지 10 um일 수 있다.
한편, 제1 전극(230) 전체 면적에 대한 홀(H)의 면적율은 60 % 이하일 수 있다. 바람직하게는 홀(H)의 비율은 20 % 내지 40 %일 수 있다.
이러한 홀(H)의 직경 및 홀(H)의 비율을 통해, on-off 비율을 개선할 수 있고, on-resistance를 90 % 이상 감소시킬 수 있으며, 전류를 증가시키고, off 전류도 50 % 이상 감소시킬 수 있다.
홀(H)은 원, 삼각형, 사각형, 육각형 및 다각형 중 적어도 어느 하나의 형태를 가질 수 있다. 한편, 홀(H)은 사각 배열, 삼각 배열 및 랜덤한 배열 중 적어도 어느 하나의 형태로 배열될 수 있다.
제1 전극(230) 상에 절연층(220)이 배치될 수 있다. 게이트 전극(210)은 절연층(220) 상에 배치될 수 있다.
컨택 전극(270)은 반도체 기판(260) 상에 배치되고, 제2 전극(250)과 컨택하도록 위치할 수 있다.
한편, 도 7을 참고하면, 본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터(21)는 절연용 웰 구조(W)를 포함할 수 있다. 웰 구조(W)는 반도체 기판(260)에서 컨택 전극(270) 및 제1 전극(230) 사이에 위치할 수 있다. 웰 구조(W)를 통해 제1 전극(230)에서 컨택 전극(270)으로 누설되는 전류를 방지할 수 있다.
한편, 도 8을 참고하면, 본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터(22)에서 컨택 전극(270)이 반도체 기판(260)의 하부에 배치될 수 있다. 즉, 컨택 전극(270)은 제2 전극(250)이 채널층(240)과 맞닿는 면의 반대되는 면에 배치될 수 있다.
한편, 앞서 설명한 도 6 내지 도 8의 트랜치 구조에서, 제1 전극(230) 및 채널층(240)이 쇼트키(schottky) 접합 특성을 가지도록 할 수 있다. 즉, 제1 전극(230) 및 채널층(240)에 포함되는 물질의 조합을 조절하여 쇼트키 접합을 가지도록 할 수 있다. 이를 통해, 오프 상태(off state)에서는 쇼트키 배리어로 전류를 조절할 수 있다. 또한, 온 상태(on state)에서는 게이트 필드로 캐리어 진입 장벽(배리어)를 조절하여 동작할 수 있다.
예를 들면, 제1 전극(230) 및 채널층(240)에 포함되는 물질은 앞서 설명한 표 1과 같은 조합으로 선정될 수 있다.
한편, 앞서 설명한 도 6 내지 도 8의 트랜치 구조에서, 제1 전극(230), 채널층(240) 및 제2 전극(250)이 쇼트키(schottky) 접합 특성을 가지도록 할 수 있다. 즉, 제1 전극(230) 및 채널층(240)이 쇼트키 접합 특성을 가지며, 제2 전극(250) 및 채널층(240)도 쇼트키 접합 특성을 가지도록 할 수 있다.
이를 통해, 오프 상태(off state)에서는 쇼트키 배리어로 전류를 조절할 수 있다. 또한, 온 상태(on state)에서는 게이트 필드로 캐리어 진입 장벽(배리어)를 조절하여 동작할 수 있다.
예를 들면, 제2 전극(130), 채널층(240) 및 제2 전극(250)에 포함되는 물질은 앞서 설명한 표 2와 같은 조합으로 선정될 수 있다.
한편, 도 9를 참고하면, 다양한 실시예에 따른 수직 박막 트랜지스터(23)는, 제1 전극(230) 상에 채널층(240)과 반대 타입의 물질을 포함하는 배리어층(233)을 포함할 수 있다. 즉, 채널층(240)이 N type 물질을 포함할 경우, 제1 전극(230) 상에 P type 물질의 배리어층(233)이 적층될 수 있다. 즉, 제1 전극(230)과 채널층(240) 사이에 배리어층(233)이 위치할 수 있다. 배리어층(233)은 제1 전극(230)과 마찬가지로 동일한 형상의 홀(H)을 포함할 수 있다.
배리어층(233)을 통해 PN 정션 배리어가 형성될 수 있다. 오프 상태(off state)에서는 P type층(233)으로 누설전류를 차단할 수 있다 또한, 온 상태(on state)에서는 게이트 필드로 캐리어 진입 장벽(배리어)를 조절하여 동작할 수 있다.
실시예가 이에 한정되는 것은 아니고 배리어층(233)은 쇼트키 접합 특성을 유도하는 쇼트키 물질을 포함할 수도 있다. 이를 통해, 오프 상태(off state)에서는 쇼트키 배리어로 전류를 조절할 수 있다. 또한, 온 상태(on state)에서는 게이트 필드로 캐리어 진입 장벽(배리어)를 조절하여 동작할 수 있다.
한편, 도 10을 참고하면, 다양한 실시예에 따른 수직 박막 트랜지스터(24)는, 배리어층(233)이 홀 구조가 아니고, 제1 전극(230) 및 채널층(240) 사이에 전면적으로 배치될 수 있다.
또한, 도 11을 참고하면, 다양한 실시예에 따른 수직 박막 트랜지스터(25)는, 배리어층(233)이 채널층(240) 및 제2 전극(250)과 함께 반도체 기판(260) 내에 매립되어 위치할 수 있다.
도 12를 참고하면, 다양한 실시예에 따른 수직 박막 트랜지스터(26)는, 배리어층(233)이 채널층(240) 및 제2 전극(250)과 함께 반도체 기판(260) 내에 매립되어 위치할 수 있다. 또한, 배리어층(233)이 제1 전극(230)과 동일한 홀 구조를 가질 수 있다.
한편, 다양한 실시예에 따른 수직 박막 트랜지스터는, 절연층(120)이 강유전체 (ferroelectric) 물질을 포함할 수 있다. 예를 들면, 절연층(120)이 Ba1 -xSrxTiO3, SrBi2Ta2O9, PbBi2Nb2O9, PbZr1 - xTixO3, KNbO3, LiNbO3, BaTiO3, KH2PO4, PVDF-TrFe, HfZrO4, Si:HfO2, 및 Al:HfO2 로 이루어진 군에서 선택된 적어도 어느 하나의 물질을 포함함으로써, 메모리 효과를 도출할 수 있다.
이하, 실시예 및 실험예를 통하여 본 발명을 보다 상세히 설명하기로 한다.
이들 실시예 및 실험예는 오로지 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 요지에 따라 본 발명의 범위가 이들 실시예 및 실험예에 의해 제한되지 않는다는 것은 당 업계에서 통상의 지식을 가진 자에게 있어서 자명한 것이다.
실시예 1: 수직 박막 트랜지스터의 제조
배리어 형성부로써 전극 절연층을 형성한 실시예 1에 따른 수직 박막 트랜지스터(vertical thin film transistor, VTFT)는 도 2를 참고하면, 30nm 두께의 백금으로 구성된 게이트 전극(110), 200nm 두께의 SiO2를 포함하는 절연층(120), 30nm 두께의 백금을 포함하는 소스 전극(130), 20nm 두께의 SiO2를 포함하는 전극 절연층(132), 50nm 두께의 a-IGZO (비정질 인듐 갈륨 아연 산화물)를 포함하는 채널층(140) 및 150nm 두께의 알루미늄을 포함하는 드레인 전극(150)으로 구성된 바텀 게이트 구조로 제조하였다. 구체적으로, 먼저 DC 스퍼터링에 의해 Pt 30nm 를 게이트 전극으로 증착하였다. 200nm 두께의 SiO2를 PECVD를 사용하여 증착하였다. 소스 전극인 30nm 두께의 백금을 sputter를 사용하여 증착하였고, sputter를 이용하여 20nm SiO2를 소스 전극위에 증착하였다. a-IGZO를 소스 전극 위에 증착하고 공기 분위기 하에서 300 °C에서 1 시간 동안 어닐링 하였다. 드레인 전극인 150nm의 알루미늄을 열 증착 시스템 (thermal evaporation system)을 사용하여 증착했다.
실시예 2: 수직 박막 트랜지스터의 제조
소스 전극 및 채널층 사이에 쇼트키 배리어 컨택을 가지는 실시예 2에 따른 수직 박막 트랜지스터(vertical thin film transistor, VTFT)는 도 4를 참고하면, 30nm 두께의 백금으로 구성된 게이트 전극(110), 200nm 두께의 SiO2를 포함하는 절연층(120), 30nm 두께의 백금을 포함하는 소스 전극(130), 50nm 두께의 a-IGZO (비정질 인듐 갈륨 아연 산화물)를 포함하는 채널층(140) 및 150nm 두께의 알루미늄을 포함하는 드레인 전극(150)으로 구성된 바텀 게이트 구조로 제조하였다.
구체적으로, 먼저 DC 스퍼터링에 의해 Pt 30nm 를 게이트 전극으로 증착하였다. 200nm 두께의 SiO2를 PECVD를 사용하여 증착하였다. 소스 전극인 30nm 두께의 백금을 sputter를 사용하여 증착하였다. a-IGZO를 소스 전극 위에 증착하고 공기 분위기 하에서 300 °C에서 1 시간 동안 어닐링 하였다. 드레인 전극인 150nm의 알루미늄을 열 증착 시스템 (thermal evaporation system)을 사용하여 증착했다.
실시예 3: 수직 박막 트랜지스터의 제조
소스 전극, 채널층 및 드레인 전극 사이에 쇼트키 배리어 컨택을 가지는 실시예 3에 따른 수직 박막 트랜지스터(vertical thin film transistor, VTFT)는 도 4를 참고하면, 30nm 두께의 백금으로 구성된 게이트 전극(110), 200nm 두께의 SiO2를 포함하는 절연층(120), 30nm 두께의 백금을 포함하는 소스 전극(130), 50nm 두께의 a-IGZO (비정질 인듐 갈륨 아연 산화물)를 포함하는 채널층(140) 및 150nm 두께의 금을 포함하는 드레인 전극(150)으로 구성된 바텀 게이트 구조로 제조하였다.
구체적으로, 먼저 DC 스퍼터링에 의해 Pt 30nm 를 게이트 전극으로 증착하였다. 200nm 두께의 SiO2를 PECVD를 사용하여 증착하였다. 소스 전극인 30nm 두께의 백금을 sputter를 사용하여 증착하였다. a-IGZO를 소스 전극 위에 증착하고 공기 분위기 하에서 300 °C에서 1 시간 동안 어닐링 하였다. 드레인 전극인 150nm의 금을 열 증착 시스템 (thermal evaporation system)을 사용하여 증착했다.
실시예 4: 수직 박막 트랜지스터의 제조
PN 정션 배리어가 형성된 실시예 4에 따른 수직 박막 트랜지스터(vertical thin film transistor, VTFT)는 도 5를 참고하면, 30nm 두께의 백금으로 구성된 게이트 전극(110), 200nm 두께의 SiO2를 포함하는 절연층(120), 30nm 두께의 백금을 포함하는 소스 전극(130), 20nm 두께의 NiO를 포함하는 배리어층(133), 50nm 두께의 a-IGZO (비정질 인듐 갈륨 아연 산화물)를 포함하는 채널층(140) 및 150nm 두께의 알루미늄을 포함하는 드레인 전극(150)으로 구성된 바텀 게이트 구조로 제조하였다.
구체적으로, 먼저 DC 스퍼터링에 의해 Pt 30nm 를 게이트 전극으로 증착하였다. 200nm 두께의 SiO2를 PECVD를 사용하여 증착하였다. 소스 전극인 30nm 두께의 백금을 sputter를 사용하여 증착하였고, sputter를 이용하여 20nm NiO를 소스 전극 위에 증착하였다. a-IGZO를 소스 전극 위에 증착하고 공기 분위기 하에서 300 °C에서 1 시간 동안 어닐링 하였다. 드레인 전극인 150nm의 알루미늄을 열 증착 시스템 (thermal evaporation system)을 사용하여 증착했다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (14)
- 게이트 전극;
상기 게이트 전극 상에 배치되는 절연층;
상기 절연층 상에 배치되고 홀을 포함하는 제1 전극;
상기 제1 전극 상에 배치되는 채널층; 및
상기 채널층 상에 배치되는 제2 전극을 포함하고,
상기 제1 전극 및 상기 채널층 사이에 배리어 형성부를 포함하는 것을 특징으로 하는 수직 박막 트랜지스터. - 제1항에 있어서,
상기 배리어 형성부는,
상기 제1 전극 상에 배치되는 전극 절연층인 것을 특징으로 하는 수직 박막 트랜지스터. - 제1항에 있어서,
상기 배리어 형성부는,
상기 제1 전극 및 상기 채널층의 물질이 쇼트키(schottky) 접합 특성을 가짐으로써 형성되는 것을 특징으로 하는 수직 박막 트랜지스터. - 제1항에 있어서,
상기 배리어 형성부는,
상기 제1 전극 및 상기 채널층의 물질이 쇼트키 접합 특성을 가지고,
상기 채널층 및 상기 제2 전극의 물질이 쇼트키 접합 특성을 가짐으로써 형성되는 것을 특징으로 하는 수직 박막 트랜지스터. - 제1항에 있어서,
상기 배리어 형성부는,
상기 제1 전극 상에 배치되는 배리어층이고,
상기 배리어층 및 상기 채널층의 물질이 PN 접합 특성을 가지는 것을 특징으로 하는 수직 박막 트랜지스터. - 제1항에 있어서,
상기 제1 전극은 2차원 물질을 포함하고,
상기 2차원 물질은 그래핀(Graphene), 흑린 (Black phosphorous), rGO (reduced graphene oxide), B3H, B3F, B3Cl, 보로핀(Borophene), 전이금속디칼코지나이드(Transition Metal DiChalcogenides, TMDC), 실리센(Silicene), 게르마넨(Germanene), 스태닌(Stanene), 육방질화붕소(Hexagonal Boron Nitride, h-BN), 및 포스포린(Phosphorene)으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 박막 트랜지스터. - 제6항에 있어서,
상기 전이금속디칼코지나이드는 MoS2, MoSe2, MoTe2, WS2, WTe2, CuS, 및 WSe2로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 박막 트랜지스터. - 제1항에 있어서,
상기 홀의 직경은 1 nm 내지 50 um인 것을 특징으로 하는 수직 박막 트랜지스터. - 제1항에 있어서,
상기 홀의 면적율은 60 % 이하인 것을 특징으로 하는 수직 박막 트랜지스터. - 제1항에 있어서,
상기 홀은 원, 삼각형, 사각형, 육각형 및 다각형 중 적어도 어느 하나의 형태를 가지는 것을 특징으로 하는 수직 박막 트랜지스터. - 제1항에 있어서,
상기 홀은 사각 배열, 삼각 배열 및 랜덤한 배열 중 적어도 어느 하나의 형태로 배열되는 것을 특징으로 하는 수직 박막 트랜지스터. - 제1항 내지 제5항 중 적어도 어느 한 항에 있어서,
상기 채널층 및 상기 제2 전극을 매립하는 반도체 기판을 더 포함하는 것을 특징으로 하는 수직 박막 트랜지스터. - 제5항에 있어서,
상기 채널층 및 상기 제2 전극을 매립하는 반도체 기판을 더 포함하고,
상기 배리어층은 상기 제1 전극과 동일한 홀을 포함하는 것을 특징으로 하는 수직 박막 트랜지스터. - 제13항에 있어서,
상기 배리어층은 상기 반도체 기판에 매립되는 것을 특징으로 하는 수직 박막 트랜지스터.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117969631A (zh) * | 2024-04-01 | 2024-05-03 | 北京京东方技术开发有限公司 | 生物传感元件、生物传感器、生物检测芯片和使用方法 |
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2022
- 2022-04-18 KR KR1020220047766A patent/KR20230148678A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117969631A (zh) * | 2024-04-01 | 2024-05-03 | 北京京东方技术开发有限公司 | 生物传感元件、生物传感器、生物检测芯片和使用方法 |
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