JP2020021529A - 低電圧基準電流発生器、及びそれを用いたメモリ装置 - Google Patents

Abstract

【課題】低電源電圧で動作可能な基準電流回路を提供する。【解決手段】メモリ回路で使用可能な基準電流回路は、電流シンクと、電流シンクと電源電圧ノードとの間に接続された第１の抵抗器とを含む入力回路部を有し、電源電圧ノードと負荷との間に接続された出力回路部を有する。出力回路部は、第２の抵抗器及び制御トランジスタを含む。負荷は、制御トランジスタと電流通信において接続されている。増幅器は、入力回路部中の電流シンクの出力ノードに接続された第１の入力と、第２の抵抗器に接続された第２の入力とを有する。増幅器の出力は、制御トランジスタのゲートに接続される。【選択図】 図２

Description

本発明は、集積回路メモリ装置に用いられる基準電流発生器を含む基準電流発生器に関する。

基準電流発生器は、様々な回路に用いられる。基準電流発生器に用いられる一般的な回路技術は、カレントミラーの基準回路部（基準レッグ）を電流シンクに接続し、カレントミラーの出力回路部（出力レッグ）を使用して基準電流を電流シンクの特性の関数として生成することを含む。例えば、メモリ装置では、基準電流を用いて生成された基準電流又は電圧を、選択されたメモリセルからの対応する出力と比較して、記憶データを検出するセンスアンプが設計されている。この例では、基準電流発生器の電流シンクは、ビット線又はメモリセルのみをメモリ内でエミュレートする回路を備える。

電流シンクとカレントミラーの基準回路部は、いずれも最小動作電圧を有する。したがって、商用回路に用いられる電源電圧がこれらの最小動作電圧の合計より小さい場合、このアーキテクチャを有する基準電流発生器は、動作しなくなる。特に、電源電圧が約１．２Ｖを下回り、さらには１Ｖ以下に低下する場合に、この問題が発生する。

したがって、低電源電圧レベルで動作可能な基準電流発生器を提供することが望ましい。

低電源電圧で動作可能な基準電流回路が記載されている。

電源電圧ノードと基準電圧ノードとの間に接続された入力回路部（入力レッグ）を有する基準電流回路を含む例が記載され、前記入力回路部は、電流シンクと、電流シンクの出力と電源電圧ノードとの間に接続された第１の抵抗器とを含む。電流シンクは、電流シンクの出力と基準電圧ノードとの間に必要な最小動作電圧を有する。この例では、基準電流回路は、電源電圧ノードと基準電流出力を受ける負荷との間に接続された出力回路部を有する。出力回路部は、第２の抵抗器と、第２の抵抗器に接続された第１の通電端子、第２の通電端子、ゲートを有する制御トランジスタとを含む。負荷は、電流通信において制御トランジスタの第２の通電端子と接続されている。オペアンプなどの増幅器は、入力回路部の電流シンクの出力ノードに接続された第１の入力と、第２の抵抗器と出力回路部内の制御トランジスタの第１の通電端子との間の第２ノードに接続された第２の入力とを有する。増幅器の出力は、制御トランジスタのゲートに接続される。その結果、増幅器は電流シンクの出力ノードの電圧が出力回路部の第２のノードの電圧と一致するように、制御トランジスタのゲートを駆動する。これにより、出力回路部の電流が、出力回路部の第２の抵抗器両端の電圧降下を入力回路部の第１の抵抗器両端の電圧降下と一致させる値になる。その結果、出力回路部の電流は、入力回路部の電流シンクの電流に比例する。

抵抗器の値は、電流シンクの出力ノードが電圧ＶＡを有し、電源電圧ノードに印加される電源電圧と電圧ＶＡとの差が導電ダイオードで接続されたＭＯＳトランジスタ上に形成されるゲート−ソース間電圧ＶＧＳより小さく、典型的には約０．６Ｖであるように設定することができる。また、その差は、０．５Ｖ未満であってもよい。

第１及び第２の抵抗器の大きさは、抵抗器両端の電圧降下がミリボルト範囲以下の電圧を含めて比較的小さくなるように選択することができる。このようにして、低い電圧の電源電圧に対しても、電圧ＶＡを電流シンクの最小動作電圧より高く維持することができる。

また、基準電流発生器の出力回路部の負荷がカレントミラー内の基準トランジスタを備える例を説明する。このようにして、基準電流発生器の出力回路部によって供給される基準電流は、複数の他の回路にわたってミラーリングされ得る。本明細書で説明する例では、基準電流発生器の出力回路部によって供給される基準電流は、メモリ装置内の感知回路に結合されたカレントミラーの複数の出力回路部にわたってミラーリングされる。また、電流シンクは、メモリ装置内のビット線又はメモリセル上で電流をエミュレートする電流を生成することができる。本発明の他の態様及び利点は、以下の図面、詳細な説明及び特許請求の範囲を検討することによって理解することができる。

図１は、従来技術の装置の典型的な基準電流発生器を含むメモリ装置の概略図である。 図２は、本明細書で説明する低電圧基準電流発生器の一例をモリ装置の概略図である。 図３は、本明細書で説明する低電圧基準電流発生器を含む集積回路メモリ装置の簡略ブロック図である。

図１〜３を参照して本発明の実施形態の詳細な説明を提供する。

図１は、従来技術の装置の典型的な基準電流発生器を含むメモリ装置の概略図である。この図は、センスアンプＳＡ０〜センスアンプＳＡ１２７を含む複数の感知回路に結合された基準電流発生器１０を示す。この例では、センスアンプの各々は、基準電流回路部（基準電流レッグ）に接続された第１の入力と、ビット線に接続された第２の入力とを有するコンパレータ（例えば、５２、５３）を含む。負荷抵抗器Ｒ１_０、Ｒ１_１２７及びＲ２_０、Ｒ２_１２７は、入力と電源電圧ＶＤＤが印加される電源電圧ノードとの間に接続される。

ビット線は、調整トランジスタＭＮ４_０、ＭＮ４_１２７（例えば、ビット線クランプトランジスタ）及び選択されたメモリセルＭＣ_０、ＭＣ_１２７を含む。調整トランジスタＭＮ４_０、ＭＮ４_１２７のゲートは、バイアス電圧発生回路５１により生成されたバイアス電圧ＶＢＬＲに接続される。このバイアス電圧ＶＢＬＲは、供給電位に近く又は供給電位より高くすることができ、例えば、チャージポンプ（ＰＵＭＰ）を使用してバイアス電圧発生回路５１に電力を供給する。選択されたメモリセルのゲートは、ワード線ＷＬに接続される。このような構造は、当技術分野では既知の様々な構成を有することができるため、デコード回路構成要素及びメモリセルのアレイ構造については記載しない。

センスアンプの基準電流回路部は、調整トランジスタＭＮ３_０、ＭＮ３_１２７と、入力トランジスタＭＮ１が基準電流発生器１０の負荷として接続されたカレントミラー用の出力回路部トランジスタＭＮ２_０、ＭＮ２_１２７とを含む。この例では、調整トランジスタＭＮ３_０、ＭＮ３_１２７のゲートは、バイアス電圧ＶＢＬＲに接続される。このようにして、基準電流発生器１０の出力電流ＩＲＭはミラーリングされ、複数のセンスアンプに基準電流ＩＲ−ＳＡを供給する。

この例における基準電流発生器１０は、電源電圧ノード（受信電源電圧ＶＤＤ）とＤＣグランドに接続された基準ノードとの間に接続された入力回路部を含む。他の実施形態では、基準ノードをＡＣグランド又は他のＤＣ電圧基準に接続することができる。

この例における入力回路部は、ダイオード接続されたｐチャネルＭＯＳトランジスタＭＰ０と、トランジスタＭＮ０及び基準メモリセルＭＲを含む電流シンクとを備える。ＭＰ０は、電源電圧ノードＶＤＤに結合されたソースと、ダイオード構成で接続されたゲートとドレインとを有する。ＭＰ０両端のゲート−ソース電圧ＶＧＳは、典型的な回路構成要素において約０．６Ｖの大きさを有する。トランジスタＭＰ０は、カレントミラー用の基準トランジスタであり、基準電流発生器１０の出力回路部に出力トランジスタＭＰ１を有する。典型的なカレントミラー構成におけるトランジスタＭＰ０及びＭＰ１の相対的な大きさに従って、カレントミラーの出力トランジスタＭＰ１から出力される基準電流Ｉ_ＲＭは、電流シンクにおける電流Ｉ_Ｒに比例する。

トランジスタＭＮ０のゲートは、バイアス電圧ＶＢＬＲに接続される。基準メモリセルＭＲのゲートは、基準ワード線ＲＷＬに接続される。したがって、電流シンクは、メモリアレイ内のビット線をエミュレートするか、又は、メモリアレイ内のメモリセルをエミュレートする。したがって、電流シンク内の電流Ｉ_Ｒは、動作条件の範囲にわたってメモリセルを流れる電流と一致することができる。

しかしながら、電流シンクは、いくつかの例では約０．８Ｖであり得る最小動作電圧を有する。したがって、電源電圧が１．４Ｖより低くなると、電流シンクの最小動作電圧とＭＰ０の電圧降下の合計は、電源電圧ＶＤＤを超えることができる。

電源電圧が１．２Ｖ及び１．０Ｖ以下に低下すると、基準電流発生器１０は故障する。

図２は、図１のメモリ装置のようなメモリ装置の概略図であり、図１を参照して説明した問題を解決する低電圧基準電流発生器を有する。図２において図１と同様の構成要素には同じ参照符号又はラベルを付し、以下では必ずしも再度説明しない。

この例では、基準電流発生器１００は、図１のようなビット線をエミュレートする電流シンク内の電流Ｉ_Ｒに基づいて出力基準電流Ｉ_ＲＭを生成する。しかしながら、基準電流発生器の入力回路部及び出力回路部は、実質的に修正される。

入力回路部は、電源電圧ノードと基準電圧ノードとの間に接続され、ＶＤＤを受ける電源電圧ノードと電流シンクの出力が接続されるノード「Ａ」との間に接続された第１の抵抗器ＲＡを含む。ノード「Ａ」は、電流シンクの出力ノードと呼ばれ、「第１のノード」と呼ばれる。電流シンクは、そのゲートでバイアス電圧ＶＢＬＲを受けるトランジスタＭＮ０と、そのゲートで基準ワード線電圧ＲＷＬを受ける基準メモリセルＭＲとを備える基準ビット線回路である。図２のような基準ビット線回路のいくつかの実施形態では、ノード「Ａ」の最小動作電圧は、約０．８Ｖとすることができる。

基準電流発生器１００の出力回路部は、電源電圧ノードと、カレントミラーの基準トランジスタＭＮ１を備える負荷との間に接続され、電圧ＶＲＥＦを生成する。出力回路部は、第２の抵抗器ＲＢ及びＰチャネル制御トランジスタＭＰを含む。制御トランジスタは、第２の抵抗器ＲＢにも接続されたノード「Ｂ」に接続された第１の通電ノードを有する。ノード「Ｂ」は、「第２ノード」とも呼ばれる。第２の抵抗器ＲＢの他の端子は、電源電圧ノードに接続される。制御トランジスタＭＰは、出力基準電流ＩＲＭが生成される第２の通電端子を有する。

基準電流発生器１００は、高利得オペアンプとすることができる増幅器１２０を含む。増幅器１２０の非反転入力は、ノード「Ａ」に接続され、増幅器１２０の反転入力は、ノード「Ｂ」に接続される。増幅器１２０の出力は、制御トランジスタＭＰのゲートに接続される。

動作時には、等価回路において約０．８ボルトであるノード「Ａ」の電圧が電流シンクの最小動作電圧を超える場合、トランジスタＭＮ０及び基準メモリセルＭＲを含む電流シンクは、使用可能な基準電流ＩＲを生成する。抵抗器ＲＡは、供給電圧によって供給されるヘッドルームに従って設定される抵抗を有する。例えば、１．０Ｖの供給電圧では、電源電圧ノードからノード「Ａ」への電圧降下が約２００ｍＶ、いくつかの例では５０ｍＶから１００ｍＶになるように抵抗器ＲＡを設定することができる。一般的に、抵抗器ＲＡ両端の電圧降下は、図１の回路で使用されるようなダイオード接続されたＭＯＳトランジスタのＶＧＳより小さくすることができる。したがって、例えば、抵抗器ＲＡ両端の電圧降下は、約０．５ボルト以下であり得る。

出力回路部は、基準電流Ｉ_Ｒに比例する基準電流Ｉ_ＲＭを生成し、比例性は、抵抗器ＲＡ及び抵抗器ＲＢの抵抗の相対値に依存する。比例性は、いくつかの回路実装については、（１／ＲＡ∝α１／ＲＢ）のように、抵抗ＲＡとＲＢの逆数の比として表現することができる。

増幅器１２０は、制御トランジスタＭＰのゲートに接続された出力を有し、ノード「Ｂ」の電圧がノード「Ａ」の電圧と等しくなるよう、電流Ｉ_ＲＭを制御するために動作する。

したがって、基準電流発生器１００は、約１．２Ｖ以下の電源電圧で動作することができ、いくつかの例では、約１Ｖ以下で動作することができる。

基準電流発生器１００は、電流シンクがビット線をエミュレートし、基準メモリセルを含む回路構成を備える集積回路メモリ装置の構成要素として説明される。

基準電流発生器１００の使用は、低電源電圧動作のために設計された集積回路メモリ装置に特に適する。基準電流発生器１００は、出力回路部上の負荷がカレントミラーの基準トランジスタ（例えば、ＭＮ１）である回路にも適する。

基準電流発生器１００は、様々なタイプの電流シンクを有し、異なるタイプの負荷用の出力基準電流を使用する多種多様な回路に使用することもできる。

本明細書で説明する例は、ＭＯＳトランジスタの使用に基づくものであり、電源電圧ＶＤＤが基準電圧（例えば、グランド）に対して正である実施形態のために構成されている。

他の実施形態では、供給電圧は、基準電圧に対して負であり、使用されるトランジスタのタイプは、実装によって、ｎチャネルからｐチャネル、又はその逆に変更することができる。

他の実施形態は、同じ一般的な構成を有するバイポーラ接合トランジスタを使用して実施することができる。

図３は、図２を参照して説明したような低ＶＤＤ基準電流発生器２８０を含む集積回路メモリ装置２００の簡略ブロック図である。この例では、集積回路メモリ装置２００は、３Ｄフラッシュメモリのような不揮発性メモリアレイ２６０を含むメモリ装置を備える。また、ＳＲＡＭ、ＤＲＡＭ、相変化メモリ、クロスポイントメモリ、金属酸化物メモリなどを含む他のタイプの不揮発性及び揮発性メモリ技術を使用することができる。

他の実施形態では、集積回路メモリ装置２００は、メモリアレイを含まないが、基準電流発生器を利用する任意のタイプの回路を備えることができ、それにはマイクロプロセッサ、グラフィックプロセッサユニット、特定用途向け集積回路、フィールドプログラマブルゲートアレイ、無線受信機又は送信機などのアナログデバイス、又は他のタイプのデジタル、アナログ及び混合信号集積回路が含まれる。

この例では、メモリアレイ２６０は、ライン２６２によってメモリアレイ２６０に結合される行デコーダ２６１、ライン２５９によってメモリアレイ２６０に結合されるプレーンデコーダ２５８、及びメモリアレイのビット線２６４に結合される列デコーダ２６３を含む周辺回路に結合される。アドレスは、例えば、アドレスジェネレータ（図示せず）を含み得るライン２６５に供給される。センスアンプ及びデータ入力構造（ブロック２６６）は、列デコーダ２６３及びビット線２６７を介して、メモリアレイにデータ入力及び出力経路を供給する。出力データは、オフチップ伝送のためにライン２７２に供給される。この例における入力データ２７１は、入力回路、プロセッサ、又は他のタイプの回路構成要素を含む回路上の他の回路構成要素２７４から得られる。

ステートマシンを含む制御ロジック２６９が設けられて、メモリの動作に必要な制御信号及びタイミング信号を生成する。制御ロジック２６９の制御下で印加されメモリ動作中に必要とされる様々な電圧を生成するブロック２６８には、バイアス供給電源電圧及びチャージポンプが含まれる。

この実施形態では、図２を参照して上述したように実施される低ＶＤＤ基準電流発生器２８０は、ページバッファ／センスアンプブロック２６６に結合される。いくつかの実施形態では、センスアンプブロックは、上記のような複数の感知回路を含むことができる。他の実施形態では、他のタイプの感知回路を利用することができる。また、基準電流発生器２８０は、基準電流を装置２００の他の構成要素に供給することができる。

集積回路メモリ装置２００は、１．２Ｖ未満であり、いくつかの実装では約１Ｖ以下であり得る電圧ＶＤＤに結合された外部電源ノード２５０を有する。また、集積回路メモリ装置２００は、ＤＣグランドに結合された外部基準ノード２４９を有する。他の実施形態では、基準ノードをＡＣグランド又は他のＤＣ電圧基準に接続することができる。パワーオン検出回路２５１が集積回路上に設けられて、パワーオンイベントを検出し、制御ロジック２６９中のステートマシン及びチップ上の他の回路構成要素に供給される信号を生成する。

メモリ内のビット線をエミュレートする電流シンクを用いて集積回路メモリで動作可能な基準電流発生器について説明する。このタイプの電流シンクの最小動作電圧は、０．８Ｖ以上に近づくことができる。したがって、電流シンクの供給電圧と最小動作電圧との間に利用可能なヘッドルームは、カレントミラー内の基準トランジスタの最小動作電圧よりも低い。本明細書で説明するように、低電源電圧回路構成で生じるこの問題は、抵抗器及びオペアンプに基づく基準電流発生器を使用して克服される。このようにして回路構成は、電流シンクの最小動作電圧よりも高く、いくつかの例では５０ｍＶ〜１００ｍＶを含む０．２Ｖ以下のヘッドルームで動作することができる。

本発明は、以上詳述した好ましい実施形態及び例を参照して開示されているが、これらの例は限定的ではなく、例示的なものであることが意図されることを、理解すべきである。当業者であれば、本発明の精神および添付の特許請求の範囲内で変更及び組み合わせを容易に想到することが意図されている。

１０ 基準電流発生器
５１ バイアス電圧発生回路
５２、５３ コンパレータ
１００ 基準電流発生器
１２０ 増幅器
２００ 集積回路メモリ装置
２４９ 外部基準ノード
２５０ 外部電源ノード
２５１ パワーオン検出回路
２５８ プレーンデコーダ
２５９ ライン
２６０ メモリアレイ
２６１ 行デコーダ
２６２ ライン
２６３ 列デコーダ
２６４ ビット線
２６５ ライン
２６６ ブロック
２６７ ビット線
２６８ ブロック
２６９ 制御ロジック
２７１ 入力データ
２７２ ライン
２７４ 他の回路

Claims (16)

1. 電源電圧ノードと基準電圧ノードとの間に接続された入力回路部であって、出力ノードを有する電流シンクと、前記出力ノードと前記電源電圧ノードとの間に接続された第１の抵抗器とを含む、入力回路部と、
   前記電源電圧ノードと負荷との間に接続された出力回路部であって、第２の抵抗器と、前記第２の抵抗器に接続された第１の通電端子、第２の通電端子、及びゲートを有する制御トランジスタとを含む、出力回路部と、
   前記入力回路部中の前記電流シンクの前記出力ノードに接続された第１の入力と、前記出力回路部中の前記第２の抵抗器と前記制御トランジスタの前記第１の通電端子との間の第２のノードに接続された第２の入力と、前記出力回路部中の前記制御トランジスタの前記ゲートに接続された出力とを有する増幅器とを備える基準電流回路。
2. 前記電流シンクの前記出力ノードは電圧ＶＡを有し、前記電源電圧ノードに印加される電源電圧と前記電圧ＶＡとの差は、導電ダイオードで接続されたＭＯＳトランジスタ上のゲート−ソース間電圧ＶＧＳより小さい請求項１に記載の基準電流回路。
3. 前記第１の抵抗器の抵抗は、前記第１の抵抗器両端の電圧降下が０．５Ｖ未満となるものである請求項１に記載の基準電流回路。
4. 前記第１の抵抗器の抵抗は、前記第１の抵抗器両端の電圧降下が５０ｍＶから１００ｍＶの範囲内となるものである請求項１に記載の基準電流回路。
5. カレントミラーを含み、前記出力回路部上の前記負荷は、前記カレントミラー内の基準トランジスタを備える請求項１に記載の基準電流回路。
6. 前記入力回路部上の前記電流シンクは、基準ビット線回路を備える請求項１に記載の基準電流回路。
7. 前記入力回路部上の前記電流シンクは、メモリ用の基準セルを備え、
   さらに、カレントミラーを含み、
   前記出力回路部上の前記負荷は、前記メモリ内のメモリセル用の感知回路に結合された出力トランジスタを有するカレントミラー内の基準トランジスタを備える請求項１に記載の基準電流回路。
8. 前記出力回路部内の前記制御トランジスタは、ｐ型トランジスタを含む請求項１に記載の基準電流回路。
9. 前記増幅器は、オペアンプを含む請求項１に記載の基準電流回路。
10. ビット線に結合された複数のメモリセルと、
    前記ビット線に結合された複数のセンスアンプと、
    前記センスアンプと前記メモリセルとの間の前記ビット線上のビット線調整トランジスタと、
    基準電流発生器とを備えるメモリ装置であって、
    前記基準電流発生器は、
    電源電圧ノードと基準電圧ノードとの間に接続された入力回路部であって、出力ノードを有する電流シンクと、前記出力ノードと電源電圧ノードとの間に接続された第１の抵抗器とを含み、前記電流シンクが、基準ビット線回路及び基準メモリセルを含む、入力回路部と、
    前記電源電圧ノードと負荷との間に接続された出力回路部であって、第２の抵抗器と、前記第２の抵抗器に接続された第１の通電端子、第２の通電端子、及びゲートを有する制御トランジスタとを含む、出力回路部と、
    カレントミラーの基準回路部を備える前記負荷と、
    前記入力回路部中の前記電流シンクの前記出力ノードに接続された第１の入力、前記出力回路部中の前記第２の抵抗器と前記制御トランジスタの前記第１の通電端子との間の第２のノードに接続された第２の入力、及び前記出力回路部中の前記制御トランジスタの前記ゲートに接続された出力を有する増幅器とを含み、
    前記カレントミラーは、複数の出力回路部を含み、前記複数のセンスアンプ中のセンスアンプは、前記カレントミラー中の前記複数の出力回路部の各出力回路部を含む、メモリ装置。
11. 前記電流シンクの前記出力ノードは電圧ＶＡを有し、前記電源電圧ノードに印加される電源電圧と前記電圧ＶＡとの差は、導電ダイオードで接続されたＭＯＳトランジスタ上のゲート−ソース間電圧ＶＧＳより小さい請求項１０に記載のメモリ装置。
12. 前記第１の抵抗器の抵抗は、前記第１の抵抗器両端の電圧降下が０．５Ｖ未満となるものである請求項１０に記載のメモリ装置。
13. 前記第１の抵抗器の抵抗は、前記第１の抵抗器両端の電圧降下が５０ｍＶから１００ｍＶの範囲内となるものである請求項１０に記載のメモリ装置。
14. 前記出力回路部中の前記制御トランジスタは、ｐ型トランジスタを含む請求項１０に記載のメモリ装置。
15. 前記電源電圧ノードに印加される電源電圧は、１．２Ｖ未満である請求項１０に記載のメモリ装置。
16. 前記メモリセルは、不揮発性メモリセルを含む請求項１０に記載のメモリ装置。

Images