JPH08147971A - 半導体回路 - Google Patents

半導体回路

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JPH08147971A
JPH08147971A JP6280593A JP28059394A JPH08147971A JP H08147971 A JPH08147971 A JP H08147971A JP 6280593 A JP6280593 A JP 6280593A JP 28059394 A JP28059394 A JP 28059394A JP H08147971 A JPH08147971 A JP H08147971A
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Tomoharu Oka
Makoto Yanagisawa
智治 岡
裕彦 望月
誠 柳沢
康宏 藤井
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Abstract

(57)【要約】 【目的】 電界強度の厳しい条件で使用されるMOS回
路を備えた半導体回路に関し、トランジスタのゲート酸
化膜の劣化を防止することを目的とする。 【構成】 第1の電源手段VCC, 第2の電源手段VSS,
および, 該第1および第2の電源手段VCC, VSSの電圧
範囲外の電位を有する第3の電源手段SVCを使用する
半導体回路であって、前記第3の電源手段SVCと前記
第2の電源手段VSSとの間に直列に設けられた第1導電
型の第1のトランジスタQP1 、および、第2導電型の第
2および第3のトランジスタQN1,QN2 と、入力端子IN
と前記第1のトランジスタQP1 の制御電極との間に設け
られた前記第1導電型の第4のトランジスタQP3 とを具
備するように構成する。

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は半導体回路に関し、特
に、電界強度の厳しい条件で使用されるMOS回路を備
えた半導体回路に関する。近年、半導体記憶装置(DR
AM)は、高集積化および低消費電力化が進み、トラン
ジスタも小型化され、駆動電圧の低電圧化(例えば:電
源電圧VCC=3.3ボルト)に伴ってゲート酸化膜も薄く
形成されるようになって来ている。また、DRAMにお
けるプリ・ワード・デコーダとして通常の高電位の電源
電圧(VCC)と共に、該高電位電源電圧よりもさらに高
い電位の超高電位の電源電圧(SVC:例えば、SVC
=VCC+1=4.3ボルト)を使用する半導体回路が提供
されている。このような半導体回路(半導体記憶装置に
おけるプリ・ワード・デコーダ)では、超高電位電源電
圧によるMOSトランジスタのゲート酸化膜の劣化が問
題となっており、ゲート酸化膜の劣化を防止することの
できる半導体回路の提供が要望されている。

【0002】

【従来の技術】従来、例えば、半導体記憶装置(DRA
M)において、通常の高電位の電源電圧(VCC:例え
ば、3.3ボルト)と共に、該高電位電源電圧よりもさら
に高い電位の超高電位の電源電圧(SVC:例えば、
4.3ボルト)を使用するものが提供されている。

【0003】図2は半導体記憶装置の全体的な構成を示
すブロック図であり、DRAM(Dynamic Random Acces
s Memory) を示すものである。同図において、参照符号
100はメモリ・セル・アレイ,101はトランジスタおよび
キャパシタを有するメモリセル,102はセンスアンプ,103
はコラムデコーダ,104はワード・デコーダ, そして,105
はプリ・ワード・デコーダを示している。また、参照符
号 BLX,BLZはビット線, WLはワード線, そして,WLSはワ
ード線選択信号を示している。

【0004】ワード・デコーダ104 は、アドレス信号RA
A#Z,RAB#Z を受け取り、該アドレス信号に対応したトラ
ンジスタ104a,104b を制御するようになっている。そし
て、アドレス信号が供給されたプリ・ワード・デコーダ
105 の出力信号WD#Zを、トランジスタ104aを介してワー
ド線選択信号WLS を所定のワード線WLに供給するように
なっている。

【0005】図3は従来の半導体記憶装置におけるプリ
・ワード・デコーダの一例を示す回路図である。同図に
おいて、参照符号VCCは通常の高電位の電源電圧(高電
位電源電圧:例えば、3.3ボルト),VSSは低電位の電源
電圧(グラン・ドレベル:0ボルト),そして,SVCは
上記高電位電源電圧VCCよりもさらに高い電位の超高電
位の電源電圧(超高電位電源電圧:例えば、4.3ボル
ト)を示している。

【0006】図3に示されるように、プリ・ワード・デ
コーダ105 は、インバータI1,Pチャネル型MOSトラ
ンジスタQP11〜QP13,QP1, Nチャネル型MOSトランジ
スタQN11〜QN16,QN1,QN2を備えている。図3において、
参照符号10は、信号WD#Zを生成する出力段の回路を示
している。図4は本発明に対応する従来の回路の一例を
示す図であり、例えば、上記の出力段の回路10を示す
ものである。

【0007】図4に示されるように、半導体回路(出力
段の回路)10は、超高電位の電源手段(超高電位電源
手段)SVCと低電位の電源手段(低電位電源手段)V
SSとの間に直列に設けられたPチャネル型MOSトラン
ジスタQP1,および, Nチャネル型MOSトランジスタQN
1,QN2 を備えている。すなわち、Pチャネル型MOSト
ランジスタQP1 のソースは超高電位電源手段SVCに接
続され、また、該トランジスタQP1 のドレインは出力端
子OUTに接続されると共にNチャネル型MOSトラン
ジスタQN2 のドレインに接続されている。さらに、トラ
ンジスタQN2 のソースはNチャネル型MOSトランジス
タQN1 のドレインに接続され、そして、トランジスタQN
1 のソースは低電位電源手段VSSに接続されている。

【0008】トランジスタQP1 のゲート(制御電極)お
よびトランジスタQN1 のゲートは、入力端子INに接続
され、また、トランジスタQN2 のゲートは通常の高電位
の電源手段VCC(高電位電源手段)に接続されている。

【0009】

【発明が解決しようとする課題】図5は従来の半導体回
路における課題を説明するための図であり、例えば、図
4におけるPチャネル型MOSトランジスタQP1 を示す
ものである。図5において、参照符号11は半導体基
板, 12はソース領域(S),13はドレイン領域(D),
14はゲート領域(G),15はゲート酸化膜, そして,
16はアルミニウム配線を示している。

【0010】図5に示されるように、例えば、図4にお
けるトランジスタQP1 は、ソース(ソース領域12)に
対して超高電位電源手段の電圧SVCが印加され、ドレ
イン(ドレイン領域13)はアルミニウム配線16を介
して出力端子OUTに接続されるが、該トランジスタQP
1 のゲートには超高電位電源手段の電圧SVCが印加さ
れることがある。

【0011】このとき、トランジスタQP1 のソースおよ
びゲートには、超高電位電源電圧SVCが印加され、こ
れにより、該トランジスタQP1 のゲート−ドレイン間の
ゲート酸化膜14には、超高電位電源手段(超高電位電
源電圧)SVCによる電界が直接加わることになる。そ
の結果、トランジスタの小型化および駆動電圧の低電圧
化伴って薄く形成されたゲート酸化膜15の劣化を来た
すことになる。このように、例えば、半導体記憶装置の
プリ・ワード・デコーダ等(半導体回路)においては、
低電圧化された電源電圧(VCC)よりも高い電圧(SV
C)を使用することがあり、その結果、MOSトランジ
スタのゲート酸化膜に大きな電界が印加され、該酸化膜
を劣化させる恐れが出て来ている。

【0012】本発明は、上述した従来の半導体回路が有
する課題に鑑み、通常の電源電圧よりも高い電位の超高
電位電源電圧を使用する半導体回路においても、トラン
ジスタのゲート酸化膜の劣化を防止することのできる半
導体回路の提供を目的とする。

【0013】

【課題を解決するための手段】本発明によれば、第1の
電源手段VCC, 第2の電源手段VSS, および, 該第1お
よび第2の電源手段VCC, VSSの電圧範囲外の電位を有
する第3の電源手段SVCを使用する半導体回路であっ
て、前記第3の電源手段SVCと前記第2の電源手段V
SSとの間に直列に設けられた第1導電型の第1のトラン
ジスタQP1 、および、第2導電型の第2および第3のト
ランジスタQN1,QN2 と、入力端子INと前記第1のトラ
ンジスタQP1 の制御電極との間に設けられた前記第1導
電型の第4のトランジスタQP3 とを具備することを特徴
とする半導体回路が提供される。

【0014】

【作用】本発明の半導体回路によれば、第3の電源手段
SVCと第2の電源手段VSSとの間に直列に設けられた
第1導電型の第1のトランジスタQP1 の制御電極には、
第1導電型の第4のトランジスタQP3 を介して入力端子
INが接続されている。これによって、第1の電源手段
VCCおよび第2の電源手段VSSの電圧範囲外の電位を有
する第3の電源手段SVCを使用する半導体回路におい
ても、該第3の電源手段SVCによる電界がトランジス
タQP1 のゲート酸化膜に直接加わることがないように構
成する。その結果、半導体回路によれば、トランジスタ
のゲート酸化膜の劣化を防止することができる。

【0015】

【実施例】以下、図面を参照して本発明に係る半導体回
路の実施例を説明する。図1は本発明に係る半導体回路
の一実施例を示す回路図である。同図において、参照符
号VCCは通常の高電位の電源電圧(高電位電源電圧:例
えば、3.3ボルト),VSSは低電位の電源電圧(グラン・
ドレベル:0ボルト),そして,SVCは上記高電位電源
電圧VCCよりもさらに高い電位の超高電位の電源電圧
(超高電位電源電圧:例えば、VCC+1=4.3ボルト)
を示している。

【0016】図1に示されるように、半導体回路(例え
ば、プリ・ワード・デコーダにおける出力段の回路)1
は、超高電位電源手段(第3の電源手段)SVCと低電
位電源手段(第2の電源手段)VSSとの間に直列に設け
られたPチャネル型MOSトランジスタQP1,QP2,およ
び, Nチャネル型MOSトランジスタQN1,QN2 を備えて
いる。すなわち、Pチャネル型MOSトランジスタQP1
のソースは超高電位電源手段SVCに接続され、該トラ
ンジスタQP1 のドレインはPチャネル型MOSトランジ
スタQP2 のソースに接続され、また、トランジスタQP2
のドレインは出力端子OUTに接続されると共にNチャ
ネル型MOSトランジスタQN2 のドレインに接続されて
いる。さらに、トランジスタQN2 のソースはNチャネル
型MOSトランジスタQN1 のドレインに接続され、そし
て、トランジスタQN1 のソースは低電位電源手段VSSに
接続されている。

【0017】また、トランジスタQP1 のゲート(制御電
極)と入力端子INとの間には、Pチャネル型MOSト
ランジスタQP3 が挿入されている。そして、トランジス
タQP2 のゲートおよびトランジスタQP3 のゲートには、
高電位電源手段の電圧VCCよりもPチャネル型MOSト
ランジスタ(QP1,QP2,QP3)の閾値電圧Vthp の2倍だけ
低い電位(VCC−2Vthp)の信号、或いは、高電位電源
電圧VCCよりも上記トランジスタの閾値電圧Vthp の2
倍以上低い電位を印加するようになっている。ここで、
トランジスタQP2,QP3 のゲートに印加する電圧として
は、例えば、半導体記憶装置(DRAM)における内部
基準電圧Vref(≦VCC−2Vthp)を使用することができ
る。

【0018】同様に、トランジスタQN1 のゲートと入力
端子INとの間には、Nチャネル型MOSトランジスタ
QN3 が挿入され、該トランジスタQN3 のゲートおよびト
ランジスタQN2 のゲートには高電位電源電圧VCCが印加
されている。このように、図1に示す実施例では、前述
した図4に示す半導体回路におけるトランジスタQP1 の
ドレインと出力端子OUTおよびトランジスタQN2 のド
レインとの間にトランジスタQP2 を設け、トランジスタ
QP1 のゲートと入力端子INとの間にトランジスタQP3
を設け、そして、トランジスタQN1 のゲートと入力端子
INとの間にトランジスタQN3 を設けるようになってい
る。これにより、図5を参照して説明したゲート酸化膜
(15)に印加される電界(E)の大きさを低減し、該
ゲート酸化膜の劣化を防止するようになっている。

【0019】すなわち、図1に示す回路において、例え
ば、トランジスタQP2,QP3 のゲート電圧(ノードN4 の
レベル) をVCC−2Vthp とし、入力端子INに対して
超高電位電源電圧SVCの信号が供給されると、トラン
ジスタQP3 はオン状態となり、ノードN1 のレベルはS
VCとなる。さらに、ノードN5 のレベルはVCC−Vth
となり、ノードN3 および出力端子OUTのレベルはV
SSとなる。このとき、ノードN2 のレベルは、(VCC−
2Vthp)+Vthp =VCC−Vthp となる。

【0020】また、入力端子INに対して低電位電源電
圧VSSの信号が供給されると、ノードN1 のレベルは
(VCC−2Vthp)+Vthp =VCC−Vthp となり、従っ
て、ノードN2 のレベルはSVCとなる。このとき、ノ
ードN5 のレベルはVSS、ノードN3 のレベルはVCC−
Vthとなり、出力端子OUTは超高電位電源電圧SVC
を出力する。

【0021】ここで、本実施例の半導体回路において
は、出力端子OUTからVSS或いはSVCのレベルが出
力されるいずれの場合において、トランジスタのゲート
−ドレイン間(ゲート−ソース間)の電圧が超高電位電
源電圧SVCとなるものが全く無く、トランジスタのゲ
ート酸化膜に加えられる電界強度を緩和することができ
る。その結果、トランジスタのゲート酸化膜の劣化を防
止することが可能となる。

【0022】以上において、本発明の半導体回路は、上
述した図2示すような半導体記憶装置におけるプリ・ワ
ード・デコーダに限定されるものではなく、通常の高電
位電源電圧よりも高い電圧、或いは、通常の低電位電源
電圧よりも低い電圧を使用する様々な半導体回路に対し
て適用することができる。

【0023】

【発明の効果】以上、詳述したように、本発明の半導体
回路によれば、第1の電源手段および第2の電源手段の
電圧範囲外の電位を有する第3の電源手段を使用する半
導体回路においても、該第3の電源手段による電界がト
ランジスタのゲート酸化膜に直接加わることがないよう
に構成することによって、トランジスタのゲート酸化膜
の劣化を防止することができる。

【図面の簡単な説明】

【図1】本発明に係る半導体回路の一実施例を示す回路
図である。

【図2】半導体記憶装置の全体的な構成を示すブロック
図である。

【図3】従来の半導体記憶装置におけるプリ・ワード・
デコーダの一例を示す回路図である。

【図4】本発明に対応する従来の回路の一例を示す図で
ある。

【図5】従来の半導体回路における課題を説明するため
の図である。

【符号の説明】

1…プリ・ワード・デコーダの出力段 100…メモリ・セル・アレイ 101…メモリセル 102…センスアンプ 103…コラム・デコーダ 104…ワード・デコーダ 105…プリ・ワード・デコーダ QP1…第1のトランジスタ(Pチャネル型MOSトラン
ジスタ) QN1…第2のトランジスタ(Nチャネル型MOSトラン
ジスタ) QN2…第3のトランジスタ(Nチャネル型MOSトラン
ジスタ) QP3…第4のトランジスタ(Pチャネル型MOSトラン
ジスタ) QN3…第5のトランジスタ(Nチャネル型MOSトラン
ジスタ) QP2…第6のトランジスタ(Pチャネル型MOSトラン
ジスタ) VCC…第1の電源手段(高電位電源手段、高電位電源電
圧) VSS…第2の電源手段(低電位電源手段、低電位電源電
圧) SVC…第3の電源手段(超高電位電源手段、超高電位
電源電圧)

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成7年8月23日

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】請求項8

【補正方法】変更

【補正内容】

【手続補正2】

【補正対象書類名】図面

【補正対象項目名】図1

【補正方法】変更

【補正内容】

【図1】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H03K 19/00 A (72)発明者 柳沢 誠 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 第1の電源手段(VCC),第2の電源手段
    (VSS),および, 該第1および第2の電源手段の電圧範
    囲外の電位を有する第3の電源手段(SVC)を使用す
    る半導体回路であって、 前記第3の電源手段(SVC)と前記第2の電源手段
    (VSS) との間に直列に設けられた第1導電型の第1の
    トランジスタ(QP1)、および、第2導電型の第2および
    第3のトランジスタ(QN1,QN2)と、 入力端子(IN)と前記第1のトランジスタ(QP1)の制
    御電極との間に設けられた前記第1導電型の第4のトラ
    ンジスタ(QP3)とを具備することを特徴とする半導体回
    路。
  2. 【請求項2】 前記半導体回路は、前記入力端子(I
    N)と前記第2のトランジスタ(QN1)の制御電極との間
    に設けられた前記第2導電型の第5のトランジスタ(QN
    3)を具備することを特徴とする請求項1の半導体回路。
  3. 【請求項3】 前記第3のトランジスタ(QN2)の制御電
    極および前記第5のトランジスタ(QN3)の制御電極に
    は、前記第1の電源手段(VCC) の電圧を印加するよう
    にしたことを特徴とする請求項2の半導体回路。
  4. 【請求項4】 前記半導体回路は、前記第1のトランジ
    スタ(QP1)と前記第3のトランジスタ(QN2)との間に設
    けられた前記第1導電型の第6のトランジスタ(QP2)を
    具備し、該第6のトランジスタ(QP2)の制御電極および
    前記第4のトランジスタ(QP3)の制御電極に対して所定
    の電圧を印加するようにしたことを特徴とする請求項1
    の半導体回路。
  5. 【請求項5】 前記第6のトランジスタ(QP2)の制御電
    極および前記第4のトランジスタ(QP3)の制御電極に印
    加する電圧を、前記第1の電源手段(VCC)の電圧より
    も該第4のトランジスタ(QP3)の閾値電圧の2倍以上低
    い電位としたことを特徴とする請求項4の半導体回路。
  6. 【請求項6】 前記第1導電型のトランジスタ(QP1,QP
    2,QP3)はPチャネル型MOSトランジスタであり、前記
    第2導電型のトランジスタ(QN1,QN2,QN3)はNチャネル
    型MOSトランジスタであることを特徴とする請求項1
    〜5の何れかの半導体回路。
  7. 【請求項7】 前記半導体回路は、半導体記憶装置にお
    けるプリ・ワード・デコーダ(105)に適用され、該半導
    体記憶装置のメモリ・セル・アレイ(100)におけるワー
    ド線(WL)の制御を行うようになっていることを特徴
    とする請求項1〜6の何れかの半導体回路。
  8. 【請求項8】 第1の高電位電源電圧(VCC),低電位電
    源電圧(VSS),および, 前記第1の高電位電源電圧(V
    CC) よりもさらに高い電位の第2の高電位電源電圧(S
    VC)を使用する半導体回路であって、 前記第2の高電位電源電圧(SVC)および前記低電位
    電源電圧(VSS)による強電界が印加される第1のPチ
    ャネル型MOSトランジスタ(QP1)のゲートに対して、
    前記第1の高電位電源電圧(VCC)よりも電位の高いノ
    ードをゲート電圧とする第2のPチャネル型MOSトラ
    ンジスタ(QP3)を設け、且つ、 前記第2の高電位電源電圧(SVC)および前記低電位
    電源電圧(VSS)による強電界が印加される第1のNチ
    ャネル型MOSトランジスタ(QN1)のゲートに対して、
    前記第1の高電位電源電圧(VCC)または該第1の高電
    位電源電圧(VCC)よりも電位の低いノードをゲート電
    圧とする第2のNチャネル型MOSトランジスタ(QN3)
    を設けるようにしたことを特徴とする半導体回路。
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