KR900019243A - Nand형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치 - Google Patents

Nand형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치 Download PDF

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내용없음

Description

NAND형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 전기적 소거 가능한 프로그래머블 ROM(EEPROM)의 회로구성에서의 주요부분을 나타낸 도면, 제2도는 제1도에 도시된 EEPROM에 제공되면서 상호 직렬로 접속되어 선택트랜지스터 함께 "NAND셀부"를 구성하는 NAND셀부의 평면도, 제3도는 제2도의 Ⅲ-Ⅲ선을 따른 NAND셀부의 단면구성을 나타낸 도면, 제4도는 제2도의 Ⅳ-Ⅳ선을 따른 NAND셀부의 단면구성을 나타낸 도면.

Claims (18)

  1. P형실리콘칩기판(14)과, 이P형실리콘칩기판(14)상에 형성된 병렬의 데이타전송선(BL), 이 데이타전송선에 접속되면서, 캐리어축적층(20)과 제어게이트를 갖춘 미리 설정된 수의 데이타기억트랜지스터(M1∼M8)와 스위칭트랜지스터(Qs1)의 직렬회로를 갖춘 다수의 NAND형 셀부(U)로 이루어진 제1메모리셀부(10a)와 제2메모리셀부(10b)로 구성된 소정수의 메모리셀블럭부(10), 상기 제1 및 제2메모리세레부(10a, 10b)에 공통으로 접속되어 하이레벨을 나타내는 제1전압을 발생시키는 디코더수단(54) 및, 상기 제1 및 제2메모리셀블럭부(10a, 10b)에 접속되어 상기 제1전압에 응답해서 상기 스위칭트랜지스터(Qs1)와 데이타기억트랜지스터(M)에 인가되는 충분히 높은 승압전위를 갖는 제2전압(Vpp)을 발생시키는 전압제어수단(60a, 60b)으로 구성된 것을 특징으로 하는 NAND형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
  2. 제1항에 있어서, 상기 전압제어수단(60a, 60b)은 상기 스위칭트랜지스터(Qs1)에 접속되어 그 스위칭트랜지스터(Qs1)에 공급되는 제1전압을 검출하여 제2전압(Vpp)으로서 상기 제1스위치트랜지스터(Qs1)에 공급되는 출력진압을 발생시키는 제1전압발생수단(62)과, 상기 데이타기억트랜지스터(M)의 제어게이트와 상기 전압발생수단(62)에 접속되어 상기 전압발생수단(62)의 출력전압에 응답해서 제2전압(Vpp)을 발생시키는 제2전압발생수단(64)으로 구성된 것을 특징으로 하는 NAND형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
  3. 제2항에 있어서, 상기 제2전압발생수단(64)은 각각 상기 데이타기억트랜지스터(M)의 제어게이트에 접속되어 제2전압을 발생시키는 전압발생회로와, 상기 제1전압발생수단(62)과 상기 전압발생회로에 접속되어 상기 제1전압발생수단(62)의 출력전압을 검출해서 상기 전압발생회로를 활성화시키는 검출수단(G3)으로 구성된 것을 특징으로 하는 NAND형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
  4. 제3항에 있어서, 상기 검출수단은 상기 제1전압발생수단(62)에 의해 출력전압이 공급되는 제1입력과 외부적으로 동작모드제어신호(ΦR, ΦW, ΦE)가 공급되는 제2입력을 갖춘 게이트회로(G1)로 구성된 것을 특징으로 하는 NAND형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
  5. 제4항에 있어서, 상기 검출수단에는 상기 제1전압발생수단(62)의 출력과 상기 게이트회로(G1)의 제1입력사이에 접속되어 전원공급전압을 인가받는 게이트를 갖춘 트랜지스터(Q3)가 더 구비된 것을 특징으로 하는 NAND형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
  6. 제5항에 있어서, 상기 게이트회로에는 NAND게이트(G1)가 포함된 것을 특징으로 하는 NAND형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
  7. 제4항에 있어서, 상기 디코더수단(54)이 상기 스위칭트랜지스터(Qs1)와 데이타기억트랜지스터(M) 및 제1전압발생수단(62)에 제1전압을 공급하도록 하면서 상기 디코더수단(54)에 제2전압이 공급되지 않도록 하는 게이트수단이 더 구비된 것을 특징으로 하는 NAND형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
  8. 제7항에 있어서, 사이 게이트수단은 상기 디코더수단(54)과 상기 스위칭트랜지스터(Qs1)사이에 접속된 전압제어트랜지스터(T)로 구성되고, 상기 데이타기억트랜지스터(M)는 각각 상기 메모리셀부(10)에 포함된 것을 특징으로 하는 NAND형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
  9. 제8항에 있어서, 상기 임의의 메모리셀부(U1)는 상기 제1메모리셀부(10a)에서 필요한 데이타기억트랜지스터(M2)에 데이타를 기록하는 순서로 선택되고, 상기 디코더수단(54)은 스위칭트랜지스터(Qs1)와 이 스위칭트랜지스터(M1)와 소정의 트랜지스터(M2)사이에 위치하는 데이타기억트랜지스터 또는 트랜지스터(M1)에 제1전압을 공급함과 더불어 상기 선택된 메모리셀부(U1)에서 잔여의 트랜지스터(M3, …, M8)에서 로우레벨을 나타내는 제3전압을 공급해줌으로써 상기 선택된 메모리셀부(U1)에 접속된 대응하는 데이타전송선(BL1)상에 나타나는 데이타가 상기 전압제어수단(60a)에 의해 공급되는 제2전압(Vpp)에 응답해서 도통상태로 되는 트랜지스터(Qs1, M1)를 통해 트랜지스터(M2)에 공급되도록 것을 특징으로 하는 NAND형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
  10. 제9항에 있어서, 상기 소정의 선택된 메모리셀부(U1)내에 포함된 데이타기억트랜지스터(M1∼M8)는 배열된 역순으로 데이타기록동작이 순차 수행됨으로써 상기 스위칭트랜지스터(Qs1)로부터 가장 멀리 위치하는 데이타기억트랜지스터(M8)에 대해 우선적으로 데이타기록이 수행되는 반면, 상기 스위칭트랜지스터(Qs1)에 인접되게 위치하는 데이타기억트랜지스터(M1)에 대해 최종적으로 데이타기록이 수행되도록 된 것을 특징으로 하는 NAND형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
  11. 제9항에 있어서, 상기 디코더수단(54)은 데이타소거시 스위칭트랜지스터(Qs1)와 상기 각 제1 및 제2 메모리셀부(10a, 10b)에 포함된 모든 데이타기억트랜지스터(M1∼M8)에 제2전압을 공급해줌으로써 상기 모든 데이타기억트랜지스터(M)에 상기 전압제어수단(60)에 의해 제2전압(Vpp)이 공급되어 상기 모든 데이타기억트랜지스터(M)에 기억된 데이타가 일제히 일괄소거 되도록 된 것을 특징으로 하는 NAND형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치.
  12. 반도체기판(14)과, 이 반도체기판(14)상에 형성된 비트선(BL), 이 비트선(BL)과 교차되는 교차점을 갖고서 상기 반도체기판(14)상에 형성된 워드선(WL), 상기 교차점에 설치되면서 제어게이트(24)와 데이타기억층(20)을 구비한 미리 설정된 수의 메모리셀트랜지스터(M1, M2, …M8)를 갖춘 NAND셀부(U)로 구성되어 소정수의 메모리블럭부(10a, 10b)로 분할된 재기록이 가능한 메모리셀트랜지스터(M), 상기 메모리셀부에 대해 제공되어 그 메모리셀부를 대응하는 비트선에 선택적으로 접속시키기 위한 스위치수단(Qs1), 상기 워드선(WL1, …, WL8)과 상기 스위칭수단(Qs1)에 접복되어 하이 레벨 전압을 발생시켜 선택된 선으로서 상기 워드선(WL)중 하나 또는 그 이상의 워드선을 선택적으로 지정하는 행디코더수단(54), 상기 메모리셀그룹(10)의 각각에 결합되면서 상기 트랜지스터(Qs1, M)를 도통상태로 하는 충분히 높은 소정의 전압전위로 상승되는 하이레벨전압을 발생시켜 그 승압된 전압(Vpp)을 선택된 선에 공급해주는 전압승압수단(60)을 구비하고 있으면서, 상기 전압승압수단은 상기 승압전압(Vpp)을 스위치수단(Qs1)에 공급해서 그 스위치수단(Qs1)을 턴온시키는 제1전압부스터수단(62)과, 이 제1전압부스터수단(62)에 응답해서 상기 승압전압(Vpp)을 선택된 선에 공급해줌으로써 상기 데이타기억층과 상기 기판사이에서의 터널링에 의해 상기 전하캐리어를 상기 선택선에 접속된 메모리셀트랜지스터에 이동시키는 제2전압수스터수단(64)으로 구성된 것을 특징으로 하는 프로그래머블 ROM.
  13. 제12항에 있어서, 상기 워드선(ML)은 상기 대응하는 메모리셀트랜지스터(M1, M1′)의 제어게이트에서 다른 메모리셀블럭(10a, 10b)에 속하는 대응하는 메모리셀부(U1, U1′)에 각각 포함된 대응하는 메모리셀트랜지스터(M1, M1′)와 공통으로 접속된 소정수의 게이트제어선(WL1, …, WL8)으로 구성된 것을 특징으로 하는 프로그램머블 ROM.
  14. 제12항에 있어서, 상기 제1전압부스터수단(62)은 차아지펌프회로를 포함하여 구성된 것을 특징으로 하는 프로그래머블 ROM.
  15. 제14항에 있어서, 상기 제2전압부스터수단(64)은 상기 게이트제어선에 접속된 병렬의 차이지펌프회로와, 상기 제1전압부스터수단(62)과 상기 병렬의 차아지펌프회로사이에 접속되어 상기 제1전압부스터수단(62)이 승압전압을 발생시키는 경우 상기 차아지펌프회로를 동작상태로 하는 게이트회로수단(Q3, G1)으로 구성된 것을 특징으로 하는 프로그래머블 ROM.
  16. 제15항에 있어서, 상기 게이트회로수단에 NAND게이트(G1)가 포함된 것을 특징으로 하는 프로그래머블 ROM.
  17. 제16항에 있어서, 상기 메모리셀트랜지스터는 각각 데이타기억층으로서의 부유게이트를 갖춘 이중게이트 전계효과트랜지스터로 구성된 것을 특징으로 하는 프로그래머블 ROM.
  18. 제17항에 있어서, 상기 스위치수단은 상기 공통행디코더 수단(54)과 제1전압부스터수단(62)에 접속된 게이트를 갖추고서 상기 승압전압(Vpp)에 응답해서 도통상태로 되는 전계효과트랜지스터(Qs1)로 구성된 것을 특징으로 하는 프로그래머블 ROM.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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