JP2008091029A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】高速読出のスタティックRAMからなる低電圧電源使用の半導体集積回路装置及び高速動作の論理回路からなる低電圧電源使用の半導体集積回路装置を提供すること。
【解決手段】
半導体集積回路装置は、複数のメモリセルの動作電位を制御する複数のスイッチ回路と中間電位生成回路とを含む。複数のスイッチ回路は、複数のワード線を制御する信号に応じて制御され、メモリセルの駆動用MOSFETのソース電位が、中間電位生成回路が生成する電源電位と接地電位との間の中間電位か、接地電位かとなるように切り替える。中間電位生成回路は抵抗を含み、上記中間電位が複数のメモリセルから抵抗に流れる電流により生成される。
【効果】低閾値電圧のMOSFETの採用と集積回路の規模縮小が可能となる。
【選択図】図1
【解決手段】
半導体集積回路装置は、複数のメモリセルの動作電位を制御する複数のスイッチ回路と中間電位生成回路とを含む。複数のスイッチ回路は、複数のワード線を制御する信号に応じて制御され、メモリセルの駆動用MOSFETのソース電位が、中間電位生成回路が生成する電源電位と接地電位との間の中間電位か、接地電位かとなるように切り替える。中間電位生成回路は抵抗を含み、上記中間電位が複数のメモリセルから抵抗に流れる電流により生成される。
【効果】低閾値電圧のMOSFETの採用と集積回路の規模縮小が可能となる。
【選択図】図1
Description
本発明は、低消費電力が要求される機器やデバイスに適用して好適な半導体集積回路装置、特に低電圧動作の半導体集積回路装置に関する。
近年、IC(Integrated Circuit)カードや携帯機器に用いられるスタティックRAM(Random Access Memory)は、低消費電力化の面及び信頼性の面から低電圧での動作が要求されている。スタティックRAMを低電圧で動作させる技術として、スタティックRAMを構成する個々のメモリセルにおいて、負荷素子にP型のMOS(Metal Oxide Semiconductor)型電界効果トランジスタ(以下「MOSFET」という)を使った回路が提案されている(例えば非特許文献1参照)。同P型MOSFETは、導通又は非導通のいずれかとなるので、雑音や電圧変動の影響を受けにくい特徴がある。メモリセルの駆動用トランジスタにはN型MOSFETが用いられるので、メモリセルは、前記P型MOSFETと合わせてCMOS(Complementary MOS)トランジスタの構成によって形成される(以下「完全CMOS型メモリセル」という)。
前記非特許文献1に記載されているメモリセルの構造を図14に示す。情報を保持する記憶部は、負荷素子であるP型MOSFET(以下「負荷用PMOS」という)1,2と、駆動素子であるN型MOSFET(以下「駆動用NMOS」という)3,4とから構成されており、転送素子であるN型MOSFET(以下「転送用NMOS」という)5,6を介してビット線18とその反対極性のビット線19に接続されている。また、転送用NMOS5,6のゲート電極は、ワード線22によって接続されている。更に、転送用NMOS5,6及び駆動用NMOS3,4の基板電極(ウェハ)11〜14は、接地端子9(電位VSS)に接続され、負荷用PMOS1,2の基板電極15,16は、電源端子8(電圧VDD)に接続されている。また、全てのMOSFET1〜6は、不活性時及び待機時にリーク電流が流れないよう、その閾値が比較的高く、例えば0.7V程度に設定されている(以下、このような閾値電圧を「高閾値電圧」という)。
スタティックRAMは、このような多数のメモリセルを行列状に配置したメモリアレイによって構成される。なお、メモリアレイに電源電圧が供給され、一部のメモリセルで書込及び読出が行われているが、他のメモリセルでは書込及び読出が行われない場合、当該他のメモリセルは不活性であると云い、電源電圧は供給されているがメモリアレイ全体で書込及び読出が行われない場合を待機時と云うこととする。
メモリセルからのデータの読出は、対のビット線18,19(相互に反対極性のデータが供給される信号線)を電源電圧VDDに一旦プリチャージし、更に、ワード線22を電源電圧VDDにして転送用NMOS5,6を導通状態にすることにより、プリチャージしたビット線18,19の電荷を駆動用NMOS3と転送用NMOS5又は駆動用NMOS4と転送用NMOS6のいずれか一方を通して放電することにより行われる。また、データの書込は、ワード線22を電源電圧VDDにして転送用NMOS5,6を導通状態にし、記憶部の状態をビット線18,19のデータに応じた状態にすることにより行なわれる。
しかし、電源電圧VDDを例えば1V程度の低電圧にすると、高閾値電圧を持つ駆動用NMOS3,4と転送用NMOS5,6の駆動能力が急激に減少してそのドレイン・ソース間抵抗が高くなるため、読出速度が著しく低下するという問題点があった。
上記問題点に対する対策として、読出時に駆動用NMOS3,4のソース電極に負電圧を印加する回路が提案されている(例えば非特許文献2参照)。
前記非特許文献2に記載されているメモリセルの構造を図15に示す。同メモリセルの回路構成は、図14に示した構成とほぼ同じであるが、相違点は、駆動用NMOS3,4のソース電極が接地端子9に接続されずにソース線23に接続されている点にあり、同ソース電極が独立して駆動されるようになっている。ソース線23は、行毎に個別に設けられている。また、この回路でもメモリセルの全てのMOSFET1〜6は、不活性時及び待機時時にリーク電流が流れないように、高閾値電圧のものが採用されている。
メモリセルからのデータの読出は、ワード線18,19を電源電圧VDDにすると同時に、駆動用NMOS3,4のソース線23に負電圧(例えば−0.5V)を印加することにより行われる。その結果、駆動用NMOS3,4及び転送用NMOS5,6の駆動能力が増大し、電源電圧VDDにプリチャージされたビット線の電荷がすばやく放電され、高速動作が可能となる。即ち、1V程度の低電圧電源を用いることによって高速の読出を実現することができる。
しかしながら、このような従来回路では、負電源が別に必要となり、また、駆動用NMOS3,4には電源電圧より高い電圧がかかるため、ゲート酸化膜を薄くした低電圧高速動作のMOSFET素子を採用することが信頼性の面から難しいという問題点があった。
米国文献「1990シンポジウム オン ブイ・エル・エス・アイ サーキッツ(1990 Symposium on VLSI Circuits)」第53頁〜第54頁
米国文献1995シンポジウム オン ブイ・エル・エス・アイ サーキッツ(1995 Symposium on VLSI Circuits)第25頁〜第26頁
MOSFETを低電圧で高速に動作させるために、閾値電圧を例えば0.2V近辺に下げる方法が考えられる。しかし、リーク電流は、閾値電圧を0.1V下げると1桁程度増加するため、トランジスタ数が多いメモリアレイに適用した場合、リーク電流によって消費電力が増大するという問題点がある。
本発明の主たる目的は、従来技術の前記問題点を解決し、低電圧電源を使用して高速の読出速度を確保することができるスタティックRAMからなる新規の半導体集積回路装置を提供することにある。
また、本発明の別の目的は、低電圧電源を使用して高速動作を確保することができる論理回路からなる新規の半導体集積回路装置を提供することにある。
本発明の前記課題は、同一行のメモリセルが読出を行なうように選択された場合にはソース線を接地電位に保ち、かつ、読出/書込が選択されない不活性時及び待機時には同ソース線を電源電位と接地電位の中間電位に保つためのスイッチ回路をソース線毎に設けることによって効果的に解決することが可能である。このような手段を採用すれば、不活性時及び待機時にMOSFETのゲート・ソース間電圧が中間電位による電圧だけ下がってバイアスされることにより、リーク電流を低く抑えることができるからである。
そのため、閾値電圧が電源電圧の1/2に満たない低い閾値電圧(以下「低閾値電圧」という)、例えば0.2V近辺の閾値電圧のMOSFETを駆動用及び転送用に用いることが可能となり、1V程度の低電圧電源の採用が可能となる。また、読出時にはソース電極が接地されるので、ドレイン・ソース間に電源電圧が掛かり、高い駆動能力を維持することができる。従って、読出速度の低下を回避することができる。また、中間電位として、不活性時及び待機時にはソース線と接地端子の間に例えば抵抗を接続し、同抵抗に流れる電流によって生成される電圧を利用することができ、従って、新たに電源を設ける不都合が回避される。
書込時にはソース線を前記不活性時及び待機時の場合と同じ中間電位に保つことが望ましい。MOSFETの動作電流が低下することによって低い電流で記憶状態に達するので、書込速度が向上する。
なお、メモリセルの記憶部の一方の駆動用NMOSとこれに接続する負荷用PMOSとは、CMOS型のインバータを形成しており、2個のインバータが正帰還ループを形成している。
さて、インバータは、最も簡単な論理機能を持つ論理回路であるが、そのN型MOSFETの部分を複数のN型MOSFETによって構成し、更に、P型MOSFETの部分をN型と同数のP型MOSFETによって構成し、両者を相補的な論理機能を持つように構成するとその他の一般的なCMOS論理回路を形成することができる。
同論理回路においては、単一のN型MOSFET(インバータの場合)又は複数のN型MOSFETが接地側電流路を形成し、単一のP型MOSFET(インバータの場合)又は複数のP型MOSFETが電源側電流路を形成する。接地側電流路の一方の端子が出力端子に接続され、他方の端子が接地端子に接続されている。また、電源側電流路の一方の端子は出力端子に接続され、他方の端子は電源端子に接続されている。そして、同論理回路は、入力信号によって一方の電流路が導通状態のときに他方の電流路が非導通状態になるように動作する。また、いくつかの論理回路が相互に接続されて又は単一の論理回路によって所望の論理を有する半導体集積回路装置が形成される。
本発明の別の特徴点は、少なくとも一個の論理回路からなる半導体集積回路装置に前記スイッチ回路と同類の回路を適用したことにある。即ち、本発明の半導体集積回路装置は、前記接地側電流路(第1の電流路)の他方の端子が接地端子ではなく接地側ソース線(第1のソース線)によって接続され、電源側電流路(第2の電流路)の他方の端子が電源端子ではなく電源側ソース線(第2のソース線)に接続された論理回路を有し、当該接地側及び電源側ソース線にそれぞれ接地側スイッチ回路(第1のスイッチ回路)及び電源側スイッチ回路(第2のスイッチ回路)が接続されている。当該接地側及び電源側スイッチ回路は、論理回路が動作するよう選択された場合には接地側及び電源側ソース線をそれぞれ接地電位及び電源電位に保ち、かつ、そのように選択されない待機時には接地側及び電源側ソース線をそれぞれ電源電位と接地電位の間の個別の中間電位に保つように動作する。
このような特徴点によって、前記スタティックRAMの場合と同様、待機時にはMOSFETのゲート・ソース間電圧が中間電位による電圧だけ下がってバイアスされることによってリーク電流が低く抑えられる。そのため、低閾値電圧のMOSFETを用いることが可能となり、1V程度の低電圧電源の採用が可能となる。
また、動作時にはソース電極が接地されるので、ドレイン・ソース間に電源電圧が掛かり、高い駆動能力を維持することができる。従って、動作速度の低下を回避することができる。また、中間電位として、待機時には各ソース線と接地端子の間にそれぞれ例えば抵抗を接続し、同抵抗に流れる電流によって生成される電圧を利用することができ、従って、新たに電源を設ける不都合が回避される。
本発明によれば、スタティックRAMにおいて、駆動用NMOSのソース電極に読出時に接地電位を与え、不活性時及び待機時に電源電位と接地電位の中間電位を与えるので、読出速度に影響なく不活性時及び待機時のリーク電流を低減することができ、低閾値電圧のMOSFETと低電圧電源の採用が可能となる。また、論理回路において、N型及びP型MOSFETのソース電極に動作時にそれぞれ接地電位及び電源電位を与え、待機時に電源電位と接地電位のそれぞれ個別の中間電位を与えるので、動作速度に影響なく待機時のリーク電流を低減することができ、低閾値電圧のMOSFETと低電圧電源の採用が可能となる。以上の結果、高速低消費電力の大規模半導体集積回路装置を実現することができる。
また、基板電極やソース電極には接地電位又は中間電位を与えるだけであるので、MOSFETのゲート酸化膜に電源電圧以上の電圧が掛かることはなく、ゲート酸化膜を薄くした高速低電圧動作のMOSFETを採用することが可能となる。
なお、閾値電圧のばらつきは、製造プロセスの変動によって避けることができないが、リーク電流が減少することによって閾値電圧の許容範囲が広がるので、閾値電圧にばらつきがある集積回路では、本発明はさらに効果的となる。
以下、本発明に係る半導体集積回路装置を図面に示した幾つかの実施例を参照して更に詳細に説明する。なお、図1〜図15における同一の記号は、同一物又は類似物を表記するものとする。
<実施例1>
完全CMOS型メモリセルからなるスタティックRAMに本発明を適用した。図1において、17は、n行m列に配置した完全CMOS型メモリセルによるメモリアレイ、7は、メモリアレイ17の中の1行1列目のメモリセル、33は、第1行のソース線23に接続したスイッチ回路、30は、スイッチ回路33と接地端子9の間に接続した抵抗を示す。
完全CMOS型メモリセルからなるスタティックRAMに本発明を適用した。図1において、17は、n行m列に配置した完全CMOS型メモリセルによるメモリアレイ、7は、メモリアレイ17の中の1行1列目のメモリセル、33は、第1行のソース線23に接続したスイッチ回路、30は、スイッチ回路33と接地端子9の間に接続した抵抗を示す。
なお、図1では明示していないが、ワード線22、ビット線18,19、ソース線23を次のように配置した。ワード線22は、行毎に設置されてメモリアレイ17の行方向に延在し、同一行のメモリセル7の転送用NMOS5,6のゲート電極に共通接続される。ビット線18,19は、列毎に設置されて列方向に延在し、同一列のメモリセルの転送用NMOS5,6に共通接続される。また、ソース線23は、行毎に設けられる。従って、スイッチ回路33が行毎に設けられる。ワード線22及びソース線23を行毎に設けたことによって、メモリセル7の読出/書込動作及び不活性が行単位に選択される。一方、抵抗30には、各行の全スイッチ回路が共通に接続される。
次に、図1には、駆動用NMOS3と負荷用PMOS1の接続点及び駆動用NMOS4と負荷用PMOS2の接続点をそれぞれ蓄積ノード20、21として示した。蓄積ノード20、21に高レベル(ほぼ電源電位であり、以下「‘H’」と表記する)又は低レベル(ほぼ接地電位であり、以下「‘L’」と表記する)の情報が記憶される。
このような構造の各メモリセルにおいて、駆動用NMOS3,4及び転送用NMOS5,6に低閾値電圧のN型MOSFETを用い、更に負荷用PMOSに高閾値電圧のP型MOSFETを用い、また、電源電圧VDDを1.0Vとした。
スイッチ回路33は、その構造について後で詳述するが、当行を動作状態とする場合にソース線23を接地端子9に接続し、不活性状態とする場合及び全体を待機状態とする場合に、ソース線23を抵抗30に接続するように動作する。抵抗30に接続された場合は、抵抗30にメモリアレイ17の全メモリセルの不活性又は待機中の駆動用NMOSのリーク電流が流れる。
本発明においては、同リーク電流が抵抗30に流れて呈するソース線23の電位が電源電圧VDDと接地電位VSSの間の中間電位VMDとなる。本実施例において、中間電位VMDを0.5Vに設定した。なお、後で述べるが、抵抗30は、電圧源回路又は電流源回路とすることが可能である。いずれも、所定の中間電位VMDを得ることができる。
このような設定による本実施例のデータの読出時並びに不活性時及び待機時の動作波形を図2に示す。図2aにおいて、読出時にワード線22は、電源電圧VDDが与えられて‘H’になると同時に、ソース線23は、接地電位になる。読出時にビット線18,19は、予め一旦‘H’にプリチャージされてから、いずれか一方のビット線の放電が始まり、電位が1.0Vから低下する。また、不活性時及び待機時にワード線22は、接地電位VSSとなって‘L’になると同時に、ソース線23は、中間電位VMD(0.5V)になる。
このような電位設定のもとで、駆動用NMOS3,4及び転送用NMOS5,6の基板電極は、前記したように接地電位に固定されている。いま、蓄積ノード20が例えば‘H’の情報を記憶し、従って、蓄積ノード21が‘L’の情報を記憶している場合、不活性時及び待機時において、駆動用NMOS4は、導通状態であるので、蓄積ノード21は、中間電位VMDと等しく0.5Vとなる。このとき不活性時及び待機時のワード線22が接地電位VSSであるので、転送用NMOS6は、ソースと基板電極12の間の電位が負(−0.5V)となって閾値電圧が上昇し、同時に、同MOSFETのソース・ゲート間電圧が負(−0.5V)となる。この2つの効果によって、転送用NMOS6のリーク電流が減少し、‘H’にプリチャージされたビット線19からソース線23に流れ込むリーク電流が減少する。また、駆動用NMOS3もソースと基板電極13の間の電圧が負となり駆動用NMOS3の閾値電圧が上昇するので、ハイレベルである蓄積ノード20からソース線23に流れ込むリーク電流が減少する。
以上のリーク電流減少の効果により、中間電位VMDを0.5Vに設定した場合、メモリセル7のリーク電流の合計は、本実施例と同じ閾値電圧のN型MOSFETを採用した場合の従来例に比べて約1桁減少する。これは、同従来例において、メモリセル7内のN型MOSFETの閾値電圧を約0.1V上げた場合のリーク電流減少量と同じである。即ち、本実施例では、従来例に比べて駆動用NMOS3,4及び転送用NMOS5,6の閾値電圧を0.1V程度低く設計してもメモリセル7のリーク電流は、従来例とほぼ同程度とすることができる。
本実施例では、従来例に比べ、駆動用NMOS3、4及び転送用NMOS5、6の閾値電圧を下げることができたために同MOSFETの駆動能力を増大させることができ、低電圧で、高速の情報の読出を達成することができる。具体的には、‘H’にプリチャージしてあるビット線18、19の電位が速く変化することにより、ビット線18とビット線19の間の電位差を増幅するセンスアンプ(図示せず)を起動するまでの時間を短縮することができる。図2aに読出時のビット線18、19の電位低下の様子を示す。電位は、1.0Vから低下する。比較のために、図14に示した従来例の場合の動作波形を図2bに示す。電源電圧は1.0Vであり、N型MOSFETの閾値電圧を本実施例の場合よりも0.1V高くし、不活性時及び待機時のリーク電流を本実施例と同程度としている。同MOSFETの駆動能力が閾値電圧が高くなった分低下するため、読出時の電位低下は、本実施例の場合よりも緩やかであることがことが示されている。そのため、センスアンプが起動するまでの時間が遅れ、読出速度が低下する。
続いて、本実施例のデータの書込時の動作波形を図3に示す。書込前にメモリセル7の蓄積ノード20,21がそれぞれ例えば‘H’,‘L’である場合、ビット線18,19の電位差をそれぞれ、接地電位である0.0Vと電源電圧である1.0Vまで広げ、ワード線22を‘H’にすることによってメモリセル内蓄積ノード20,21にそれぞれ‘L’,‘H’を書き込む。このときソース線23は、不活性時及び待機時と同様、電源電圧VDDと接地電位VSSの間の中間電位VMD(0.5V)とする。これにより、導通状態にある駆動用NMOS4のドレイン・ソース間電圧が下がり(0.5Vになる)、かつ、ソース・ゲート間電圧が負(−0.5V)となって閾値電圧が上がり、駆動用NMOS4の導通電流が低い状態になるので、低い電流で記憶状態に達し、蓄積ノード21は、‘L’から‘H’へ高速に変化する。従って高速書込が可能となる。なお、読出の場合と同様、ソース線23を接地電位VSSにして、データを書き込むことも可能である。
次に、ワード線22とソース線23の電位を制御するための回路を図4を参照して説明する。同図では簡単のため、各MOSFETの基板電極の接続は図示を省略したが、図1と同様にP型MOSFET1,2の基板電極は電源端子8に、N型MOSFET3〜6の基板電極は接地端子9に接続されている。また、同じく簡単のため、メモリセル7は1個しか示していないが図1と同様にマトリックス状に配置されている。図4において、51は、スイッチ回路33を含んでソース線23を制御するとともにワード線22の電位を制御するワード・ソース線ドライバ回路、52,53はワード線22を駆動するインバータ、60は、スイッチ回路33と抵抗30の接続点であって中間電位VMDを呈するノード、56,57は、ノード60とソース線23との間に接続されてスイッチ素子として動作するそれぞれN型MOSFET、P型MOSFET、58は、ソース線23と接地端子9の間に接続されてスイッチ素子として動作するN型MOSFET、55は、P型MOSFET57及びN型MOSFET58を駆動するインバータ、54は、N型MOSFET56及びインバータ55を駆動するNAND回路、66は、ワード・ソース線ドライバ回路51を起動させるアドレス信号、67は書込/読出制御信号を示す。
ワード・ソース線ドライバ回路51は、メモリアレイ17の行毎に設けられ、全行のソース線23がそれぞれのスイッチ回路33を介して、ノード60に接続される。なお、抵抗30は、これに限らず、図5aに示した電流源回路又は図5bに示した電圧源回路と置き換えることが可能であり、いずれの場合も、ノード60の呈する電位が中間電位VMDとなるようにその回路定数が設定される。
このようなワード・ソース線ドライバ回路51において、アドレス信号66が‘H’になりかつ書込/制御信号67が読出選択の‘H’になるときにN型MOSFET58が導通状態となり、同時にN型MOSFET56及びP型MOSFET57は非導通となり、ソース線23に接地電位VSSが供給される。また、アドレス信号66が‘H’になりかつ書込/制御信号67が書込選択の‘L’になるときにN型MOSFET58が非導通となり、同時にN型MOSFET56及びP型MOSFET57が導通状態となり、ソース線23に中間電位VMDが供給される。
ノード60の中間電位VMDは、全メモリセルからのリーク電流が、抵抗30に流れ込むことによって生じる電位である。一方、このノード60の中間電位VMDは、メモリセル7内のN型MOSFETの閾値電圧を上げ、リーク電流を減少させる。この2つの現象(リーク電流によって中間電位VMDが生じる現象と中間電位VMDが高まることに伴ってリーク電流が減少する現象)のバランスによりノード60の中間電位VMDが決定される。また、抵抗30が一定の場合、メモリセル7内のN型MOSFETの閾値電圧を小さくすればするほど中間電位VMDは大きくなる。中間電位VMDが大きくなればなるほどN型MOSFETのソースと基板電極の間の電位が負の方向に大きくなって基板バイアス効果が大きくなり、リーク電流の減少率が大きくなる。しかし、中間電位VMDがあまり大きくなると、導通状態のMOSFETの電流が減少してメモリセル7内に記憶された情報が消滅する結果を招く。
図6にメモリセル7のN型MOSFETの閾値電圧を変えたときの読出動作時の平均消費電流と読出遅延時間のシミュレーション結果を示す。同図には、本実施例の場合のほか、比較のために従来例の場合を示した。
図6aは、ワード・ソース線ドライバ回路51を起動させるアドレス信号66を選択の状態‘H’にしてから、‘H’にプリチャージされたビット線18、19がメモリセル7の情報に応じて‘H’(1.0V)から100mV低下するまでの時間にメモリアレイ17全体のソース線23に流れる電流から求めた、読出動作時平均消費電流(動作周波数を200MHzとした)をメモリセル7のN型MOSFETの閾値電圧を変化させてシミュレーションしたものである。1サイクルでは1行のみが読み出されるとし、その他の読出を受けない行の不活性状態のメモリセル7のリーク電流を読出平均動作時消費電流に含めている。なお、前記100mVは、センスアンプがビット線18、19の電位差変化を検知して読出を開始する電圧で、電位差が100mVに達するとセンスアンプが動作する。
図6bは、アドレス信号66を選択の状態‘H’にしてから、‘H’にプリチャージされたビット線18、19の電位差がメモリセルの情報に応じて100mVに達するまでの時間(以下「遅延時間」という)を、メモリセル7のN型MOSFETの閾値電圧を変化させて、シミュレーションしたものである。
図6aに示すように、従来例では、読出動作時平均消費電流は、メモリセル7のN型MOSFETの閾値電圧を小さくしていったとき、0.225V付近(同図で100と表記)から急激に増大する。これは、閾値電圧を下げていった場合に、閾値電圧が0.225V付近100で不活性状態のメモリセル7のリーク電流による消費電流105(前記したように閾値電圧が、0.1V下がると1桁増加する)が、読出を受けたメモリセル7によって消費される真性消費電流104(閾値電圧によらず一定の値である)に対して無視することができない大きさになってきたためである。
即ち、従来例では、閾値電圧が0.225V以下のときは、読出動作時平均消費電流は、リーク電流による消費電力105によって決まり、閾値電圧が0.225V以上のときは、読出に必要とされるされる真性消費電力104のみによって決まる。一般的に、許容される閾値電圧の下限は、動作消費電力が急に増加する前の0.225Vとなる。MOSFET製造プロセスの変動による閾値電圧ばらつきが±0.1Vであるとすると、閾値電圧の設計の目標値は、0.325Vとなる。また、閾値電圧のばらつきによる上限は、0.425Vとなる。つまり、従来例では、プロセス変動により取り得る閾値電圧の範囲は0.225V〜0.425V108となる。またこのときの最大遅延時間は3.5ns103となる。
一方、本実施例においては、閾値電圧がプロセス変動により±0.1Vばらつくとし、最大の動作時平均消費電流が従来例と等しい値Pmax101となるように、抵抗30の値と閾値電圧の設計目標値を決める。本実施例では、閾値電圧の設計の目標値は0.2Vとなった。これは従来例より0.125V低く、MOSFETの高速動作が可能となる。プロセス変動により取り得る閾値電圧の範囲は0.1V〜0.3V109となる。上述したように、閾値電圧のばらつきにより中間電位VMDも変動するが、中間電位VMDの最大値が0.6Vを越えないように抵抗30や閾値電圧を決めている。中間電位VMDの最大値が0.6Vを越えないようにするのは、電源電圧を1.0Vとしているので、NMOS3,4の導通電流が減少してメモリセル7内の記憶された情報が消滅しないようにするためである。シミュレーション結果から、最大の読出時間110は、2.9nsである。従来例と比べて最大の読出時間が約17%106改善されている。
一方、本実施例においては、閾値電圧がプロセス変動により±0.1Vばらつくとし、最大の動作時平均消費電流が従来例と等しい値Pmax101となるように、抵抗30の値と閾値電圧の設計目標値を決める。本実施例では、閾値電圧の設計の目標値は0.2Vとなった。これは従来例より0.125V低く、MOSFETの高速動作が可能となる。プロセス変動により取り得る閾値電圧の範囲は0.1V〜0.3V109となる。上述したように、閾値電圧のばらつきにより中間電位VMDも変動するが、中間電位VMDの最大値が0.6Vを越えないように抵抗30や閾値電圧を決めている。中間電位VMDの最大値が0.6Vを越えないようにするのは、電源電圧を1.0Vとしているので、NMOS3,4の導通電流が減少してメモリセル7内の記憶された情報が消滅しないようにするためである。シミュレーション結果から、最大の読出時間110は、2.9nsである。従来例と比べて最大の読出時間が約17%106改善されている。
本実施例では、閾値電圧がプロセス変動によるばらつきのために最小の0.1V112となったときリーク電流が最大となり、従って中間電位VMDは、最大の0.6Vとなり、不活性時及び待機時のN型MOSFETの閾値電圧は、基板バイアス効果によって0.1V上昇する。その結果、上記の最大となるリーク電流は約1桁減少する。なお、中間電位VMDが最大となったために、読出時にその電位を接地電位にする放電時間が長くなり、読出時間が遅くなることが考えられる(本実施例ではそのような傾向は見られないが、電源電圧が1.5Vのときなどにはそのような傾向が出る)が、閾値電圧が下がることによって、MOSFETの駆動能力が上がっているので、この読出時間増大は問題とならないことが判明した。
一方、閾値電圧がプロセス変動によるばらつきにより最大の0.3V111となったとき、リーク電流が減少して中間電位VMDはほとんど0Vとなる。その場合、閾値電圧が大きくなることによってMOSFETの駆動能力が下がり、読出速度の減少に影響するが、中間電位VMDがほとんど0Vとなるので、読出時にその電位を接地電位にする放電時間は無視することができるようになり、結果として、本方式では読出速度の減少は問題とならないことが判明した。
中間電位VMDを与えない一般の場合には、駆動能力が下がることによる動作速度の最悪値は、閾値電圧のばらつきの上限によって決まり、一方、リーク電流の最大値は、閾値電圧のばらつきの下限で決まる。本方式では、閾値電圧が上限にばらついたときは、中間電位VMDがほとんど0Vとなることによって中間電位の放電がこの動作速度最悪値に影響を与えることはほとんどない。また、閾値電圧が下限にばらついたときは、中間電位VMDが最大となり、このリーク電流最大値を大きく減少させる。このとき、中間電位VMDを放電するために要する時間を加えることによって動作速度低下の影響が出るが、その低下した動作速度は、前記の動作速度最悪値より悪くならない。従って、閾値電圧ばらつきを考えた場合、閾値電圧が下限に振れたときの中間電位VMDを動作速度を気にせずにメモリセルの情報が失われる直前まで大きくすることができるので、閾値電圧を更に下げることができ、従って、前記動作速度の最悪値を更に向上することができる。以上の説明から明らかなように、プロセス変動による閾値電圧のばらつきを考慮した場合、本発明は、更に効果的である。
次に、本発明では、基板電極やソース電極に負電圧を印加することを回避しているため、ゲート酸化膜には、電源電圧以上の電圧が掛からず、ゲート酸化膜を薄くした低電圧動作の高速MOSFETの採用が可能となる。
続いて、本発明を適用したスタティックRAMの全体構造を図7に示す。メモリセル7をn行m列に配置し(7−11〜7−mn)、ワード・ソース線ドライバ回路51を行毎にm列配置した(51−1〜51−m)。各ワード・ソース線ドライバ回路51には、書込/読出制御信号67が供給され、抵抗30が共通に接続されている。同図において、150−1〜150−nは、対のビット線(18−1〜18〜n,19−1〜19〜n)の電位差を増幅するセンスアンプである。特に制限されないが、各ビット線対に対応してセンスアンプが設けられる。各センスアンプにその活性状態を制御するセンスアンプ制御信号172が供給される。155−1〜155−nは、ライトドライバ回路であり、書込/読出制御号67及び書き込むべきデータを伝えるデータ信号(表記せず)が供給される。160−1〜160−nは、各ビット線を所定の電位にプリチャージするためのイコライザ回路であり、信号171によって制御される。170は、プリデコーダであり、入力されたアドレス制御信号173によってアドレスのデコードを開始し、行毎にアドレス信号66を出力する(66−1〜66−m)。180は、制御回路であり、ライトイネーブル信号WEとクロック信号を外部から受け、制御信号67,171,172,173を生成する。
図7に示したスタティックRAMの動作波形を図8に示す。図8aは、読出時の動作波形である。アドレスが入力されてから、クロックによって読出動作が制御され、センスアンプ150がクロック期間中にデータを出力する。即ち、アドレスは、プリデコーダ170においてクロックの立ち上がりによってデコードされ、アドレス信号66になる。ワード・ソース線ドライバ回路51は、同アドレス信号を受け、その信号を更にデコードすることによって選択されたワード線22を電源電位VDDにし、同じく選択されたソース線23を接地電位VSSにする。また、選択されないワード線22を接地電位VSSにし、同じく選択されないソース線23をノード60に接続したたままとする。この動作により対のビット線18,19の間に電位差が生じ、センスアンプ150は、この電位差を増幅してデータを出力する。なお、ライトイネーブル信号WEは、読出時には入力されず、接地電位VSSのままとなっている。
図8bは、書込時の動作波形である。アドレス、入力データ及びライトイネーブル信号WEが入力され、クロックの立上がりによって書込動作が制御される。アドレスは、プリデコーダ170に入力されてから、クロックの立上がりによってデコードされ、アドレス信号66になる。ワード・ソース線ドライバ回路51は、同アドレス信号を受け、その信号を更にデコードすることによって選択されたワード線22を電源電位VDDにし、選択されないワード線22を接地電位VSSにする。ソース線23は、常にノード60に接続されたままとなる。この動作によりライトドライバ回路155によってドライブされたビット線18,19のデータが、メモリセル7に書き込まれる。
なお、以上の本実施例においては、電源電圧に1.0Vを採用したが、これに限らず、この近傍の電圧値を採用することが可能である。また、駆動用NMOS3,4の負荷素子にP型MOSFETを使用したが、これを抵抗に置き換えて構成することが可能である。
<実施例2>
ソース線23を2行のメモリセル7で共有するスタティックRAMに本発明を適用した。図9に同スタティックRAMの構成を示す。図9では簡単のため、各MOSFETの基板電極の接続の図示を省略したが、図1と同様にP型MOSFET1,2の基板電極は電源端子8に、N型MOSFET3〜6の基板電極は接地端子9に接続されている。また、同じく簡単のため、メモリセルは2個しか示していないが、図1と同様にマトリックス状に配置されている。図9において、77は、ソース線が共通な2行のメモリセル、80は、ワード線22と共通のソース線23の電位を制御するワード・ソース線ドライバ回路、81,82は、ワード線22−1を駆動するインバータ、83,84は、ワード線22−2を駆動するインバータ、86は、P型MOSFET57及びN型MOSFET58を駆動するインバータ、85は、N型MOSFET56及びインバータ86を駆動するNOR回路を示す。
ソース線23を2行のメモリセル7で共有するスタティックRAMに本発明を適用した。図9に同スタティックRAMの構成を示す。図9では簡単のため、各MOSFETの基板電極の接続の図示を省略したが、図1と同様にP型MOSFET1,2の基板電極は電源端子8に、N型MOSFET3〜6の基板電極は接地端子9に接続されている。また、同じく簡単のため、メモリセルは2個しか示していないが、図1と同様にマトリックス状に配置されている。図9において、77は、ソース線が共通な2行のメモリセル、80は、ワード線22と共通のソース線23の電位を制御するワード・ソース線ドライバ回路、81,82は、ワード線22−1を駆動するインバータ、83,84は、ワード線22−2を駆動するインバータ、86は、P型MOSFET57及びN型MOSFET58を駆動するインバータ、85は、N型MOSFET56及びインバータ86を駆動するNOR回路を示す。
ワード・ソース線ドライバ回路80は、メモリアレイ17の2行毎に個別に用いられ、全行のソース線23がそれぞれワード・ソース線ドライバ回路80を介してノード60に接続される。ノード60には、抵抗30が接続されている。
これによって、アドレス信号66−1又は66−2のいずれかが選択の状態の‘H’になると、N型MOSFET58が導通状態となり、MOSFET56、57が非導通となってソース線23は接地端子9に接続され、また、アドレス信号66−1と66−2の両方が非選択の状態‘L’になると、N型MOSFET58が非導通となり、MOSFET56、57が導通状態となってソース線23には中間電位VMDが供給される。
本実施例においは、メモリセル2行につきスイッチ回路30を1個用いているので、全スイッチ回路の占有面積を小さくすることができる。
<実施例3>
各種の論理機能を有するCMOS論理回路に本発明を適用した。同CMOS論理回路の実施例を図10に示す。図10において、301はインバータ、302はNOR回路、303はNAND回路、308は電源側ソース線、309は接地側ソース線、312は、電源側ソース線308に接続した電源側スイッチ回路、313は、接地側ソース線309に接続した接地側スイッチ回路、306は、電源端子8と電源側ソース線308の間に接続した電源側スイッチ回路用P型MOSFET、307は、接地端子9と接地側ソース線309の間に接続した接地側スイッチ回路用N型MOSFET、310は、電源端子8と電源側ソース線308との間に接続した抵抗、311は、接地端子9と接地側ソース線309との間に接続した抵抗、CEは、N型MOSFET307の動作を制御するチップ・イネーブル信号、CE*は、P型MOSFET307の動作を制御するチップ・イネーブル信号を示す。なお、信号CE*の記号*は、極性が信号CEと反対であることを表わすために用いるものとする。
各種の論理機能を有するCMOS論理回路に本発明を適用した。同CMOS論理回路の実施例を図10に示す。図10において、301はインバータ、302はNOR回路、303はNAND回路、308は電源側ソース線、309は接地側ソース線、312は、電源側ソース線308に接続した電源側スイッチ回路、313は、接地側ソース線309に接続した接地側スイッチ回路、306は、電源端子8と電源側ソース線308の間に接続した電源側スイッチ回路用P型MOSFET、307は、接地端子9と接地側ソース線309の間に接続した接地側スイッチ回路用N型MOSFET、310は、電源端子8と電源側ソース線308との間に接続した抵抗、311は、接地端子9と接地側ソース線309との間に接続した抵抗、CEは、N型MOSFET307の動作を制御するチップ・イネーブル信号、CE*は、P型MOSFET307の動作を制御するチップ・イネーブル信号を示す。なお、信号CE*の記号*は、極性が信号CEと反対であることを表わすために用いるものとする。
図10において、電流路の記号表記を省略したが、インバータ301では、接地側電流路が1個のN型MOSFET、電源側電流路が1個のP型MOSFETによって構成されている。NOR回路302では、接地側電流路が並列に接続した2個のN型MOSFET、電源側電流路が直列に接続した2個のP型MOSFETによって構成されている。NAND回路303では、接地側電流路が直列に接続した2個のN型MOSFET、電源側電流路が並列に接続した2個のP型MOSFETによって構成されている。また、各接地側電流路の一方の端子は出力端子(図10で表記せず)に他方の端子は接地側ソース線309に接続され、各電源側電流路の一方の端子は出力端子に他方の端子は電源側ソース線308に接続されている。更に、各N型MOSFETの基板電極は接地端子9に接続され、各P型MOSFETの基板電極は電源端子8に接続されている。
なお、図10では簡単のために、この3種類の論理回路を示したが、より多くのN型及びP型MOSFETを用い、それらをそれぞれ直列、並列又は直並列に接続した論理回路によって、更に複雑な所望の論理機能を得ることが当然に可能である。
本実施例において、論理回路301〜303の各MOSFETに、低閾値電圧のMOSFETを採用した。
信号CEが各論理回路を動作状態にする‘H’である場合(信号CE*は‘L’となる)、N型MOSFET307及びP型MOSFET306は導通状態になり、接地側ソース線309は接地端子9に接続され、電源側ソース線308は電源端子8に接続される。一方、信号CEが各論理回路を待機状態にする‘L’である場合(信号CE*は‘H’となる)、N型MOSFET307及びP型MOSFET306は非導通状態になり、接地側ソース線309は抵抗311に接続され、電源側ソース線308は抵抗310に接続される。抵抗310,311にはそれぞれ各論理回路のMOSFETのリーク電流が流れ、電源電位と接地電位の間の所定の中間電位をそれぞれ得ることができる。
なお、抵抗310,311は、これに限らず、それぞれ図11a、図11bに示した電流源回路に置き換えることが可能であり、更に、それぞれ図12a、図12bに示した電圧源回路に置き換えることも可能である。いずれも、抵抗310,311を用いた場合と同じ電位を各ソース線に与えることができる。
図11、図12の記号308及び309は、図10中で接続する位置を示している。図12において、400は差動増幅器、401,402は、電源電位と接地電位の中間の電位を持つ付加電源を示す。図12aの付加電源401はVrefHの電圧値、図12bの付加電源402はVrefLの電圧値を持つ。各付加電源は、いずれも電源電圧を分圧する構造のものである。差動増幅器400は、100%の負帰還が施され、従ってそれぞれほぼ同じ電圧値VrefH,VrefLの電圧を出力する。電圧値VrefHは、待機時に電源側ソース線308に与える電位を規定する値であり、VrefLは、待機時に接地側ソース線309に与える電位を規定する値である。
本実施例において、電源電圧VDDを1.0Vにした。その場合の論理回路の動作波形を図13に示す。動作時は、各論理回路のP型MOSFETのソース電極に電源電圧を供給し、N型MOSFETのソース電極を接地電位とするため、論理回路の動作速度は影響を受けない。さらに、各MOSFETの閾値電圧が低閾値なので、高速動作を実現することができる。
待機時は、各論理回路のP型MOSFETのソース電極に電源電圧より低い中間電位VMPが供給され、N型MOSFETのソース電極には接地電位より高い中間電位VMNが供給される。このため、基板電極に電源電圧が供給されているP型MOSFETでは、ソース電極と基板電極の間に正の電位がバイアスされることによって閾値電圧が上昇し、また、基板電極が接地電位となっているN型MOSFETでは、ソース電極と基板電極の間に負の電圧がバイアスされることによって閾値電圧が上昇する。即ち、各論理回路のすべてのMOSFETの閾値電圧が上昇するので、リーク電流を低減することができる。前記したように、中間電位VMP,VMNは、各論理回路のリーク電流が抵抗310および抵抗311に流れ込むことによってそれぞれ発生する。また、図12a、図12bの定電流源回路を採用する場合は、中間電位VMP,VMNは、電圧値VrefH,VrefLによって与えられる。本実施例においては、中間電位VMP,VMNをそれぞれ0.75V及び0.25Vとし、従って、電圧値VrefH,VrefLをそれぞれ同じ0.75Vおよび0.25Vとした。
1,2,306…P型MOSFET、3〜6,307…N型MOSFET、7,77…メモリセル、8…電源端子、9…接地端子、18,19…ビット線、22…ワード線、23,308,309…ソース線、30,310,311…抵抗、33,312,313…スイッチ回路、51,80…スイッチ回路を含むワード・ソース線ドライバ回路、301…インバータ、302…NOR回路、303…NAND回路、308…電源側ソース線、309…接地側ソース線、VDD…電源電位、VSS…接地電位、VMD,VMP,VMN…中間電位。
Claims (3)
- 複数のワード線と、複数のビット線対と、行列状に配置された複数のスタティック型メモリセルと、
前記複数のスタティック型メモリセルの動作電位を制御する複数のスイッチ回路と、
中間電位生成回路とを具備し、
前記複数のスタティック型メモリセルは、それぞれ第1と第2負荷用P型MOSFETと、第1と第2駆動用N型MOSFETと、第1と第2転送用N型MOSFETとを有し、
前記複数のスタティック型メモリセルのうち、読み出し動作で選択されたメモリセルの動作電位は、待機状態のメモリセルの動作電位より大きく、
前記複数のスタティック型メモリセルのうち、書き込み動作で選択されたメモリセルの動作電位は、前記読み出し動作で選択されたメモリセルの動作電位より小さく、
前記複数のスイッチ回路は、複数のワード線を制御する信号に応じて制御され、前記第1と第2駆動用N型MOSFETのソース電位が、電源電位と接地電位との間の電位か、接地電位かとなるように切り替え、
前記中間電位生成回路は抵抗を含み、
前記電源電位と接地電位との間の電位は、前記複数のスタティック型メモリセルから前記抵抗へ流れる電流により生成されることを特徴とする半導体集積回路装置。 - 前記第1と第2駆動用N型MOSFETの基板電極は、接地端子と接続されることを特徴とする請求項1に記載の半導体集積回路。
- 前記抵抗素子は、電流源回路又は電圧源回路であることを特徴とする請求項1に記載の半導体集積回路装置。
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