JPS59124083A - 集積記憶回路 - Google Patents
集積記憶回路Info
- Publication number
- JPS59124083A JPS59124083A JP57229596A JP22959682A JPS59124083A JP S59124083 A JPS59124083 A JP S59124083A JP 57229596 A JP57229596 A JP 57229596A JP 22959682 A JP22959682 A JP 22959682A JP S59124083 A JPS59124083 A JP S59124083A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- line
- fet
- circuit
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は全部の回路−またはメモリ・セルを除く周辺回
路が（’！ Ｍ’ＯＳで構成され、外部から同期信号を
必要としない非同期型として使え、内部ではアドレスの
変化を検出して同期信号を発生し、同期型として動作す
るＣＭＯＳヌタテスタティツクに関する。
路が（’！ Ｍ’ＯＳで構成され、外部から同期信号を
必要としない非同期型として使え、内部ではアドレスの
変化を検出して同期信号を発生し、同期型として動作す
るＣＭＯＳヌタテスタティツクに関する。
スタティツクＲＡＭは、ダイナミックＲＡＭがテークの
揮発を防ぐために２〜４ｍｅ周期のリフレッシュ操作を
必要とするのに灯し、電源さえ印加しておけばテークが
消えないため使い易い。更に完全ヌタテインク或いは非
同期型と呼ばれる回路方式のものは、ダイナミックＲＡ
Ｍ或いは同期型スタティツクＲＡＭと異なシ同期ｆａ号
を要しないためシヌテム設計が容易である。しかし−力
で、この回路方式は消費電力が太きいという欠点があり
、これを改善するため最近ではアドレス入力が変化した
ことを検出して同期信号を生成し内部はＩＴ３］ル」型
の回路とする方式が採られるようになって来た。この代
秩的な回路例を図１に、また波形図を図２に示す。この
回路の動作を簡単に説明する。
揮発を防ぐために２〜４ｍｅ周期のリフレッシュ操作を
必要とするのに灯し、電源さえ印加しておけばテークが
消えないため使い易い。更に完全ヌタテインク或いは非
同期型と呼ばれる回路方式のものは、ダイナミックＲＡ
Ｍ或いは同期型スタティツクＲＡＭと異なシ同期ｆａ号
を要しないためシヌテム設計が容易である。しかし−力
で、この回路方式は消費電力が太きいという欠点があり
、これを改善するため最近ではアドレス入力が変化した
ことを検出して同期信号を生成し内部はＩＴ３］ル」型
の回路とする方式が採られるようになって来た。この代
秩的な回路例を図１に、また波形図を図２に示す。この
回路の動作を簡単に説明する。
アドレス入力が変化するとアドレス変化検出回路により
パルス７ｆｉｐｒ が生成され、これによってピント
線ＢＬお工び丁子がＰ ｃ ｈ Ｍ ＯＳ Ｆ Ｅ Ｔ
を通して■１源ＶＤＤ のレベル壕でプリチャージされ
る。
パルス７ｆｉｐｒ が生成され、これによってピント
線ＢＬお工び丁子がＰ ｃ ｈ Ｍ ＯＳ Ｆ Ｅ Ｔ
を通して■１源ＶＤＤ のレベル壕でプリチャージされ
る。
この時メモリ・セル選択するワード線ＷＬは低レベルに
なっている。頑ｐｒ が高レベルに戻りピント８１の
プリチャージが終了するのと相前後してワード線ＷＬが
高レベルとなりメモリ・セルが選択され、メモリ・セル
とピッｌ−、ｔｉｔｔｌを結ぶ伝達ＭＯＥＩ−ＦＢＴが
導通し、メモリ・セルに蓄えられていたデータによりピ
ントｉ（９Ｂ Ｌ又は「［のうち一方が放電されること
Ｋより絖み出し動作が行なわれる。
なっている。頑ｐｒ が高レベルに戻りピント８１の
プリチャージが終了するのと相前後してワード線ＷＬが
高レベルとなりメモリ・セルが選択され、メモリ・セル
とピッｌ−、ｔｉｔｔｌを結ぶ伝達ＭＯＥＩ−ＦＢＴが
導通し、メモリ・セルに蓄えられていたデータによりピ
ントｉ（９Ｂ Ｌ又は「［のうち一方が放電されること
Ｋより絖み出し動作が行なわれる。
この動作を電力消費の１硯点からみると、ピント線の寄
生答牡ＯＢ ＴＪと７リツチヤージ夷圧ＶＢＬの積、
Ｑ＝ ＯＥＬ＠ＶＢＬ の電荷が、一度の読田しで消費δ７する事になる。
生答牡ＯＢ ＴＪと７リツチヤージ夷圧ＶＢＬの積、
Ｑ＝ ＯＥＬ＠ＶＢＬ の電荷が、一度の読田しで消費δ７する事になる。
従って、消費電力はピント線のプリンチャージ電圧に比
例する。図１の場合ＶＢＬ はＶＤＤ に等しい。更に
、重要なことは、全部又はメモリ・セルを除く周辺回路
かＯＭ Ｑ Ｓ−″Ｃ橘成されたスタティックＲＡＭに
おいては、このビット線を光放電するのに要する′電流
が消費電流の大部分を占めるという事である。
例する。図１の場合ＶＢＬ はＶＤＤ に等しい。更に
、重要なことは、全部又はメモリ・セルを除く周辺回路
かＯＭ Ｑ Ｓ−″Ｃ橘成されたスタティックＲＡＭに
おいては、このビット線を光放電するのに要する′電流
が消費電流の大部分を占めるという事である。
本発明の目的は、かかる電流を削減し、消費電力が少な
く、かつ、外部からは元金スタティックであるため１更
い易いスタティックＲＡＭを提供することＫある。以下
寅施例に沿って説明する。
く、かつ、外部からは元金スタティックであるため１更
い易いスタティックＲＡＭを提供することＫある。以下
寅施例に沿って説明する。
本発明の実施例を図６に、捷た、敦形図を図４に示す。
凶２の回路では、ビット線ＢＬおまひｉ二をプリチャー
ジする７ヒめのＭＯＳＦＥＴがＭｃｈになっている。ま
た、このＭＯＳＦＥＴのゲート電極に印加がされる信号
φｐｒ はやｐγ の反転信号になっている。この回
路だとピント線のプリチャージレベルは亀源屯圧ＶＤＤ
かしＭ Ｃｈ Ｍ Ｑ Ｓ −ＰＥＴ の閾値車
用Ｖ ＴＨＮ を減じたレベルとなる。
ジする７ヒめのＭＯＳＦＥＴがＭｃｈになっている。ま
た、このＭＯＳＦＥＴのゲート電極に印加がされる信号
φｐｒ はやｐγ の反転信号になっている。この回
路だとピント線のプリチャージレベルは亀源屯圧ＶＤＤ
かしＭ Ｃｈ Ｍ Ｑ Ｓ −ＰＥＴ の閾値車
用Ｖ ＴＨＮ を減じたレベルとなる。
従って、その分だけ図５の回路に比較して低油１蔽町力
となる。このレベルは亀源亀圧ＶＤＤ 力；５Ｖの時
、約６Ｖ程度となり、４０％の電力を肖ＩＪｆｔ。
となる。このレベルは亀源亀圧ＶＤＤ 力；５Ｖの時
、約６Ｖ程度となり、４０％の電力を肖ＩＪｆｔ。
でさる」４になる。ここではメモリ・セルの伝達ゲート
カ暑Ｊｃｈの場合についつ説明した力５、ＰｃｈＯ時も
全く同イー７に、プリンチャージ用のＭＯＳ−ＦＫＴを
Ｎｃｈ からＰｃｈにする事により同様の効果がわる。
カ暑Ｊｃｈの場合についつ説明した力５、ＰｃｈＯ時も
全く同イー７に、プリンチャージ用のＭＯＳ−ＦＫＴを
Ｎｃｈ からＰｃｈにする事により同様の効果がわる。
葦た、この発明は、メモリ専用の集積回路だけでなく、
スタティックＲＡ、Ｍをそσ）一部として含んでいるマ
イクロコンピュータ、表示用工Ｃ等にも有効なことは明
らかである。
スタティックＲＡ、Ｍをそσ）一部として含んでいるマ
イクロコンピュータ、表示用工Ｃ等にも有効なことは明
らかである。
図１は従来の回路図、図２はその波形図・図６は本発明
の実施例、図４はその波形図である。 以 上 比願人 株式会社 諏訪鞘工舎１ 代理人 弁理士 最 上 繭門警 １辺 １ １辺 ２ 手続補正書（自発） １． 明細性 ５頁１１行目 ［この時メモリ・セル選択するワード線ＷＬ（ｔま」と
あるを 「この時メモリ・セルを選択するワードｍＷＬは」に補
正する。 ２、明細悟 ４貞１５行目 「［図２の回路では」とあるを 「図３の回路では」に補正する。 ３ 切Ｍ書 ４貞１６行用 ［ＭＯ８Ｆｇ’ＴがＩ遁ｃｈＪとあるを「Ｍ ＯＳ Ｆ
ＦＤ ＴがＮｃｈＪＶｃ補正スル。 ４、 明細書 ４頁２０行目 「；毬源准圧ＶＤＤからＭｃｈＭＯ９−」とあるを、 ［′６源電圧ＶＤＤからＮ ｃ ｈＭ ＯＳ −ｊ Ｋ
Ｍ正する。 ５、明洲１香 ５頁２行目 ［その分たけ図６の回路１で比較して」とあるを、 ［その分だけ図１の回路に比較して］（て補正する０ 以上
の実施例、図４はその波形図である。 以 上 比願人 株式会社 諏訪鞘工舎１ 代理人 弁理士 最 上 繭門警 １辺 １ １辺 ２ 手続補正書（自発） １． 明細性 ５頁１１行目 ［この時メモリ・セル選択するワード線ＷＬ（ｔま」と
あるを 「この時メモリ・セルを選択するワードｍＷＬは」に補
正する。 ２、明細悟 ４貞１５行目 「［図２の回路では」とあるを 「図３の回路では」に補正する。 ３ 切Ｍ書 ４貞１６行用 ［ＭＯ８Ｆｇ’ＴがＩ遁ｃｈＪとあるを「Ｍ ＯＳ Ｆ
ＦＤ ＴがＮｃｈＪＶｃ補正スル。 ４、 明細書 ４頁２０行目 「；毬源准圧ＶＤＤからＭｃｈＭＯ９−」とあるを、 ［′６源電圧ＶＤＤからＮ ｃ ｈＭ ＯＳ −ｊ Ｋ
Ｍ正する。 ５、明洲１香 ５頁２行目 ［その分たけ図６の回路１で比較して」とあるを、 ［その分だけ図１の回路に比較して］（て補正する０ 以上
Claims (1)
- 一対・のインバータの入力、出力が相互に接続された７
９ンノフロングと７リングフロンプの一対の節点の一方
、又は両方にソース又はドレインが接続された伝達Ｍ
Ｑ Ｂ Ｆ Ｅ Ｔから成るメモリ・セルと、メモリ・
セルの伝達Ｍ ＯＳ Ｆ Ｅ Ｔのドレイン又はソース
に接続され、読み出し動作時には選択されたメモリ・セ
ルに記憶されている２進数データを表示し、書き込み動
作時には選択されたメモリ・セルに書き込まれるべき２
進数データを表示するビット線と、アドレス入力が変化
した時パルスを発生ずるＣＭＯ８″′ｃ摘成さｔ″Ｌだ
アドレス変化検出回路と、該パルスより発生した信号が
ゲート電極に印加ざね、ソース又はドレインはビット線
に接続されドレイン又はソースは電源に接続さオし、ア
ドレス変化時にピント線を所定の電位にグリチャージす
るＭＯ８πＦｌｉＴとを含んで成る集積記憶回路におい
て、ピント線をプリチャージするＭＯＳＦＥＴがメモリ
ａ−ｔ＝ｚｙの伝Ａ Ｍ ＯＳ Ｆ Ｅ Ｔと同−導電
形でるる事を特徴とする集積記１悪回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229596A JPS59124083A (ja) | 1982-12-29 | 1982-12-29 | 集積記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229596A JPS59124083A (ja) | 1982-12-29 | 1982-12-29 | 集積記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59124083A true JPS59124083A (ja) | 1984-07-18 |
Family
ID=16894653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57229596A Pending JPS59124083A (ja) | 1982-12-29 | 1982-12-29 | 集積記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124083A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01176393A (ja) * | 1987-12-29 | 1989-07-12 | Sony Corp | メモリ装置 |
| JPH02252194A (ja) * | 1989-03-25 | 1990-10-09 | Sony Corp | 半導体メモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5573990A (en) * | 1978-11-29 | 1980-06-04 | Fujitsu Ltd | Semiconductor memory device |
-
1982
- 1982-12-29 JP JP57229596A patent/JPS59124083A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5573990A (en) * | 1978-11-29 | 1980-06-04 | Fujitsu Ltd | Semiconductor memory device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01176393A (ja) * | 1987-12-29 | 1989-07-12 | Sony Corp | メモリ装置 |
| JPH02252194A (ja) * | 1989-03-25 | 1990-10-09 | Sony Corp | 半導体メモリ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4744063A (en) | Static memory utilizing transition detectors to reduce power consumption | |
| TW525185B (en) | Semiconductor memory device having normal and standby modes, semiconductor integrated circuit and mobile electronic unit | |
| CN111863051B (zh) | 灵敏放大器、存储器和灵敏放大器的控制方法 | |
| JP3542675B2 (ja) | 半導体記憶装置 | |
| CN101779246A (zh) | 用于高性能存储器装置的时钟及控制信号产生 | |
| TW201030750A (en) | Memory having negative voltage write assist circuit and method therefor | |
| JPH11232871A (ja) | 半導体記憶装置、半導体記憶装置のデータ読み出し方法、及びデータ記憶装置 | |
| JPH07176186A (ja) | ダイナミックランダムアクセスメモリおよびそのリフレッシュ方法 | |
| US6137732A (en) | Semiconductor memory device having voltage boosting circuit | |
| JP2000268571A (ja) | 半導体記憶装置 | |
| KR100323324B1 (ko) | 반도체 메모리 장치 | |
| US5502684A (en) | Semiconductor memory having high speed and low power data read/write circuit | |
| JPH0366757B2 (ja) | ||
| US20100002493A1 (en) | Semiconductor storage device | |
| JPS62134894A (ja) | 半導体記憶装置 | |
| KR100302046B1 (ko) | 기록을 고속화한 메모리 장치 | |
| JPS59124083A (ja) | 集積記憶回路 | |
| US20050231266A1 (en) | High voltage generation circuit | |
| JP2009531805A (ja) | クロック同期式検出増幅器を備える記憶装置およびその動作方法 | |
| JPS63211190A (ja) | メモリ回路用内部クロツク信号発生器 | |
| JP2006085812A (ja) | 強誘電体記憶装置のデータ読み出し／再書き込み回路、強誘電体記憶装置、電子機器 | |
| US6643200B2 (en) | Sense amplifier having integrated y multiplexor and method therefor | |
| JPH0817034B2 (ja) | 半導体記憶装置 | |
| JP3238806B2 (ja) | 半導体記憶装置 | |
| KR20010004664A (ko) | 반도체 메모리 소자의 셀프 리프레쉬 장치 및 방법 |