KR20090029751A - 스핀 전달을 이용하여 자성 메모리 구조물을 제공하기 위한방법 및 시스템 - Google Patents

스핀 전달을 이용하여 자성 메모리 구조물을 제공하기 위한방법 및 시스템 Download PDF

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KR20090029751A
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Abstract

자성 메모리를 제공하기 위한 방법 및 시스템이 개시된다. 방법 및 시스템은 자성 메모리 셀들, 로컬 및 글로벌 워드 라인들, 비트 라인들, 및 소스 라인들의 제공을 포함한다. 자성 엘리먼트는 제 1 및 제 2 방향으로 상기 자성 엘리먼트를 통과하게 구동되는 제 1 및 제 2 기록 전류에 의해 프로그래밍된다. 로컬 워드 라인들은 선택 소자에 접속되고 제 1 저항률을 갖는다. 각각의 글로벌 워드 라인은 상기 로컬 워드 라인들의 일부분에 대응되고 상기 제 1 저항률보다 더 낮은 저항률을 갖는다. 비트 라인들은 자성 엘리먼트에 접속된다. 소스 라인들은 선택 소자에 접속된다. 각각의 소스 라인은 하나 보다 많은 자성 메모리 셀들에 대응되고, 제 1 및 제 2 기록 전류를 전달한다.

Description

스핀 전달을 이용하여 자성 메모리 구조물을 제공하기 위한 방법 및 시스템{METHOD AND SYSTEM FOR PROVIDING A MAGNETIC MEMORY STRUCTURE UTILIZING SPIN TRANSFER}
본 발명은 자성 메모리 시스템들에 관한 것으로서, 보다 구체적으로는 향상된 기록 특성들을 갖는 메모리, 자성 저장 셀들(magnetic storage cells) 및/또는 판독 및/또는 기록 수단들을 제공하기 위한 방법 및 시스템에 관한 것이다.
도 1은 종래의 자성 랜덤 액세스 메모리(MRAM)(1)의 일부분을 도시한다. 종래의 MRAM(1)은 통상적으로 종래의 자성 터널링 접합부(MTJ)(12)인 종래의 자성 엘리먼트(12), 및 통상적으로 NMOS 트랜지스터(14)인 종래의 선택 소자(14)를 구비한 자성 저장 셀(10)을 포함한다. 또한, 종래의 판독 워드 라인(16), 종래의 비트 라인(18), 종래의 소스 라인(20), 및 종래의 기록 워드 라인(22)이 도시된다. 종래의 자성 엘리먼트를 '하이(High)' 저항 상태 또는 '로우(Low)' 저항 상태로 프로그래밍함으로써 데이터가 종래의 자성 엘리먼트(12)에 저장된다. 통상적으로, '하이' 저항은 논리 "1"에 대응되고, '로우' 저항은 논리 "0"에 대응된다. 그러나, 로우 저항이 논리 "1"에 대응되고 하이 저항이 논리 "0"에 대응될 수 있다. 트랜지스터(14)는 판독 동작을 위한 "선택(select) 소자"로서 사용된다.
종래의 자성 메모리 셀(10)에 기록하기 위해, 통상적으로 자기장이 사용된다. 이러한 자기장(스위칭 필드)은 하이 및 로우 저항 상태들 간에 종래의 MTJ(12)를 스위칭하기에 충분하다. 따라서, 프로그래밍은 비트 라인(18)과 기록 워드 라인(22) 모두에 흐르는 전류 펄스들로부터 자기장을 인가함으로써 통상적으로 수행된다. 일반적으로, 비트 라인(18) 또는 기록 워드 라인(22)에 흐르는 전류에 의해 생성되는 자기장은 종래의 자성 엘리먼트(12)를 프로그래밍하기에 불충분하다. 그러나, 비트 라인(18)과 기록 워드 라인(22)의 조합은 이들의 교차 지점, 종래의 MTJ(12)의 위치에서 스위칭 필드를 생성한다. 종래의 MTJ(12)가 기록되는 상태는 종래의 비트 라인(18)과 종래의 기록 워드 라인(22)을 통하는 전류 흐름의 방향에 의존한다.
종래의 자성 엘리먼트(12)는 판독 워드 라인(16)을 이용하여 선택 트랜지스터(14)를 활성화시키고, 대응하는 비트 라인(18)을 이용하여 종래의 자성 엘리먼트를 통해 판독 전류를 구동함으로써, 판독된다. 메모리 어레이에서, 선택 비트 라인(18)과 선택 판독 워드 라인(16) 사이의 교차점에 있는 종래의 MTJ(12)만이 이를 통해 구동되는 전류를 갖는다. 결과적으로, 이러한 MTJ(12)만이 판독된다. 선택된 비트 라인(18)을 통하는 판독 전류의 크기는 종래의 MTJ(12)의 상태(저항)에 의존한다. 종래의 MTJ(12)를 통과하는 판독 전류는 도 2에 도시된 바와 같은 차동 전류 센서 증폭기에 의해 기준 셀의 판독 전류와 비교되고, 상태 "1" 및 "0"에 대해 상이한 출력들을 생성한다.
도 2는 도 1에 도시된 종래의 메모리 셀(10)과 같은 종래의 자성 메모리 셀 들을 사용하는 종래의 MRAM 어레이(30)의 보다 큰 부분을 도시한다. 도 2를 참조하면, 종래의 자성 저장 셀들(10)은 행들(rows) 및 열들(columns)에 배열된다. 각각의 종래의 자성 메모리 셀(10)은 종래의 비트 라인들(36)(비트 라인들(18)에 대응됨), 종래의 판독 워드 라인들(34)(판독 워드 라인(16)에 대응됨), 및 종래의 기록 워드 라인들(32)과 연관된다. 또한, 종래의 워드 라인 디코더들/드라이버들(44), 종래의 디지트 라인(기록 워드 라인) 셀렉터들(40, 42), 종래의 비트 라인 및 접지 라인 셀렉터(50), 종래의 비트 라인 셀렉터(52), 종래의 차동 전류 센서 증폭기(46), 기준 열(38), 전압 공급부/접지(48), 및 종래의 트랜지스터들(51, 53, 55)이 도시된다. 판독 워드 라인들(34)은 종래의 워드 라인 디코더들/드라이버들(44)에 접속되어 이에 의해 인에이블된다. 또한, 각각의 기록 워드 라인(32)은 종래의 디지트 라인 셀렉터들(40, 42)에 의해 제어될 수 있다. 종래의 비트 라인들(36)은 종래의 비트 라인 셀렉터(52)와 종래의 비트 및 접지 라인 셀렉터(50)에 접속된다. 종래의 디지트 라인 셀렉터(40), 종래의 비트 라인 셀렉터(52), 및 종래의 비트 및 접지 라인 셀렉터(50)는 MOS 트랜지스터들(51, 53, 55)의 게이트들에 접속된다. 트랜지스터들(51, 53, 55)은 비트 라인들(36)과 기록 워드 라인들(32)을 전력 공급부 또는 접지에 접속시키는 스위치들로서 기능한다. 결과적으로, 종래의 비트 라인(36)과 종래의 기록 워드 라인(32)에서의 전류 흐름은 기록 동작들 동안 제어된다. 종래의 워드 라인 디코더들/드라이버들(44)과 비트 라인 및 접지 라인 셀렉터(50)는 판독 동작들을 제어한다.
종래의 MRAM은 전술한 단일 자성 메모리 셀(10)과 유사한 방식으로 프로그래 밍 및 판독된다. 프로그래밍 또는 판독 동작 동안, 비트 라인(36)은 활성화되고 종래의 MTJ(12)에 대해 스위칭 필드의 일부를 생성하는 전류를 전달한다. 또한, 대응하는 기록 워드 라인(32)은 활성화되고 스위칭 필드의 나머지 부분을 생성하는 전류를 전달한다. 대부분의 종래의 MRAM(30)에서, 비트 라인(36)을 이용하여 생성되는 자기장 또는 기록 워드 라인(32)에 의해 생성된 자기장은 단독으로 임의의 종래의 자성 엘리먼트(12)의 상태를 스위칭하거나 프로그래밍하기에 충분하지 않다. 그러나, 비트 라인(36)과 기록 워드 라인(32)의 조합은 이들의 교차점에서 스위칭 필드를 생성할 수 있다. 결과적으로, 선택된 종래의 자성 엘리먼트(12)가 기록될 수 있다.
판독 동작 동안, 판독 워드 라인(34) 및 판독될 자성 엘리먼트를 포함하는 대응 비트 라인(36)이 활성화된다. 활성화된 비트 라인(36)과 활성화된 판독 워드 라인(34) 사이의 교차점에 있는 종래의 자성 저장 셀(10)만이 이를 통하여 구동되어 판독되는 전류를 갖는다. 판독되는 종래의 자성 저장 셀의 저항 상태는 차동 전류 센서(46)를 이용하여 기준 셀(10')과 비교되고, 2개의 전류 신호들을 비교하여 메모리 상태 "1" 또는 "0"에 대한 출력(Vout)을 생성한다.
종래의 자성 저장 셀(10)과 종래의 MRAM(30)이 기능하지만, 통상의 당업자는 단점들이 있다는 것을 용이하게 인식할 것이다. 이러한 단점들은 보다 높은 메모리 밀도들에 대해 특히 심각할 수 있다. 기록 동작은 대응 비트 라인들(18/36)과 기록 워드 라인들(22/32)에 의해 생성된 자기장들에 의존한다. 이러한 자기장들은 국부화된 현상이 아니다. 결과적으로, 자기장들은 다른 인접한 종래의 메모리 셀들(10)에 영향을 줄 수 있다. 또한, 상대적으로 큰 자기장에 대응하는 상대적으로 큰 전류가 종래의 MTJ(12)를 기록하는데 사용된다. 결과적으로, 기록을 위해 선택되지 않는 종래의 자성 메모리 셀들(10)은 방해되거나 부적절하게 기록될 수 있다. 이러한 문제점은 소위 토글 기록(toggle writing)이라 불리는 개선된 아키텍쳐를 이용함으로써 해결될 수 있지만, 토글 기록은 다른 문제들을 야기한다. 통상적으로, 토글 기록은 훨씬 더 높은 자기장 및 이에 따른 매우 더 높은 전류를 사용한다. 따라서, 전력 소모가 크게 증가되어 바람직하지 않다. 더욱이, 토글 기록은 통상적으로 실제 기록 이전에 판독 검증을 요구한다. 따라서 총 액세스 시간이 보다 길다. 이러한 더 긴 액세스 시간은 또한 고속 애플리케이션들을 위해 토글 기록이 바람직하지 않게 한다. 상기한 관심사들과 더불어, 토글 기록을 사용하는 종래의 MRAM(30)에 대해 전류 생성 메모리 셀 크기는 40f2에 근접하고, 여기서 f는 리소그래픽 임계 치수이다. 이러한 크기 범위는 반도체 메모리 SRAM에 경쟁력이 있지만, MRAM은 통상적으로 제조를 위해 5 내지 7개 더 많은 마스크들을 요구한다. 결과적으로, 종래의 MRAM은 SRAM보다 더 고비용일 수 있다.
따라서, 종래의 자성 엘리먼트(12)의 유전체 항복을 유도하는 확률을 감소시키는 스핀 전달 기반 스위칭을 이용하여 메모리 셀들에 관련된 문제들을 경감 또는 제거하는 자성 메모리 셀들을 제공 및 사용하기 위한 방법 및 시스템이 바람직하다. 본 발명은 그러한 요구를 해결한다.
본 발명은 자성 메모리를 제공하기 위한 방법 및 시스템을 제공한다. 방법 및 시스템은 자성 메모리 셀들, 로컬 워드 라인들, 글로벌 워드 라인들, 비트 라인들 및 소스 라인들의 제공을 포함한다. 다수의 자성 메모리 셀들은 각각 자성 엘리먼트, 및 자성 엘리먼트와 접속된 선택 소자를 포함한다. 자성 엘리먼트는 제 1 방향으로 자성 엘리먼트를 통하여 구동되는 제 1 기록 전류, 및 제 2 방향으로 자성 엘리먼트를 통하여 구동되는 제 2 기록 전류에 의해 프로그래밍된다. 다수의 로컬 워드 라인들은 다수의 자성 메모리 셀들의 제 1 부분의 선택 소자와 접속된다. 로컬 워드 라인들은 각각 제 1 저항률(resisitivity)을 갖는다. 다수의 글로벌 워드 라인들은 각각 다수의 로컬 워드 라인들의 일부분에 대응되고, 제 1 저항률보다 더 낮은 제 2 저항률을 갖는다. 다수의 비트 라인들은 다수의 자성 메모리 셀들 각각의 자성 엘리먼트에 접속된다. 다수의 소스 라인들은 다수의 자성 저장 셀들 각각의 선택 소자와 접속된다. 다수의 소스 라인들은 각각 다수의 자성 메모리 셀들의 제 2 부분에 대응되고, 제 1 기록 전류와 제 2 기록 전류를 전달한다. 다수의 자성 메모리 셀들의 제 2 부분은 하나 보다 많은 자성 메모리 셀을 포함한다.
본 발명에서 개시되는 방법 및 시스템에 따라, 본 발명은 기록을 위해 보다 국부화된 현상을 사용하는 자성 메모리를 제공하고, 면적 사용 및 액세스 시간에 있어서 개선된 효율성을 갖는다.
도 1은 종래의 자성 RAM 메모리의 일부분의 도면이다.
도 2는 종래의 자성 RAM 메모리의 보다 큰 부분의 도면이다.
도 3은 자성 엘리먼트를 통해 구동되는 전류를 사용하여 기록된 자성 메모리의 일부분의 도면이다.
도 4는 스위칭에 스핀 전달을 사용하는 본 발명에 따른 자성 메모리의 일부분의 일 실시예의 도면이다.
도 5는 본 발명에 따른 자성 메모리를 프로그래밍하기 위한 방법의 일 실시예를 도시하는 흐름도이다.
도 6은 본 발명에 따른 자성 메모리를 판독하기 위한 방법의 일 실시예를 도시하는 흐름도이다.
도 7은 본 발명에 따른 예비-충전 회로의 일 실시예의 도면이다.
도 8은 본 발명에 따른 비트 라인 셀렉터의 일 실시예의 도면이다.
도 9는 본 발명에 따른 비트 라인 셀렉터의 다른 실시예의 도면이다.
도 10은 본 발명에 따른 자성 랜덤 액세스 메모리의 일 실시예의 도면이다.
도 11은 본 발명에 따른 자성 메모리를 제공하기 위한 방법의 일 실시예를 도시하는 흐름도이다.
본 발명은 자성 메모리에 관한 것이다. 이하의 설명은 통상의 당업자가 본 발명을 제조 및 사용할 수 있도록 하기 위해 제공되며, 특허출원 및 그 요구조건들의 범주에서 제공된다. 바람직한 실시예들에 대한 다양한 변형예들 및 본 발명에 서 기재되는 일반적인 원리들과 특징들은 통상의 당업자에게 명백할 것이다. 따라서, 본 발명은 예시된 실시예들로 제한하려는 것으로 의도되지 않으며 본 발명에서 기재되는 원리들과 특징들과 일치하는 가장 넓은 범주를 포함한다.
도 3은 종래의 스핀 전달 토크 자성 랜덤 액세스 메모리(STT-MRAM)(70)의 일부분을 도시한다. STT-MRAM(70)은 보다 최근에 개발되었고, 자성 저장 셀의 상태를 스위칭하기 위한 메커니즘으로서 스핀 전달을 이용한다. 종래의 자성 STT-MRAM(70)은 자성 엘리먼트(82)와 선택 소자(84)를 포함하는 종래의 자성 메모리 셀(80)을 포함한다. 선택 소자(84)는 일반적으로 NMOS 트랜지스와 같은 트랜지스터이고, 드레인(81), 소스(83) 및 게이트(85)를 포함한다. 또한, 워드 라인(86), 비트 라인(88), 및 소스 라인(90)이 도시된다. 워드 라인(86)은 비트 라인(88)에 수직하게 배향된다. 소스 라인(90)은 STT-MRAM(70)에 사용되는 특정 아키텍쳐에 따라, 전형적으로 비트 라인(88)에 평행하거나 수직이다. 그러나, 다른 STT-MRAM들에서, 비트 라인들, 워드 라인들 및 소스 라인들의 배향들은 상이할 수 있다. 비트 라인은 자성 엘리먼트(82)에 접속되고, 소스 라인(90)은 선택 소자(84)의 소스(83)에 접속된다. 워드 라인(86)은 게이트(85)에 접속된다.
종래의 MRAM(10/30)에 사용되는 기술과 대조적으로, STT-MRAM(70)은 셀을 통해 흐르는 전류에 의해 자성 메모리 셀(80)을 프로그래밍한다. 특히, 자성 엘리먼트(82)는 종래의 자성 엘리먼트(82)를 통하여 전류를 구동함으로써 하이 및 로우 저항 상태들 간에 교환가능하게 구성된다. 전류는 자성 엘리먼트(82)를 통해 흐를 때 스핀-분극화되고, 스핀 전달 효과에 의해 자성 엘리먼트(82)의 상태를 변경시킨 다. 예를 들어, 자성 엘리먼트(82)는 스핀 전달 효과를 이용하여 기록되도록 구성된 MTJ일 수 있다. 전형적으로, 이는 자성 엘리먼트(82)가 예를 들어 스핀 전달 효과를 이용하는 스위칭에 바람직한 다른 특징들 뿐만 아니라 충분히 작은 단면적을 갖는 것을 보장함으로써 달성된다. 전류 밀도가 충분하게 클 때, 자성 엘리먼트(82)를 통해 구동되는 전류 캐리어들은 충분한 토크를 부가하여 자성 엘리먼트(82)의 상태를 변경시킬 수 있다. 기록 전류가 하나의 방향으로 구동될 때, 상태는 로우 저항 상태로부터 하이 저항 상태로 변경될 수 있다. 기록 전류가 반대 방향으로 구동될 때, 상태는 하이 저항 상태로부터 로우 저항 상태로 변경될 수 있다.
기록 동작들 동안, 워드 라인(86)은 하이이고, 선택 소자(84)를 턴온시킨다. 기록 전류는 자성 메모리 셀(80)에 기록될 상태에 따라, 비트 라인(88)으로부터 소스 라인(90)으로 흐르거나 그 반대로 흐른다. 판독 동작들 동안, 워드 라인(86)은 하이이고, 이에 따라 선택 소자(84)를 인에이블시킨다. 결과적으로, 판독 전류는 비트 라인(88)으로부터 소스 라인(90)으로 흐른다.
따라서, STT-MRAM(70)은 종래의 MRAM(10/30)과 비교하여 보다 간단한 구조를 갖는다. 자성 엘리먼트(82)가 자성 엘리먼트(82)를 통해 구동되는 전류에 의해 프로그래밍되기 때문에, STT-MRAM(70)은 기록 메모리 셀들(80)의 보다 양호한 확장성, 보다 낮은 전류를 갖고, 이웃하는 메모리 셀들에 대한 기록 방해 문제, 높은 메모리 밀도를 위한 보다 작은 셀 크기 문제를 갖지 않는다.
STT-MRAM(70)이 장점을 갖지만, 통상의 당업자는 STT-MRAM(70)이 보다 큰 메 모리에 포함된다는 것을 용이하게 인식할 것이다. 이와 같이 함에 있어서, 메모리가 보다 높은 밀도 애플리케이션들을 위해 적절하게 및 고속 애플리케이션들을 위해 바람직하게 유지되는 것을 보장하는 것이 바람직하다.
본 발명은 자성 메모리를 제공하기 위한 방법 및 시스템을 제공한다. 방법 및 시스템은 자성 메모리 셀들, 로컬 워드 라인들, 글로벌 워드 라인들, 비트 라인들, 및 소스 라인들의 제공을 포함한다. 다수의 자성 메모리 셀들은 각각, 자성 엘리먼트, 및 자성 엘리먼트에 접속된 선택 소자를 포함한다. 자성 엘리먼트는 제 1 방향으로 자성 엘리먼트를 통하여 구동되는 제 1 기록 전류, 및 제 2 방향으로 자성 엘리먼트를 통하여 구동되는 제 2 기록 전류에 의해 프로그래밍된다. 다수의 로컬 워드 라인들은 다수의 자성 메모리 셀들의 제 1 부분의 선택 소자와 접속된다. 구현예들에서, 선택 소자의 게이트는 일반적으로 로컬 워드 라인의 부분이라는 점을 유의한다. 각각의 로컬 워드 라인은 제 1 저항률을 갖는다. 다수의 글로벌 워드 라인들은 각각 다수의 로컬 워드 라인들의 일부분에 대응되고, 상기 제 1 저항률보다 더 낮은 제 2 저항률을 갖는다. 다수의 비트 라인들은 다수의 자성 메모리 셀들 각각의 자성 엘리먼트에 접속된다. 다수의 소스 라인들은 다수의 자성 저장 셀들 각각의 선택 소자와 접속된다. 다수의 소스 라인들은 각각 다수의 자성 메모리 셀들의 제 2 부분에 대응되고, 제 1 기록 전류와 제 2 기록 전류를 전달한다. 다수의 자성 메모리 셀들의 제 2 부분은 하나 보다 많은 자성 메모리 셀을 포함한다.
본 발명은 특정 컴포넌트들을 갖는 특정 자성 메모리들의 범주에서 기술되 며, 그러한 자성 저장 셀들은 특정 컴포넌트들과 특정 절연 소자들을 포함하는 자성 엘리먼트들을 갖는다. 통상의 당업자는 본 발명이 다른 컴포넌트들 및/또는 부가적인 컴포넌트들을 갖는 자성 메모리들의 사용에 부합된다는 점을 용이하게 인식할 것이다. 또한, 본 발명에 따른 방법 및 시스템은 단일 자성 저장 셀로부터의 판독, 단일 자성 저장 셀로의 기록, 또는 단일 자성 저장 셀의 제공의 범주에서 기술된다. 그러나, 통상의 당업자는 상기한 방법 및 시스템이 실질적으로 평행한 다중 자성 저장 셀들로부터의 판독, 다중 자성 저장 셀들로의 기록, 및/또는 다중 자성 저장 셀들의 제공으로 확장될 수 있다는 점을 용이하게 인식할 것이다. 마지막으로, 본 발명은 특정 메모리들의 범주에서 기술된다. 그러나, 통상의 당업자는 본 발명이 본 발명과 일치하는 메모리들 및 다른 소자들과 호환가능하다는 점을 용이하게 인식할 것이다. 예를 들어, 본 발명은 행들(rows), 열들(columns), 및 행들 또는 열들과 정렬되는 특정 컴포넌트들을 포함하는 어레이의 범주로 기술된다. 그러나, 통상의 당업자는 행들과 열들이 상호 교환가능, 및/또는 특정 컴포넌트들이 다른 구조물들과 정렬가능할 수 있다는 점을 용이하게 인식할 것이다.
본 발명에 따른 방법 및 시스템을 보다 구체적으로 기술하기 위하여, 도 4를 참조하면, 본 발명에 따른 자성 메모리(100)의 일 실시예의 일부분이 도시된다. 자성 메모리(100)는 STT-MRAM이다. 자성 메모리(100)는 m 행들과 j 열들을 포함하는 어레이로 배열된 자성 메모리 셀들(110)을 포함한다. j 및 m의 값들은 가변할 수 있고 일반적으로 메모리 아키텍쳐 설계에 좌우된다. 명확화를 위해, 단지 하나의 자성 메모리 셀(110)만을 나타낸다. 각각의 자성 메모리 셀(110)은 스핀 전달 을 이용하여 프로그래밍될 수 있는 자성 엘리먼트(112)와 선택 소자(114)를 포함한다. 또한, 자성 엘리먼트(112)는 자성 엘리먼트(112)를 통하는 판독 전류를 구동함으로써 판독된다. 따라서, 자성 엘리먼트(112)는 자성 엘리먼트(82)와 유사하다. 바람직한 실시예에서, 자성 엘리먼트(112)는 스핀 전달 효과를 이용하여 기록되도록 구성된 MTJ이다. 선택 소자(114)는 NMOS 트랜지스터인 것이 바람직하며, 드레인(116), 소스(118), 및 게이트(120)를 포함한다.
또한, 자성 메모리(100)는 비트 라인들(122-i)을 포함하고, 여기서 i는 0 내지 j-1이며, 워드 라인들(124-x, 126-x)를 포함하고, 여기서 x는 0 내지 m-1이며, 전도체(128), 기준 라인(들)(130), 커넥터(132), 소스 라인(134), 비트 라인 셀렉터(136), 예비-충전(pre-charge) 회로들(138), 기록 제어 드라이버(들)(140), 판독 감지 증폭기(들)(142), 및 기준 선택 라인(144)을 포함한다. 예비-충전 회로들(138)은 비트 라인 셀렉터(136)와 비트 라인들(122-i) 사이에 접속되는 것으로 도시되지만, 대안적인 실시예에서, 비트 라인 셀렉터(136)가 비트 라인들(122-i)과 예비-충전 회로들(138) 사이에 접속될 수 있다. 그러한 일 실시예에서, 예비-충전 회로(138)는 비트 라인 셀렉터(136)와 컴포넌트들(140, 142) 사이에 접속될 수 있다. 기준 라인(들)(130)은 기준 전압을 생성하고, 예를 들어 자성 메모리 셀(110)과 유사한 셀들을 포함한다. 워드 라인(124-x)은 금속인 것이 바람직한 글로벌 워드 라인(124-x)이다. 워드 라인(126-x)은 폴리실리콘인 것이 바람직한 로컬 워드 라인(126-x)이다. 따라서, 글로벌 워드 라인(124-x)의 저항률은 로컬 워드 라인(126-x)의 저항률 미만이다. 각각의 로컬 워드 라인(126-x)은 바람직하게는 워 드 라인 스트랩(128)을 이용하여, 글로벌 워드 라인(124-x)에 접속된다.
자성 메모리(100)에서, 각각의 선택 소자(114)의 게이트(120)는 로컬 워드 라인(126-x)에 접속된다. 자성 메모리 셀(110)의 자성 엘리먼트(112)는 비트 라인(122-i)에 접속된다. 바람직한 실시예에서, 블록에 있는 선택 소자들(114)의 모든 소스들(118)은 바람직하게는 라인들(132)과 같은 전도체들을 이용하여, 소스 라인(134)에 접속된다. 글로벌 워드 라인들(124-x)은 워드 라인 스트랩(128)의 비아들 또는 콘택들(명시적으로 도시되지 않음)에 의해 로컬 워드 라인들(126-x)에 접속된다. 글로벌 워드 라인들(124-x)은 낮은 저항을 갖는 금속 라인들인 것이 바람직하다. 대조적으로, 로컬 워드 라인들(126-x)은 상대적으로 높은 저항을 가진 폴리실리콘인 것이 바람직하다. 따라서, 글로벌 워드 라인들(124-x)의 저항률은 로컬 워드 라인들(126-x)의 저항률 미만인 것이 바람직하다. 특히, 로컬 워드 라인들(126-x)의 저항 대 글로벌 워드 라인들(124-x)의 저항의 비율은 100 보다 더 큰 것이 바람직하다.
전력 공급 라인들(도 4에 명시적으로 도시되지 않음)과 웰 콘택들(도 4에 명시적으로 도시되지 않음)은 워드 라인 스트랩(128)에 위치되는 것이 바람직하다. 결과적으로, 전력 공급 전압(VDD), 및 접지는 메모리(100)의 각 블록에 공급된다.
자성 메모리(100)에서, 소스 라인(134)은 기록 제어 드라이버(140)에 바로 접속된다. 기록 동작들 동안, 공통 소스 라인은 논리 "0" 또는 "1"이 기록되는지에 따라, 기록 제어 드라이버(140)에 의해 로우 또는 하이로 구동된다. 판독 동작들 동안, 기록 제어 드라이버(140)는 소스 라인(134)을 접지에 접속시킨다. 또한, 판독 동작 동안, 판독 감지 증폭기(142)는 선택된 비트 라인(122)으로부터 신호를 수신한다.
자성 메모리(100)는 몇가지 장점들을 갖는다. 자성 엘리먼트(112)의 상태가 자성 엘리먼트(112)를 통하는 전류를 구동함으로써 변경되기 때문에, 보다 국부화된 현상이 사용된다. 따라서, 기록 방해들로 인한 문제들이 제거될 수 있다. 공통 소스 라인(134)의 사용 때문에, 자성 메모리에 의해 사용된 면적이 감소될 수 있다. 더욱이, 공통 소스 라인이 기록 제어 드라이버(140)에 바로 접속되어, 이하에서 논의되는 것처럼, 소스 라인(134)에 대해 적절한 전압들을 설정한다. 결과적으로, 공통 소스 라인(134)은 판독 동작 동안 접지에 접속되고 기록되는 데이터에 따라, 로우 또는 하이일 수 있다. 따라서, 메모리 셀들과 기록 드라이버들 사이의 스위치들로서 트랜지스터들의 사용이 방지될 수 있다. 이는 "혼잡한" 면적을 감소시키고, 어레이의 구현예를 훨씬 제조하기 용이하게 한다. 더욱이, 글로벌 워드 라인들(124-x)과 로컬 워드 라인들(126-x)의 조합은 로컬 워드 라인(126-x) 지연을 위한 최대 저항을 감소시킴으로써 로컬 워드 라인(126-x) 상승/하강(rise/fall) 시간을 감소시킨다. 결과적으로, 자성 메모리(100)는 보다 적은 면적을 사용할 수 있고, 높은 밀도 애플리케이션들에 보다 적합할 수 있으며, 보다 고속이 가능할 수 있다. 따라서, 자성 메모리(100)는 기록 방해로 인한 문제들을 감소시키고, 보다 높은 메모리 밀도를 가질 수 있으며, 보다 양호한 메모리 셀 확장성, 개선된 면적 사용 효율, 및 보다 고속 액세스 시간을 달성할 수 있다.
도 5는 본 발명에 따른 자성 메모리를 프로그래밍하는 방법(200)의 일 실시 예를 도시하는 흐름도이다. 방법(200)은 자성 메모리(100)의 범주로 기술된다. 또한, 단계들의 흐름으로서 기술되지만, 통상의 당업자는 단계들 중 적어도 일부가 동시적인 것을 포함하는 상이한 순서로 수행될 수 있다는 점을 인식할 것이다. 또한, 비트 라인(122-(j-1)), 글로벌 워드 라인(124-(m-1)) 및 로컬 워드 라인(126-(m-1))의 교차점에 해당하는 자성 메모리 셀(110)이 기록을 위해 선택된다고 가정된다.
기록 동작 동안, 로컬 워드 라인(126-(m-1))은 단계(202)를 통해 하이로 설정된다. 결과적으로, 선택 트랜지스터(114)가 활성화된다. 비트 라인 셀렉터(136)는 단계(204)를 통해 비트 라인(122-(j-1))을 선택한다. 또한, 기록 동작 동안, 단계(206)을 통하여 기준 선택 라인(144)이 로우로 유지되어, 기준 라인(130)을 디스에이블시킨다. 기록 동작을 위한 데이터는 단계(208)을 통하여 기록 제어 드라이버(140)에 제공된다. 따라서, 기록 제어 드라이버는 단계(210)에서, 선택된 자성 메모리 셀에 의해 선택된 비트 라인(122-(j-1))을 통하여 소스 라인(134)으로 기록 전류를 구동시키거나, 소스 라인(134)을 통하여 비트 라인(122-(j-1))으로 기록 전류를 구동시킨다. 따라서, 단계(210)에서, 소스 라인(134)은 하이 전압 또는 로우 전압에서 유지될 수 있고, 비트 라인(122-(j-1))은 로우 전압 또는 하이 전압에서 각각 유지된다.
도 6은 본 발명에 따른 자성 메모리를 판독하는 방법(220)의 일 실시예를 도시하는 흐름도이다. 방법(220)은 자성 메모리(100)의 범주에서 기술된다. 또한, 단계들의 흐름으로서 기술되지만, 통상의 당업자는 단계들 중 적어도 일부가 동시 적인 것을 포함하는 상이한 순서로 수행될 수 있다는 점을 인식할 것이다. 또한, 비트 라인(122-(j-1)), 글로벌 워드 라인(124-(m-1)) 및 로컬 워드 라인(126-(m-1))의 교차점에 대응하는 자성 메모리 셀(110)이 기록을 위해 선택된다고 가정된다.
판독 동작들 동안, 단계(222)에서, 적어도 비트 라인(122-(j-1))은 예비-충전 회로(138)를 이용하여 높은 전압으로 예비-충전된다. 소스 라인(134)은 단계(224)에서, 기록 제어 드라이버(140)를 이용하여 접지로 설정된다. 적절한 로컬 워드 라인(126-(m-1))은 단계(226)에서 '하이'로 설정된다. 적절한 비트 라인(122-(j-1))은 단계(228)에서 비트 라인 셀렉터(136)에 의해 선택된다. 단계(228)은 열 어드레스 디코더(미도시)로부터의 신호들을 이용하여 비트 라인 셀렉터(136)를 제어하는 단계를 포함한다. 바람직한 실시예에서, 전류는 비트 라인(122-(j-1))에서 선택된 자성 메모리 셀(110)을 통하여 소스 라인(134)으로 흐르고, 소스 라인(134)은 접지에 접속된다. 전류는 또한 단계(230)에서 판독 감지 증폭기(142)로 제공된다. 또한, 단계(232)에서, 기준 값이 생성되어 판독 감지 증폭기(142)에 제공된다. 단계(232)는 기준 선택 라인(144)을 이용하여 기준 라인(130)을 선택하고 기준 라인(130)을 이용하여 기준 전류를 생성하는 단계를 포함하는 것이 바람직하다. 자성 저장 셀(110)에 의해 생성되는 전류는 단계(234)에서 기준 신호와 비교된다. 단계(234)는 비트 라인 전류와 기준 라인 전류 사이의 차이에 따른 데이터를 출력하는 판독 감지 증폭기(142)를 이용하여 수행되는 것이 바람직하다.
따라서, 방법들(200, 220)을 이용하여, 자성 메모리(100)가 프로그래밍되고 판독될 수 있다. 결과적으로, 자성 메모리(100)의 장점들이 달성될 수 있다.
전술한 것처럼, 비트 라인(122-i)은 판독 동작 동안 예비-충전된다. 도 7은 본 발명에 따른 예비-충전 회로(138')의 일 실시예의 도면이다. 예비-충전 회로(138')는 도 4에 도시된 하나 이상의 예비-충전 회로들(138)에 대해 사용될 수 있다. 도 7을 다시 참조하면, 예비-충전 회로(138')는 입력(150), 출력(154), NMOS 트랜지스터(152)를 포함하고, 인에이블 라인(156)에 의해 인에이블된다. 바람직한 실시예에서, 각각의 비트 라인(122-i)은 예비-충전 회로(138')로서 구현될 수 있는 연동되는 예비-충전 회로(138)를 갖는다. 대안적으로, 비트 라인 셀렉터는 비트 라인과 예비-충전 회로(138/138') 사이에 위치될 수 있다. 선택된 글로벌 워드 라인(124-x)이 하이로 상승되기 이전에, 예비-충전 회로(138')는 입력(150)에 제공되는 전압 Vprecharge로 비트 라인들(122-i)을 예비-충전한다. 그렇치 않은 경우, 비트 라인들(122-i)은 컷오프된다. 전압 Vprecharge는 VDD 또는 VDD의 절반과 같은 임의의 전압일 수 있다. 전압의 선택은 판독 감지 증폭기(142)의 요구조건들에 좌우될 수 있다.
일반적으로, 예비-충전 동작이 제어될 수 있는 2가지 방법들이 있다. 첫째는 모든 예비-충전 회로들(138/138')을 인에이블 라인(156)에 의해 제공되는 공통 예비-충전 제어 신호에 간단히 접속시키는 것이다. 그러한 일 실시예에서, 예비-충전 제어 신호는 '하이'이고, 모든 비트 라인들(122-i)은 트랜지스터(152)에 의해 Vprecharge로 예비-충전된다. 선택된 글로벌 워드 라인(124-x)이 그 최종 전압으로 상승하기 이전에, 인에이블 라인(156)에 제공되는 예비-충전 제어 신호는 '로우'가 되어 컷오프된다. 이러한 수단을 이용하는 것은 더 간단하다. 제 2 메커니즘은 비트 라인 셀렉터(136)에 의해 선택되는 연관된 비트 라인에 각각의 메모리 셀(110)을 접속시킨다. 판독 동작 이전에, 판독을 위해 선택된 비트 라인(122-i)만이 라인(156)상에서 제공되는 예비-충전 제어 신호에 의해 전압 Vprecharge로 충전된다. 선택되지 않은 다른 예비-충전 회로들(138/138')은 컷오프된다. 이러한 수단은 보다 복잡하지만, 판독 동작 동안 적은 전력을 사용할 수 있다.
도 8은 본 발명에 따른 비트 라인 셀렉터(136')의 일 실시예의 도면이다. 비트 라인 셀렉터(136')는 도 4의 비트 라인 셀렉터(136)에 대해 사용될 수 있다. 도 4 및 도 8을 참조하면, 비트 라인 셀렉터(136')는 어떤 비트 라인들(122-i)이 기록 동작들을 위해 기록 제어 드라이버(140)에 접속 또는 판독 동작들을 위해 판독 감지 증폭기(142)에 접속되는지를 선택한다. 비트 라인 셀렉터(136)에서, j 트랜지스터 쌍들(160-i, 162-i)이 있고, 여기서 i는 0 내지 j-1이다. 하나의 트랜지스터(162-i)는 P타입 트랜지스터이고, 다른 트랜지스터(160-i)는 N타입 트랜지스터이다. 그러나, 다른 실시예에서, 트랜지스터 타입들은 바뀔 수 있다. 또한, 트랜지스터 쌍들(160-i, 162-i)에 대응하는 j 쌍들의 비트 선택 라인들(164-i, 166-i)이 있고, 여기서 i는 0 내지 j-1이다. 선택 라인들(164-i, 166-i)은 열 디코더(미도시)로부터 출력되는 상보형(complementary) 신호들을 전달한다. 선택 라인 들(164-i, 166-i)을 기초로, 비트 라인 셀렉터(136')는 목표된 비트 라인(122-i)을 인에이블시킨다. 따라서, 비트 라인 셀렉터(136')는 기록 및 판독 동작들을 위해 사용될 수 있다.
도 9는 본 발명에 따른 비트 라인 셀렉터(136")의 일 실시예의 도면이다. 비트 라인 셀렉터(136")는 도 4의 비트 라인 셀렉터(136)에 대해 사용될 수 있다. 도 4 및 도 9를 참조하면, 비트 라인 셀렉터(136")는 어떤 비트 라인들(122-i)이 기록 동작들을 위해 기록 제어 드라이버(140)에 접속 또는 판독 동작들을 위해 판독 감지 증폭기(142)에 접속되는지를 선택한다. 비트 라인 셀렉터(136)에서, j 트랜지스터들(160-i')이 있고, 여기서 i는 0 내지 j-1이다. 트랜지스터(160-i')는 각각 N타입(NMOS) 트랜지스터일 수 있다. 그러나, 다른 실시예에서, 트랜지스터들(160-i')은 P타입(PMOS)일 수 있다. 또한, 트랜지스터들(160-i')에 대응하는 j 비트 선택 라인들(164-i')이 있고, 여기서 i는 0 내지 j-1이다. 선택 라인들(164-i')은 열 디코더(미도시)로부터의 신호를 전달한다. 선택 라인들(164-i)을 기초로, 비트 라인 셀렉터(136")는 목표된 비트 라인(122-i)을 인에이블시킨다. N타입 소자들(160-i')이 사용되기 때문에, j 선택 라인들(164-i)만이 필요하다. 결과적으로, 적은 면적이 사용될 수 있다. 그러나, 높은 전압이 선택 라인들(164-i')에 인가되고, 이에 따라 총 내부 공급 전압 VDD가 비트 라인(122-i)에 인가되도록 하기 위해, 트랜지스터들(160-i')의 게이트들에 높은 전압이 인가된다. 따라서, 비트 라인 셀렉터(136' 또는 136")를 이용하여, 자성 메모리(100)가 사용될 수 있다.
도 10은 본 발명에 따른 자성 랜덤 액세스 메모리(300)의 일 실시예의 도면이다. STT-MRAM(300)은 도 4에 도시된 메모리(100)와 유사한 메모리 블록들(100')을 포함한다. 또한, 글로벌 워드 라인들(302), 로컬 워드 라인들(304), 워드 라인 디코더(306), 열 어드레스 디코더(308), 데이터 버스(310), 및 행 어드레스 예비-디코더(pre-decoder)(312)가 도시된다. 글로벌 워드 라인들(302)과 로컬 워드 라인들(304)은 글로벌 워드 라인들(124-x) 및 로컬 워드 라인들(126-x)에 각각 대응된다. 도시된 실시예에서, 각각의 블록은 단방향 또는 양방향일 수 있는 데이터 버스(310)로 하나의 데이터 비트를 제공하거나 또는 데이터 버스(310)로부터 하나의 데이터 비트를 수신한다. 글로벌 워드 라인들(302)은 워드 라인 디코더(306)에 접속된다. 워드 라인 디코더(306)는 행 어드레스 예비-디코더(312)로부터의 입력들을 수신한다. 판독 또는 기록 동작을 위해 메모리(300)에 대한 액세스 요청이 수신될 때, 워드 라인 디코더(306)는 이를 '하이'로 설정함으로써 글로벌 워드 라인들(302) 및 이에 따른 로컬 워드 라인들(304) 중 하나를 선택한다. 또한, 열 어드레이스 디코더(308)는 각각의 메모리 블록(100')에 대해 적절한 비트 셀렉터(들)(도 10에 명시적으로 도시되지 않음)을 위한 선택 신호들 중 하나를 선택한다. 따라서, 각각의 메모리 블록(100')의 비트 라인(미도시)이 인에이블된다. 결과적으로, 각각의 메모리 블록(100')에 있는 선택된 비트 라인 및 워드 라인들(302, 304)에 대응하는 모든 메모리 셀들(명시적으로 도시되지 않음)이 실질적으로 동시에 액세스될 수 있다. 동작 모드에 따라, 데이터가 실질적으로 동시에 기록되거나 판독될 수 있다. 동작 이후, 선택된 워드 라인(302, 304)과 선택된 선택 신호는 접지로 떨어진다. 메모리 어레이의 액세스 동작은 종료된다. 따라서, 자성 메모리(300)를 이용하여, 자성 메모리(100)의 장점들이 달성될 수 있다. 또한, 다중 비트들이 병렬로 기록될 수 있다는 점을 유의한다.
도 11은 본 발명에 따른 자성 메모리를 제공하기 위한 방법(350)의 일 실시예를 도시하는 흐름도이다. 방법(350)은 자성 메모리(100)의 범주에서 기술된다. 또한, 단계들의 흐름으로서 기술되지만, 통상의 당업자는 단계들 중 적어도 일부가 동시적인 것을 포함하는 상이한 순서로 수행될 수 있다는 점을 인식할 것이다.
단계(352)에서, 자성 메모리 셀들(110)이 제공된다. 따라서, 단계(352)는 자성 엘리먼트(112)와 선택 소자(114)의 제공을 포함한다. 단계(354)에서, 로컬 워드 라인들(126-x)이 제공된다. 또한, 단계(356)에서, 글로벌 워드 라인들(124-x)이 제공된다. 단계들(354, 356)은 로컬 워드 라인들(126-x)이 제 1 저항률을 갖고 글로벌 워드 라인들(124-x)이 상기 제 1 저항률 보다 더 낮은 제 2 저항률을 갖도록 보장하는 것을 포함한다. 또한, 단계들(354, 356)은 로컬 워드 라인들(126-x)을 게이트들(120)과 글로벌 워드 라인들(124-x)에 접속시키는 단계를 포함한다. 비트 라인들(122-i)은 단계(358)에서 제공된다. 단계(358)은 비트 라인들(122-i)을 대응 자성 엘리먼트(112)에 접속시키는 단계를 포함한다. 단계(360)에서, 소스 라인(134)이 제공된다. 단계(360)는 단계들(352, 354, 256, 358) 중 일부 또는 전부 보다 선행하여 완료될 수 있다는 점을 유의한다. 또한, 단계(360)는 블록에 있는 각각의 자성 저장 셀(110)의 선택 소자(114)의 소스(118)를 소스 라인에 접속시키는 단계를 포함한다. 그 다음, 메모리(100)의 제조가 완료될 수 있다. 따라서, 방법(350)을 이용하여, 자성 메모리(100 및/또는 300)가 제공되고 이들의 장점들이 달성될 수 있다.
따라서, 자성 메모리들(100, 300)과 방법들(200, 220, 350)은 기록 방해로 인한 문제들을 감소시키고, 보다 높은 메모리 밀도, 보다 양호한 메모리 셀 확장성, 개선된 사용 면적 효율, 및 보다 고속 액세스 시간을 달성할 수 있는 자성 메모리를 제공한다.
개선된 특성들을 갖는 자성 메모리를 제공 및 이용하기 위한 방법 및 시스템이 개시되었다. 본 발명은 예시된 실시예들에 따라 기재되었으며, 통상의 당업자는 실시예들에 대한 변형들이 가능할 수 있고, 임의의 변형들은 본 발명의 사상과 범주 내에 있다는 점을 용이하게 인식할 것이다. 따라서, 첨부된 청구범위의 사상과 범주로부터 벗어남이 없이 통상의 당업자에 의해 많은 변형들이 이루어질 수 있다.

Claims (17)

  1. 자성(magnetic) 메모리로서,
    다수의 자성 메모리 셀들 - 다수의 자성 메모리 셀들은 각각, 자성 엘리먼트 및 상기 자성 엘리먼트에 접속된 선택 소자를 포함하고, 상기 자성 엘리먼트는 제 1 방향으로 상기 자성 엘리먼트를 통과하게 구동되는 제 1 기록 전류, 및 제 2 방향으로 상기 자성 엘리먼트를 통과하게 구동되는 제 2 기록 전류에 의해 프로그래밍됨 -;
    상기 다수의 자성 메모리 셀들의 제 1 부분의 상기 선택 소자에 접속된 다수의 로컬 워드 라인들 - 각각의 로컬 워드 라인은 제 1 저항률을 가짐 -;
    다수의 글로벌 워드 라인들 - 다수의 글로벌 워드 라인들은 각각 상기 다수의 로컬 워드 라인들의 일부분에 대응되고, 상기 제 1 저항률보다 더 낮은 제 2 저항률을 가짐 -;
    상기 다수의 자성 메모리 셀들 각각의 상기 자성 엘리먼트에 접속된 다수의 비트 라인들; 및
    상기 다수의 자성 저장 셀들 각각의 상기 선택 소자에 접속된 다수의 소스 라인들 - 상기 다수의 소스 라인들은 각각 상기 다수의 자성 메모리 셀들의 제 2 부분에 대응되고 상기 제 1 기록 전류 및 상기 제 2 기록 전류를 운반하며, 상기 다수의 자성 메모리 셀들의 제 2 부분은 하나 보다 많은 자성 메모리 셀을 포함함 -
    을 포함하는 자성 메모리.
  2. 제 1 항에 있어서,
    상기 선택 소자는 소스와 게이트를 갖는 트랜지스터인 것을 특징으로 하는 자성 메모리.
  3. 제 2 항에 있어서,
    상기 다수의 자성 메모리 셀들의 상기 제 2 부분에 대해 상기 트랜지스터의 소스가 상기 소스 라인에 접속되는 것을 특징으로 하는 자성 메모리.
  4. 제 2 항에 있어서,
    상기 다수의 로컬 워드 라인들은 상기 다수의 자성 메모리 셀들의 상기 제 1 부분의 각각의 게이트에 접속되는 것을 특징으로 하는 자성 메모리.
  5. 제 1 항에 있어서,
    상기 로컬 워드 라인은 폴리실리콘을 더 포함하는 것을 특징으로 하는 자성 메모리.
  6. 제 5 항에 있어서,
    상기 글로벌 워드 라인은 금속을 포함하는 것을 특징으로 하는 자성 메모리.
  7. 제 6 항에 있어서,
    상기 다수의 로컬 워드 라인들은 각각 전도성 비아(via) 또는 콘택을 이용하여 상기 다수의 글로벌 워드 라인들 중 적어도 하나에 접속되는 것을 특징으로 하는 자성 메모리.
  8. 제 1 항에 있어서,
    상기 소스 라인을 기록 동작들 동안 전압에 접속시키고 판독 동작 동안 접지에 접속시키도록 구성된 기록 제어 드라이버를 더 포함하는 것을 특징으로 하는 자성 메모리.
  9. 제 1 항에 있어서,
    상기 다수의 비트 라인들의 적어도 하나의 선택된 비트 라인을 예비-충전 판독 전압으로 충전하기 위해, 상기 다수의 비트 라인들에 접속된 다수의 예비-충전 회로들을 더 포함하는 것을 특징으로 하는 자성 메모리.
  10. 제 9 항에 있어서,
    상기 적어도 하나의 선택된 비트 라인을 선택하기 위한 적어도 하나의 비트 라인 셀렉터를 더 포함하는 것을 특징으로 하는 자성 메모리.
  11. 제 10 항에 있어서,
    상기 적어도 하나의 비트 라인 셀렉터는 상기 다수의 비트 라인들에 대응하는 다수의 트랜지스터 쌍들을 더 포함하고, 각각의 트랜지스터 쌍은 제 1 소스와 제 1 드레인을 갖는 N-타입 소자, 및 제 2 소스와 제 2 드레인을 갖는 P-타입 소자를 포함하며, 상기 제 1 소스는 상기 제 2 소스에 접속되고, 상기 제 1 드레인은 상기 제 2 드레인에 접속되는 것을 특징으로 하는 자성 메모리.
  12. 제 10 항에 있어서,
    상기 적어도 하나의 비트 라인 셀렉터는 상기 다수의 비트 라인들 각각에 대응되는 트랜지스터를 더 포함하는 것을 특징으로 하는 자성 메모리.
  13. 제 1 항에 있어서,
    상기 다수의 비트 라인들에 접속된 적어도 하나의 비트 라인 셀렉터; 및
    상기 다수의 비트 라인들 중 적어도 하나의 선택된 비트 라인을 예비-충전 판독 전압으로 충전하기 위해 상기 적어도 하나의 비트 라인 셀렉터에 접속된 다수의 예비-충전 회로들
    을 더 포함하는 것을 특징으로 하는 자성 메모리.
  14. 자성 메모리로서,
    다수의 자성 메모리 셀들 - 다수의 자성 메모리 셀들은 자성 엘리먼트, 및 각각 상기 자성 엘리먼트에 접속된 트랜지스터를 포함하고, 상기 자성 엘리먼트는 제 1 방향으로 상기 자성 엘리먼트를 통과하게 구동되는 제 1 기록 전류, 및 제 2 방향으로 상기 자성 엘리먼트를 통과하게 구동되는 제 2 기록 전류에 의해 프로그래밍되며, 상기 트랜지스터는 소스, 드레인 및 게이트를 갖고, 드레인은 상기 자성 엘리먼트에 접속됨 -;
    상기 다수의 자성 메모리 셀들의 제 1 부분의 상기 트랜지스터의 게이트에 접속된 다수의 로컬 워드 라인들 - 각각의 로컬 워드 라인은 폴리실리콘을 포함하고 제 1 저항률을 가짐 -;
    다수의 글로벌 워드 라인들 - 다수의 글로벌 워드 라인들은 각각 상기 다수의 로컬 워드 라인들의 일부분에 대응되고, 금속을 포함하며, 상기 제 1 저항률보다 더 낮은 제 2 저항률을 가짐 -;
    상기 다수의 자성 메모리 셀들 각각의 상기 자성 엘리먼트에 접속된 다수의 비트 라인들;
    상기 다수의 자성 저장 셀들 각각의 상기 트랜지스터에 접속된 다수의 소스 라인들 - 상기 다수의 소스 라인들은 각각 상기 다수의 자성 메모리 셀들의 제 2 부분에 대응되고 상기 제 1 기록 전류 및 상기 제 2 기록 전류를 운반하며, 상기 다수의 자성 메모리 셀들의 제 2 부분은 하나 보다 많은 자성 메모리 셀을 포함함 -;
    상기 다수의 소스 라인들을 각각 기록 동작들 동안 전압에 접속시키고 판독 동작 동안 접지에 접속시키도록 구성된 기록 제어 드라이버;
    상기 다수의 비트 라인들 중 적어도 하나의 선택된 비트 라인을 예비-충전 판독 전압으로 충전하기 위해, 상기 다수의 비트 라인들에 접속된 다수의 예비-충전 회로들; 및
    상기 적어도 하나의 선택된 비트 라인을 선택하기 위한 적어도 하나의 비트 라인 셀렉터
    를 포함하는 자성 메모리.
  15. 자성 메모리를 제공하기 위한 방법으로서,
    다수의 자성 메모리 셀들을 제공하는 단계 - 상기 다수의 자성 메모리 셀들은 각각 자성 엘리먼트, 및 자성 엘리먼트에 접속된 선택 소자를 포함하고, 상기 자성 엘리먼트는 제 1 방향으로 상기 자성 엘리먼트를 통과하게 구동되는 제 1 기록 전류, 및 제 2 방향으로 상기 자성 엘리먼트를 통과하게 구동되는 제 2 기록 전류에 의해 프로그래밍됨 -;
    상기 다수의 자성 메모리 셀들의 제 1 부분의 상기 선택 소자에 접속된 다수의 로컬 워드 라인들을 제공하는 단계 - 각각의 로컬 워드 라인은 제 1 저항률을 가짐 -;
    다수의 글로벌 워드 라인들을 제공하는 단계 - 다수의 글로벌 워드 라인들은 각각 상기 다수의 로컬 워드 라인들의 일부분에 대응되고, 상기 제 1 저항률보다 더 낮은 제 2 저항률을 가짐 -;
    상기 다수의 자성 메모리 셀들 각각의 상기 자성 엘리먼트에 접속된 다수의 비트 라인들을 제공하는 단계; 및
    상기 다수의 자성 저장 셀들 각각의 상기 선택 소자에 접속된 다수의 소스 라인들을 제공하는 단계 - 상기 다수의 소스 라인들은 각각 상기 다수의 자성 메모리 셀들의 제 2 부분에 대응되고 상기 제 1 기록 전류 및 상기 제 2 기록 전류를 운반하며, 상기 다수의 자성 메모리 셀들의 제 2 부분은 하나 보다 많은 자성 메모리 셀을 포함함 -
    를 포함하는 자성 메모리를 제공하기 위한 방법.
  16. 자성 메모리를 사용하기 위한 방법으로서,
    상기 자성 메모리는 다수의 자성 메모리 셀들, 다수의 비트 라인들, 및 다수의 기준 라인들을 포함하고, 상기 다수의 자성 메모리 셀들은 각각 자성 엘리먼트, 및 상기 자성 엘리먼트에 접속된 선택 소자를 포함하며, 상기 자성 엘리먼트는 제 1 방향으로 상기 자성 엘리먼트를 통과하게 구동되는 제 1 기록 전류, 및 제 2 방향으로 상기 자성 엘리먼트를 통과하게 구동되는 제 2 기록 전류에 의해 프로그래밍되고, 상기 다수의 비트 라인들은 상기 다수의 자성 메모리 셀들 각각의 상기 자성 엘리먼트에 접속되며, 상기 방법은,
    상기 다수의 자성 메모리 셀들 중 적어도 하나의 목표된 자성 메모리 셀에 대응하는 다수의 로컬 워드 라인들 중 적어도 하나를 '하이(high)'로 설정하는 단계 - 상기 다수의 로컬 워드 라인들은 상기 다수의 자성 메모리 셀들의 제 1 부분의 상기 선택 소자에 접속되고, 상기 다수의 로컬 워드 라인들은 각각 제 1 저항률 을 가지며 다수의 글로벌 워드 라인들 중 하나에 결합되고, 상기 다수의 글로벌 워드 라인들은 각각 상기 다수의 로컬 워드 라인들의 일부분에 대응되며 상기 제 1 저항률보다 더 낮은 제 2 저항률을 가짐 -;
    상기 적어도 하나의 목표된 자성 메모리 셀에 대응하는 상기 다수의 비트 라인들 중 적어도 하나를 선택하는 단계;
    기준 라인을 디스에이블시키는 단계; 및
    상기 적어도 하나의 비트 라인, 상기 적어도 하나의 목표된 메모리 셀 및 상기 목표된 메모리 셀에 접속된 적어도 하나의 소스 라인을 통하게 전류가 구동되어, 상기 제 1 방향 또는 상기 제 2 방향으로 상기 적어도 하나의 목표된 메모리 셀의 상기 자성 엘리먼트를 통하게 전류가 구동되도록, 상기 적어도 하나의 목표된 메모리 셀에 대한 데이터를 상기 적어도 하나의 비트 라인에 접속된 적어도 하나의 기록 제어 드라이버에 제공하는 단계
    를 포함하는 자성 메모리를 사용하기 위한 방법.
  17. 자성 메모리를 사용하기 위한 방법으로서,
    상기 자성 메모리는 다수의 자성 메모리 셀들, 다수의 비트 라인들, 및 다수의 기준 라인들을 포함하고, 상기 다수의 자성 메모리 셀들은 각각 자성 엘리먼트, 및 상기 자성 엘리먼트에 접속된 선택 소자를 포함하며, 상기 자성 엘리먼트는 제 1 방향으로 상기 자성 엘리먼트를 통과하게 구동되는 제 1 기록 전류, 및 제 2 방향으로 상기 자성 엘리먼트를 통과하게 구동되는 제 2 기록 전류에 의해 프로그래 밍되고, 상기 다수의 비트 라인들은 상기 다수의 자성 메모리 셀들 각각의 상기 자성 엘리먼트에 접속되며, 상기 방법은,
    적어도 하나의 목표된 자성 메모리 셀에 대응하는 상기 다수의 비트 라인들 중 적어도 하나를 예비 충전시키는 단계;
    소스 라인을 접지로 설정하는 단계 - 소스 라인은 상기 적어도 하나의 목표된 자성 메모리 셀을 포함하는 상기 다수의 자성 메모리 셀들의 일부분에 대응됨 -;
    상기 다수의 자성 메모리 셀들 중 상기 적어도 하나의 목표된 자성 메모리 셀에 대응하는 다수의 로컬 워드 라인들 중 적어도 하나를 '하이'로 설정하는 단계 - 상기 다수의 로컬 워드 라인들은 상기 다수의 자성 메모리 셀들의 제 1 부분의 상기 선택 소자에 접속되고, 상기 다수의 로컬 워드 라인들은 각각 제 1 저항률을 가지며 다수의 글로벌 워드 라인들 중 하나에 결합되며, 상기 다수의 글로벌 워드 라인들은 각각 상기 다수의 로컬 워드 라인들의 일부분에 대응되고 상기 제 1 저항률보다 더 낮은 제 2 저항률을 가짐 -;
    상기 적어도 하나의 목표된 자성 메모리 셀에 대응하는 상기 다수의 비트 라인들 중 적어도 하나를 선택하는 단계; 및
    상기 적어도 하나의 목표된 자성 메모리 셀로부터의 판독 전류를 기준 신호와 비교하는 단계
    를 포함하는 자성 메모리를 사용하기 위한 방법.
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