CN114822652A - 一种3d nand存储器擦除时的电压控制方法及装置 - Google Patents

一种3d nand存储器擦除时的电压控制方法及装置 Download PDF

Info

Publication number
CN114822652A
CN114822652A CN202210267733.6A CN202210267733A CN114822652A CN 114822652 A CN114822652 A CN 114822652A CN 202210267733 A CN202210267733 A CN 202210267733A CN 114822652 A CN114822652 A CN 114822652A
Authority
CN
China
Prior art keywords
voltage
memory cell
well
word line
doped region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210267733.6A
Other languages
English (en)
Inventor
曹华敏
付祥
姜柯
高帅
陈子龙
安阳
向斌
黄新运
张黄鹏
王颀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202210267733.6A priority Critical patent/CN114822652A/zh
Publication of CN114822652A publication Critical patent/CN114822652A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种3D NAND存储器擦除时的电压控制方法，在真存储单元的字线的偏置电压处于擦除控制电压时，将阱掺杂区的偏置电压上升至擦除工作电压并保持所述擦除工作电压，在阱掺杂区的偏置电压上升至第一中间电压期间，将伪存储单元的字线的偏置电压保持在第一预设电压，而后，将伪存储单元的字线设置为浮置状态，其中，第一预设电压小于第一中间电压，这样，减小伪存储单元所在的字线的电压与相邻的真存储单元所在的字线的电压差，避免在真存储器单元所在的字线和伪存储器所在的字线之间产生隧穿，从而避免伪存储器单元阈值电压漂移，避免存储器单元串电流的降低，进而避免真存储器单元的读错误。

Description

一种3D NAND存储器擦除时的电压控制方法及装置
本发明是针对申请日为2019年11月29日，申请号为201911203481.5，发明名称为一种3D NAND存储器擦除时的电压控制方法及装置的专利的分案申请。
技术领域
本公开涉及存储器的集成电路设计技术领域，尤其涉及一种3D NAND存储器擦除时的电压控制方法及装置。
背景技术
NAND闪存具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用，而为了进一步提高存储容量，降低每比特的存储成本，提出了3D NAND存储器。
在3D NAND存储器中，由存储器单元串构成存储阵列，从而在三维方向上形成存储器单元，在存储器单元串中包含有实际用于存储的真存储器单元和并不实际用于存储的伪存储器单元。在进行存储器单元的擦除操作时，伪存储器单元所在的字线为浮置状态。而在擦除操作中，伪存储器单元所在的字线的电压被阱掺杂区的电压耦合到很高，导致伪存储器单元阈值电压漂移。随着擦除次数的增多，伪存储器单元的阈值电压不断飘移，这会导致存储器单元串电流的降低，从而导致真存储器单元的读错误。
发明内容
有鉴于此，本发明的目的在于提供一种3D NAND存储器擦除时的电压控制方法及装置，降低真存储单元的读错误。
为实现上述目的，本发明有如下技术方案：
一种3D NAND存储器擦除时的电压控制方法，所述存储器包括存储单元串组成的存储阵列，每个存储单元串包括由下至上依次串接的底层选择器件、NAND存储器件和顶层选择器件，所述NAND存储器件包括真存储单元和伪存储单元，同一层的存储器件的控制端连接至字线；所述存储阵列形成于衬底之上，所述底层选择器件形成于阵列共源区上，所述阵列共源区被与其具有相反掺杂类型的阱掺杂区包围；
所述擦除时的电压控制方法包括：
在真存储单元的字线的偏置电压处于擦除控制电压时，将阱掺杂区的偏置电压上升至擦除工作电压并保持所述擦除工作电压；在阱掺杂区的偏置电压上升至第一中间电压期间，将伪存储单元的字线的偏置电压保持在第一预设电压，所述第一预设设电压小于所述第一中间电压，而后，将伪存储单元的字线设置为浮置状态。
可选的，所述擦除时的电压控制方法还包括：
在阱掺杂区的偏置电压上升至第二中间电压期间，将顶层选择器件的字线的偏置电压保持在第二预设电压，所述第二预设电压小于所述第二中间电压，而后，将顶层选择器件的字线的偏置电压设置为浮置状态；和/或，在阱掺杂区的偏置电压上升至第三中间电压期间，将底层选择器件的字线的偏置电压保持在第三预设电压，所述第三预设电压小于所述第三中间电压，而后，将底层选择器件的字线的偏置电压设置为浮置状态。
可选的，所述第一预设电压、第二预设电压和第三预设电压的电压值为大于0伏且小于所述阱掺杂区的擦除工作电压。
可选的，将阱掺杂区的偏置电压上升至擦除工作电压，包括：以阶梯式上升的方式将阱掺杂区的偏置电压上升至擦除工作电压。
可选的，阱掺杂区的偏置电压以及浮置状态的控制方法包括：
根据变化的电压控制信号产生递增电压，并将所述递增电压转换为阱掺杂区的偏置电压；
当变化的电压控制信号为预设值时，产生浮置控制信号，所述浮置控制信号用于浮置状态的切换。
可选的，阱掺杂区的偏置电压以及浮置状态的控制方法包括：
根据变化的电压控制信号产生递增电压，并将该递增电压转换为阱掺杂区的偏置电压；
将所述递增电压或者阱掺杂区的偏置电压与预设电压进行比较，当大于所述预设电压时，输出浮置控制信号，所述浮置控制信号用于浮置状态的切换。
一种3D NAND存储器擦除时的电压控制装置，所述存储器包括存储单元串组成的存储阵列，每个存储单元串包括由下至上依次串接的底层选择器件、NAND存储器件和顶层选择器件，所述NAND存储器件包括真存储单元和伪存储单元，同一层的存储器件的控制端连接至字线；所述存储阵列形成于衬底之上，所述底层选择器件形成于阵列共源区上，所述阵列共源区被与其具有相反掺杂类型的阱掺杂区包围；
所述电压控制装置包括：
阱掺杂区偏置电压控制单元，用于在真存储单元的字线的偏置电压处于擦除控制电压时，将阱掺杂区的偏置电压上升至擦除工作电压并保持所述擦除工作电压；
浮置状态控制单元，用于在阱掺杂区的偏置电压上升至第一中间电压期间，将伪存储单元的字线的偏置电压保持在第一预设电压，所述第一预设电压小于所述第一中间电压，而后，将伪存储单元的字线设置为浮置状态。
可选的，所述浮置状态控制单元，还用于在阱掺杂区的偏置电压上升至第二中间电压期间，将顶层选择器件的字线的偏置电压保持在第二预设电压，所述第二预设电压小于所述第二中间电压，而后，将顶层选择器件的字线的偏置电压设置为浮置状态；和/或，
在阱掺杂区的偏置电压上升至第三中间电压期间，将底层选择器件的字线的偏置电压保持在第三预设电压，所述第三预设电压小于所述第三中间电压，而后，将底层选择器件的字线的偏置电压设置为浮置状态。
可选的，所述第一预设电压、第二预设电压和第三预设电压的电压值为大于0伏且小于所述阱掺杂区的擦除工作电压。
可选的，所述阱掺杂区偏置电压控制单元中，将阱掺杂区的偏置电压上升至擦除工作电压，包括：以阶梯式上升的方式将阱掺杂区的偏置电压上升至擦除工作电压。
可选的，所述阱掺杂区偏置电压控制单元包括：
控制信号产生单元，用于产生变化的电压控制信号，以及当变化的电压控制信号为预设值时，产生浮置控制信号，所述浮置控制信号为浮置状态控制单元的浮置状态的切换信号；
电压产生单元，用于根据变化的电压控制信号产生递增电压；
电压转换单元，用于将所述递增电压转换为阱掺杂区的偏置电压。
可选的，所述阱掺杂区偏置电压控制单元包括：
控制信号产生单元，用于产生变化的电压控制信号；
电压产生单元，用于根据变化的电压控制信号产生递增电压；
电压转换单元，用于将所述递增电压转换为阱掺杂区的偏置电压；
比较器，将所述递增电压或者阱掺杂区的偏置电压与预设电压进行比较，当大于所述预设电压时，输出浮置控制信号，所述浮置控制信号为浮置状态控制单元的浮置状态的切换信号。
一种3D NAND存储器，所述存储器包括：
存储单元串组成的存储阵列，每个存储单元串包括由下至上依次串接的底层选择器件、NAND存储器件和顶层选择器件，所述NAND存储器件包括真存储单元和伪存储单元，同一层的存储器件的控制端连接至字线；所述存储阵列形成于衬底之上，所述底层选择器件形成于阵列共源区上，所述阵列共源区被与其具有相反掺杂类型的阱掺杂区包围；
如上述任一项所述的电压控制装置。
本发明实施例提供的3D NAND存储器擦除时的电压控制方法，在真存储单元的字线处于擦除控制电压时，将阱掺杂区的偏置电压上升至擦除工作电压并保持所述擦除工作电压，在阱掺杂区的偏置电压上升至第一中间电压期间，将伪存储单元的字线的偏置电压保持在第一预设电压，第一预设电压小于第一中间电压，而后，将伪存储单元的字线设置为浮置状态。这样，在阱掺杂区的偏置电压上升至第一中间电压期间，将为存储单元的偏置电压保持在第一预设电压，第一预设电压小于第一中间电压，在耦合过程中伪存储单元的字线的电压和阱掺杂区的偏置电压保持一定的压差，并且阱掺杂区的偏置电压在上升至第一中间电压时，再将伪存储单元的字线设置为浮置状态，伪存储单元的字线的电压不会被阱掺杂区的电压耦合至很高，从而减小伪存储单元所在的字线的电压与相邻的真存储单元所在的字线的电压差，避免在真存储器单元所在的字线和伪存储器所在的字线之间产生FN隧穿，从而避免伪存储器单元阈值电压漂移，避免存储器单元串电流的降低，进而避免真存储器单元的读错误。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了根据本发明实施例3D NAND存储器的存储阵列的结构示意图；
图2-5示出了根据本发明实施例3D NAND存储器擦除时存储阵列的电压的示意图；
图6示出了根据本发明实施例3D NAND存储器擦除时阱掺杂区的电压上升的示意图；
图7-10示出了根据本发明实施例3D NAND存储器擦除时的电压控制装置的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
正如背景技术中的描述，在3D NAND存储器中，由存储器单元串构成存储阵列，从而在三维方向上形成存储器单元，在存储器单元串中包含有并不实际用于存储的存储器单元，但与实际用于存储的存储器单元一并形成，具有基本相同的结构，为了便于描述，在本申请中，将不实际用于存储的NAND存储器件记作伪存储器单元，将用于存储的NAND存储器件记作真存储器单元。通常地，伪存储器单元设置在顶层选择器件和3D NAND存储器件中的真存储单元之间以及底层选择器件和真存储单元之间，有效避免擦除操作时顶层选择器件和底层选择器件对存储单元的干扰。
目前，在擦除操作中，真存储器单元所在的字线设置为0-1伏，伪存储器单元所在的字线为浮置状态。伪存储器单元所在的字线的电压会被阱掺杂区的电压耦合到很高，这样，伪存储器单元所在的字线的电压和相邻的真存储器单元所在的字线的电压相差很大，从而在真存储器单元所在的字线和伪存储器所在的字线之间产生FN隧穿(Fowler-Nordheim Tunneling)，导致伪存储器单元阈值电压漂移。随着擦除次数的增多，伪存储单元的阈值电压不断飘移，导致存储器单元串电流的降低，从而导致真存储器单元的读错误。
为此，本申请提出了一种3D NAND存储器擦除时的电压控制方法，在真存储单元的字线的偏置电压处于擦除控制电压时，将阱掺杂区的偏置电压上升至擦除工作电压并保持所述擦除工作电压，在阱掺杂区的偏置电压上升至第一中间电压期间，将伪存储单元的字线的偏置电压保持在第一预设电压，第一预设电压小于第一中间电压，而后，将伪存储单元的字线设置为浮置状态，这样，在阱掺杂区的偏置电压上升至第一中间电压期间，将伪存储单元的字线保持在第一预设电压，由于第一预设电压小于第一中间电压，在耦合过程中伪存储单元的字线的电压和阱掺杂区的电压会保持一定的压差，而且阱掺杂区的偏置电压在上升至第一中间电压时，再将伪存储单元的字线设置为浮置状态，伪存储单元的字线的电压不会被阱掺杂区的电压耦合至很高，从而减小伪存储单元所在的字线的电压与相邻的真存储单元所在的字线的电压差，避免在真存储器单元所在的字线和伪存储器所在的字线之间产生FN隧穿，从而避免伪存储器单元阈值电压漂移，避免存储器单元串电流的降低，进而避免真存储器单元的读错误。
为了便于理解本申请的技术方案和技术效果，先对3D NAND存储器的存储阵列进行描述。
参考图1所示，在3D NAND存储器中，存储器包括存储单元串组成的存储阵列，每个存储单元串包括由下而上依次串接的底层选择器件BSG(Bottom Select Gate)、NAND存储器件和顶层选择器件TSG(Top Select Gate)，所述NAND存储器件包括真存储单元和伪存储单元，同一层的存储器件的控制端连接至字线(WL，Word Line)，为了便于描述和理解，在本申请中，将同一层真存储单元连接的字线记做字线WLi(i从1至n)，将同一层伪存储单元连接的字线记做字线DMY，此外，阵列中的行的所在方向即字线方向，阵列中的列的所在方向即位线方向，存储阵列形成于衬底上，存储单元串的底层选择器件BSG形成于阵列共源区ACS(Array Common Source)上，所述阵列共源区ACS被与其具有相反类型的阱掺杂区Well包围，阱掺杂区Well形成于衬底中。
在具体的应用中，在3D NAND存储器中，每一层中各行的存储单元连接于同一条字线(WL，Word Line)，每一列中的存储单元串连接到同一条位线(BL，Bit Line)上。每条字线可以对应一个页(page)，由多个页组成一个块(block)，进一步地，还可以由多个块组成片(plane)。
本申请提出了3D NAND存储器擦除时的电压控制方法，在真存储单元的字线WL的偏置电压处于擦除控制电压Vc时，将阱掺杂区Well的偏置电压上升至擦除工作电压Vers并保持所述擦除工作电压Vers，且在阱掺杂区Well的偏置电压上升至第一中间电压V1期间，将伪存储单元的字线DMY的偏置电压保持在第一预设电压V10，第一预设电压V10小于第一中间电压V1，而后，将伪存储单元的字线DMY设置为浮置状态，参考图2所示。
擦除控制电压Vc为将存储器中真存储单元存储的数据进行擦除操作时，真存储单元连接的字线WL所需的电压，在真存储单元的字线WL的偏置电压处于擦除控制电压Vc时，可以进行数据擦除操作。擦除工作电压Vers为进行擦除操作时，阱掺杂区Well所需的工作电压。
本申请实施例中，在进行擦除操作时，存储阵列中的底层选择器件BSG、真存储单元、伪存储单元以及顶层选择器件TSG所需要的电压可以由驱动电路控制，驱动电路可以包括对应于底层选择器件BSG、真存储单元、伪存储单元以及顶层选择器件TSG的每个驱动电路，使得顶层选择器件TSG、真存储单元、伪存储单元以及顶层选择器TSG可以分别达到擦除操作时所需的电压。
可以理解的是，存储器包括：存储阵列和耦接到存储阵列并且被配置为控制存储阵列的控制电路。为与存储器系统的控制器进行区分，控制电路还可以称为外围电路。这里，对3D NAND存储器来说，控制电压的驱动电路位于存储器的外围电路。
外围电路可以通过位线、字线、源极线、源极选择线和漏极选择线耦接到存储阵列。外围电路可以包括任何适当的模拟、数字以及混合信号电路，以经由位线、字线、源极线、源极选择线和漏极选择线向每个目标存储单元施加或感测电压信号和/或电流信号来执行存储阵列的逻辑操作。例如，外围电路可以包括电压产生电路、多个驱动电路、驱动线和感测线。
在本申请实施例中，在擦除操作时，给真存储单元的字线WL供给偏置电压，使真存储单元的字线WL的偏置电压处于擦除控制电压Vc，该擦除控制电压Vc通常为低电平，擦除操作时真存储单元的字线WL处于需要的电压，同时将阱掺杂区Well的偏置电压上升至擦除工作电压Vers，阱掺杂区Well的偏置电压上升至擦除工作电压Vers并保持在阱掺杂区Well所需的进行擦除操作时的工作电压，参考图2所示。
在本实施例中，参考图2和图3所示，阱掺杂区Well的偏置电压慢慢上升至擦除工作电压Vers，避免直接给阱掺杂区Well较大的电压会击穿阱掺杂区Well，对阱掺杂区Well造成损害，第一中间电压V1是阱掺杂区Well的偏置电压上升至擦除工作电压Vers过程中的一个电压，为了便于描述，将阱掺杂区Well的偏置电压开始上升的起始时刻记为T0，上升至第一中间电压V1的时刻记为T1，上升至擦除工作电压Vers的时刻记为T2，在阱掺杂区Well的偏置电压上升至第一中间电压V1期间即T0至T1这一时间段内，将伪存储单元的字线DMY的偏置电压保持在第一预设电压V10，第一预设电压V10是伪存储单元的字线DMY浮置之前的电压，在阱掺杂区Well上升至第一中间电压V1时即在T1时刻，将伪存储单元的字线DMY设置为浮置状态。在本实施例中，第一预设电压V10的电压值可以大于0伏小于阱掺杂区Well的擦除工作电压Vers，例如可以为0-1伏。
本实施例中，参考图2和图4所示，还可以在阱掺杂区Well的偏置电压上升至第二中间电压V2期间，将顶层选择器件TSG的字线的偏置电压保持在第二预设电压V20，第二预设电压V20小于第二中间电压V2，而后，将顶层选择器件TSG的字线的偏置电压设置为浮置状态；参考图2和图5所示，和/或在阱掺杂区Well的偏置电压上升至第三中间电压V3期间，将底层选择器件BSG的字线的偏置电压保持在第三预设电压V30，第三预设电压V30小于第三中间电压V3，而后，将底层选择器件BSG的字线的偏置电压设置为浮置状态。
本实施例中，第二中间电压V2是阱掺杂区Well的偏置电压上升至擦除工作电压Vers过程中的一个电压，第二中间电压V2的大小与第一中间电压V1的大小可以相同，也可以不同，为了便于描述，将阱掺杂区Well的偏置电压上升至第二中间电压V2的时刻记为T11，T11与T1可以相同，也可以不同，例如在第二中间电压V2与第一中间电压V1的大小相同时，阱掺杂区Well的偏置电压上升至第二中间电压V2的时刻T11与阱掺杂区Well的偏置电压上升至第一中间电压V1的时刻T1相同，在第二中间电压V2与第一中间电压V1的大小不同时，阱掺杂区Well的偏置电压上升至第二中间电压V2的时刻T11与阱掺杂区Well的偏置电压上升至第一中间电压V1的时刻T1不同。
参考图2和图4所示，阱掺杂区Well的偏置电压上升至第二中间电压V2期间即T0至T11这一段时间内，将顶层选择器件TSG的偏置电压保持在第二预设电压V20，第二预设电压V20与第一预设电压V10的大小可以相同，也可以不同，第二预设电压V20是顶层选择器件TSG浮置之前的电压，在阱掺杂区Well上升至第一中间电压V1时即在T11时刻，将顶层选择器件TSG的字线的偏置电压设置为浮置状态。在本实施例中，第二预设电压V20的电压值可以大于0伏且小于阱掺杂区Well的擦除工作电压Vers，例如可以为0-1伏。
本实施例中，第三中间电压V3是阱掺杂区Well的偏置电压上升过程中的一个电压，第三中间电压V3的大小与第一中间电压V1、第二中间电压V2的大小可以相同，也可以不同，为了便于描述，将阱掺杂区Well的偏置电压上升至第三中间电压V3的时刻记为T12，T12与T1、T11可以相同，也可以不同，例如在第三中间电压V3与第一中间电压V1的大小相同时，阱掺杂区Well的偏置电压上升至第三中间电压V3的时刻T12与阱掺杂区Well的偏置电压上升至第一中间电压V1的时刻T1相同，在第三中间电压V3与第一中间电压V1的大小不同时，阱掺杂区Well的偏置电压上升至第三中间电压V3的时刻T12与阱掺杂区Well的偏置电压上升至第一中间电压V1的时刻T1不同。
参考图2和图5所示，阱掺杂区Well的偏置电压上升至第三中间电压V3期间即T0至T12这一时间段内，将底层选择器件BSG的字线的偏置电压保持在第三预设电压V30，第三预设电压V30小于第三中间电压V3，第三预设电压V30可以和第一预设电压V10相同，也可以不同，第三预设电压V30是底层选择器件BSG浮置之前的电压，在阱掺杂区Well上升至第三中间电压V3时即在T12时刻，将底层选择器件BSG的字线的偏置电压设置为浮置状态。在本实施例中，第三预设电压V3的电压值可以大于0伏且小于阱掺杂区Well的擦除工作电压Vers，例如可以为0-1伏。
本实施例中，阱掺杂区Well的偏置电压上升至第一中间电压V1期间，将伪存储单元的字线DMY的偏置电压保持在第一预设电压V10，阱掺杂区Well的偏置电压上升至第二中间电压V2期间，将顶层选择器件TSG的字线的偏置电压保持在第二预设电压V20，阱掺杂区Well的偏置电压上升至第三中间电压V3期间，将底层选择器件BSG的字线的偏置电压保持在第三预设电压V30，第一中间电压V1、第二中间电压V2以及第三中间电压V3的大小可以根据实际需要选择不同的电压，也可以选择相同的电压，第一预设电压V10、第二预设电压V20以及第三预设电压V30的大小可以根据各自需要选择相同或者不同的电压，在阱掺杂区Well的偏置电压上升至第一中间电压V1时，将伪存储单元的字线DMY的偏置电压设置为浮置状态，在阱掺杂区的偏置电压上升至第二中间电压V2时，将顶层选择器件TSG的偏置电压设置为浮置状态，在阱掺杂区Well的偏置电压上升至第三中间电压V3时，将底层选择器件BSG的偏置电压设置为浮置状态。在具体的实施例中，第一预设电压V10、第二预设电压V20和第三预设电压V30的电压值可以大于0伏且小于阱掺杂区Well的擦除工作电压Vers，例如可以为0-1伏。
本实施例中，参考图6所示，可以以阶梯式上升的方式将阱掺杂区Well的偏置电压上升至擦除工作电压Vers，具体的，可以分为n个阶段增大阱掺杂区Well的供给电压，每个阶段增加的电压幅度分别为ΔV1、ΔV2、ΔV3…ΔVn-1、ΔVn，每一个阶段上升的电压的幅度可以相同也可以不同，即ΔV1、ΔV2、ΔV3…ΔVn-1以及ΔVn的大小可以相同也可以不同，每一阶段上升的电压所需要的时间分别为ΔT1、ΔT2、ΔT3…ΔTn-1、ΔTn，每一阶段上升的电压所需要的时间可以相同，也可以不同，即ΔT1、ΔT2、ΔT3…ΔTn-1以及ΔTn的大小可以相同也可以不同。对阱掺杂区Well的偏置电压以阶梯形式进行递增，使得阱掺杂区Well的偏置电压呈现一个缓慢上升的趋势，保证阱掺杂区Well的电压慢慢上升至擦除工作电压Vers，避免过大的供给电压对阱掺杂区Well造成损害。
在一些实施例中，阱掺杂区Well的偏置电压以及浮置状态的控制方法可以为，根据变化的电压控制信号产生递增信号，并将递增信号转换为阱掺杂区Well的偏置电压；当变化的电压控制信号为预设值时，产生浮置控制信号，浮置信号用于浮置状态的切换。
具体的，可以通过改变电压的控制信号，变化的电压控制信号会产生递增信号，电压控制信号的每一次变化产生一次递增信号，而后将递增信号转换为阱掺杂区Well的电压，从而能够通过电压控制信号的变化改变阱掺杂区Well的偏置电压，电压控制信号多次变化后产生多个递增信号，从而不断加大阱掺杂区Well的偏置电压，从而实现以阶梯式上升的方式将阱掺杂区Well的偏置电压上升至擦除工作电压Vers。当变化的电压控制信号为预设值时，则产生浮置控制信号，控制电路根据浮置控制信号控制驱动电路，以实现浮置状态的切换。
在另一些实施例中，根据变化的电压控制信号产生递增信号，并将递增电压转换为阱掺杂区Well的偏置电压，将所述递增电压或者阱掺杂区Well的偏置电压与预设电压进行比较，当大于所述预设电压时，输出浮置控制信号，浮置控制信号用于浮置状态的转换。
具体的，可以为，在需要将阱掺杂区Well的偏置电压上升至擦除工作电压Vers时，控制电路根据变化的电压控制信号控制与阱掺杂区Well对应的驱动电路产生递增电压，递增电压转换为阱掺杂区Well的偏置电压，从而不断加大对阱掺杂区Well的供给电压，使得阱掺杂区Well达到进行擦除操作时所需的电压，电压的不断递增，使得阱掺杂区Well的偏置电压不断增大，增大一定程度后，可以将递增电压与预设电压进行比较，预设电压是需要浮置时对应的电压值，当递增电压大于预设电压时，输出浮置控制信号，控制电路根据浮置控制信号控制浮置状态的切换，也可以将阱掺杂区的偏置电压与预设电压进行比较，当阱掺杂区的偏置电压大于预设电压时，输出浮置控制信号，控制电路根据浮置控制信号控制浮置状态的切换。
以上对本申请实施例的3D NAND存储读器擦除时的电压控制方法进行了详细的描述，本申请还提供了实现上述方法的3D NAND存储器擦除时的电压控制装置，存储器包括存储单元串组成的存储阵列，每个存储单元串包括由下至上依次串接的底层选择器件BSG、NAND存储器件和顶层选择器件TSG，所述NAND存储器件包括真存储单元和伪存储单元，同一层的存储器件的控制端连接至字线；所述存储阵列形成于衬底之上，所述底层选择器件BSG形成于阵列共源区ACS上，所述阵列共源区ACS被与其具有相反掺杂类型的阱掺杂区Well包围；
所述电压控制装置包括：
阱掺杂区Well偏置电压控制单元200，用于在真存储单元的字线WL的偏置电压处于擦除控制电压时，将阱掺杂区Well的偏置电压上升至擦除工作电压并保持所述擦除工作电压；
浮置状态控制单元201，用于在阱掺杂区Well的偏置电压上升至第一中间电压期间，将伪存储单元的字线的偏置电压保持在第一预设电压，而后，将伪存储单元的字线设置为浮置状态，参考图7所示。
进一步地，所述浮置状态控制单元201，还用于在阱掺杂区Well的偏置电压上升至第二中间电压期间，将顶层选择器件TSG的字线的偏置电压保持在第二预设电压，而后，将顶层选择器件TSG的字线的偏置电压设置为浮置状态；和/或，
在阱掺杂区Well的偏置电压上升至第三中间电压期间，将底层选择器件BSG的字线的偏置电压保持在第三预设电压，而后，将底层选择器件BSG的字线的偏置电压设置为浮置状态。
进一步地，所述第一预设电压、第二预设电压和第三预设电压的电压值范围为0-1伏。
进一步地，所述阱掺杂区Well偏置电压控制单元200中，将阱掺杂区Well的偏置电压上升至擦除工作电压，包括：以阶梯式上升的方式将阱掺杂区Well的偏置电压上升至擦除工作电压。
进一步地，所述阱掺杂区Well偏置电压控制单元200包括：
控制信号产生单元210，用于产生变化的电压控制信号，以及当变化的电压控制信号为预设值时，产生浮置控制信号，所述浮置控制信号为浮置状态控制单元的浮置状态的切换信号；
电压产生单元220，用于根据变化的电压控制信号产生递增电压；
电压转换单元230，用于将所述递增电压转换为阱掺杂区的偏置电压，参考图8所示。
进一步地，所述阱掺杂区偏置电压控制单元200包括：
控制信号产生单元210，用于产生变化的电压控制信号；
电压产生单元220，用于根据变化的电压控制信号产生递增电压；
电压转换单元230，用于将所述递增电压转换为阱掺杂区的偏置电压；
比较器240，将所述递增电压或者阱掺杂区的偏置电压与预设电压进行比较，当大于所述预设电压时，输出浮置控制信号，所述浮置控制信号为浮置状态控制单元的浮置状态的切换信号，参考图9和10所示。
本申请还提供了一种3D NAND存储器包括：
存储单元串组成的存储阵列，每个存储单元串包括由下至上依次串接的底层选择器件BSG、NAND存储器件和顶层选择器件TSG，所述NAND存储器件包括真存储单元和伪存储单元，同一层的存储器件的控制端连接至字线；所述存储阵列形成于衬底之上，所述底层选择器件BSG形成于阵列共源区ACS上，所述阵列共源区ACS被与其具有相反掺杂类型的阱掺杂区Well包围；
如上述任一项所述的电压控制装置。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (8)

1.一种3D NAND存储器擦除时的电压控制方法，其特征在于，所述存储器包括存储单元串组成的存储阵列，每个存储单元串包括由下至上依次串接的底层选择器件、NAND存储器件和顶层选择器件，所述NAND存储器件包括真存储单元和伪存储单元，同一层的存储器件的控制端连接至字线；所述存储阵列形成于衬底之上，所述底层选择器件形成于阵列共源区上，所述阵列共源区被阱掺杂区包围；
所述擦除时的电压控制方法包括：
在对选中的真存储单元的字线施加擦除控制电压时，对阱掺杂区施加驱动电压，以使所述阱掺杂区的偏置电压上升；
在所述阱掺杂区的偏置电压上升至第一中间电压期间，对伪存储单元的字线施加第一预设电压，并使所述伪存储单元的字线保持所述第一预设电压；其中，所述第一预设电压小于所述第一中间电压；
在所述阱掺杂区的偏置电压上升至所述第一中间电压时，将所述伪存储单元的字线设置为浮置状态；
对所述阱掺杂区施加所述驱动电压，以使所述阱掺杂区的偏置电压上升至擦除工作电压；其中，所述第一中间电压小于所述擦除工作电压。
2.根据权利要求1所述的电压控制方法，其特征在于，所述擦除时的电压控制方法还包括：
在所述阱掺杂区的偏置电压上升至第二中间电压期间，对顶层选择器件的字线施加第二预设电压，并使所述顶层选择器件的字线保持所述第二预设电压；其中，所述第二预设电压小于所述第二中间电压；
在所述阱掺杂区的偏置电压处于所述第二中间电压时，将所述顶层选择器件的字线设置为浮置状态；
和/或，
在所述阱掺杂区的偏置电压上升至第三中间电压期间，对底层选择器件的字线施加第三预设电压，并使所述底层选择器件的字线保持所述第三预设电压；其中，所述第三预设电压小于所述第三中间电压；
在所述阱掺杂区的偏置电压处于所述第三中间电压时，将所述底层选择器件的字线设置为浮置状态。
3.根据权利要求2所述的电压控制方法，其特征在于，所述第一预设电压、第二预设电压和第三预设电压的电压值为大于0伏且小于所述阱掺杂区的擦除工作电压。
4.根据权利要求1-3中任一项所述的电压控制方法，其特征在于，对所述阱掺杂区施加所述驱动电压的步骤，包括：以阶梯式上升的方式对所述阱掺杂区施加所述驱动电压。
5.根据权利要求4所述的电压控制方法，其特征在于，阱掺杂区的偏置电压以及浮置状态的控制方法包括：
根据变化的电压控制信号产生递增电压，并将所述递增电压转换为阱掺杂区的偏置电压；
当变化的电压控制信号为预设值时，产生浮置控制信号，所述浮置控制信号用于浮置状态的切换。
6.根据权利要求4所述的电压控制方法，其特征在于，阱掺杂区的偏置电压以及浮置状态的控制方法包括：
根据变化的电压控制信号产生递增电压，并将该递增电压转换为阱掺杂区的偏置电压；
将所述递增电压或者阱掺杂区的偏置电压与需要浮置时对应的电压进行比较，当大于所述需要浮置时对应的电压时，输出浮置控制信号，所述浮置控制信号用于浮置状态的切换。
7.根据权利要求1所述的电压控制方法，其特征在于，所述擦除时的电压控制方法还包括：
在所述阱掺杂区的偏置电压处于所述擦除工作电压后，将所述阱掺杂区的偏置电压保持在所述擦除工作电压。
8.一种3D NAND存储器，其特征在于，所述存储器包括：
存储单元串组成的存储阵列，每个存储单元串包括由下至上依次串接的底层选择器件、NAND存储器件和顶层选择器件，所述NAND存储器件包括真存储单元和伪存储单元，同一层的存储器件的控制端连接至字线；所述存储阵列形成于衬底之上，所述底层选择器件形成于阵列共源区上，所述阵列共源区被阱掺杂区包围；
控制电路，被配置为在对选中的真存储单元的字线施加擦除控制电压时，对阱掺杂区施加驱动电压，以使所述阱掺杂区的偏置电压上升；
在所述阱掺杂区的偏置电压上升至第一中间电压期间，对伪存储单元的字线施加第一预设电压，并使所述伪存储单元的字线保持所述第一预设电压；其中，所述第一预设电压小于所述第一中间电压；
在所述阱掺杂区的偏置电压上升至所述第一中间电压时，将所述伪存储单元的字线设置为浮置状态；
对所述阱掺杂区施加所述驱动电压，以使所述阱掺杂区的偏置电压上升至擦除工作电压；其中，所述第一中间电压小于所述擦除工作电压键合所述存储器件与所述控制电路；其中，所述控制电路位于所述存储器件和所述衬底之间。
CN202210267733.6A 2019-11-29 2019-11-29 一种3d nand存储器擦除时的电压控制方法及装置 Pending CN114822652A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210267733.6A CN114822652A (zh) 2019-11-29 2019-11-29 一种3d nand存储器擦除时的电压控制方法及装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201911203481.5A CN110993009B (zh) 2019-11-29 2019-11-29 一种3d nand存储器擦除时的电压控制方法及装置
CN202210267733.6A CN114822652A (zh) 2019-11-29 2019-11-29 一种3d nand存储器擦除时的电压控制方法及装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201911203481.5A Division CN110993009B (zh) 2019-11-29 2019-11-29 一种3d nand存储器擦除时的电压控制方法及装置

Publications (1)

Publication Number Publication Date
CN114822652A true CN114822652A (zh) 2022-07-29

Family

ID=70088418

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202210267733.6A Pending CN114822652A (zh) 2019-11-29 2019-11-29 一种3d nand存储器擦除时的电压控制方法及装置
CN201911203481.5A Active CN110993009B (zh) 2019-11-29 2019-11-29 一种3d nand存储器擦除时的电压控制方法及装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201911203481.5A Active CN110993009B (zh) 2019-11-29 2019-11-29 一种3d nand存储器擦除时的电压控制方法及装置

Country Status (1)

Country Link
CN (2) CN114822652A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7171945B2 (ja) * 2020-05-29 2022-11-15 長江存儲科技有限責任公司 メモリデバイスにおけるデータ消去の方法および装置
WO2022204946A1 (en) * 2021-03-30 2022-10-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for enhanced page register reset
WO2023082094A1 (en) * 2021-11-10 2023-05-19 Yangtze Memory Technologies Co., Ltd. Vertical memory devices and methods for operating the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101742790B1 (ko) * 2010-11-16 2017-06-01 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템
KR102083506B1 (ko) * 2013-05-10 2020-03-02 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
CN109949835B (zh) * 2019-03-25 2021-11-16 长江存储科技有限责任公司 3d存储器件及其数据操作方法

Also Published As

Publication number Publication date
CN110993009B (zh) 2022-03-11
CN110993009A (zh) 2020-04-10

Similar Documents

Publication Publication Date Title
US9928915B2 (en) Non-volatile semiconductor storage device
US7839688B2 (en) Flash memory device with improved programming operation voltages
TWI451416B (zh) 用於ｎａｎｄ快閃記憶體技術領域的寫入方法
JP5720905B2 (ja) フラッシュメモリプログラム禁止方式
JP4213532B2 (ja) 不揮発性半導体記憶装置
JP5416161B2 (ja) フラッシュメモリセルの自動昇圧システム
CN110993009B (zh) 一种3d nand存储器擦除时的电压控制方法及装置
US8848447B2 (en) Nonvolatile semiconductor memory device using write pulses with different voltage gradients
JP2004185690A (ja) 不揮発性半導体記憶装置
US20110069546A1 (en) Nonvolatile semiconductor memory device
JP2010079941A (ja) 半導体不揮発記憶装置
US20120281487A1 (en) Semiconductor memory device and method of controlling the same
KR20190052548A (ko) 비휘발성 메모리 장치
JP2011076678A (ja) 不揮発性半導体記憶装置
US20080025098A1 (en) Method of programming a nonvolatile memory device using hybrid local boosting
KR19990013057A (ko) 단일 비트 데이터와 다중 비트 데이터를 동일한 칩에 선택적으로 저장하는 플래시 메모리 장치의 독출 및 기입 방법
KR100972715B1 (ko) 플래시 메모리 소자 및 그의 프로그램 동작 방법
JPH07320487A (ja) 半導体不揮発性記憶装置
JP5522682B2 (ja) 半導体メモリ
CN118072790A (zh) 存储器装置及其操作方法、存储器系统
JP2004158074A (ja) 不揮発性半導体メモリのデータ書換方法
JP2009146497A (ja) 半導体装置
TW201506937A (zh) 非揮發性半導體記憶體元件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination