TW201506937A

TW201506937A - 非揮發性半導體記憶體元件

Info

Publication number: TW201506937A
Application number: TW102128484A
Authority: TW
Inventors: Cheng-Hung Tsai
Original assignee: Elite Semiconductor Esmt
Priority date: 2013-08-07
Filing date: 2013-08-07
Publication date: 2015-02-16
Also published as: TWI511143B

Abstract

一種非揮發性半導體記憶體元件，係包含一記憶體陣列，一步階電壓產生器以及一解碼和位準轉換電路。該記憶體陣列包含複數個記憶體晶胞和電性連接至該等記憶體晶胞的複數條位元線。該步階電壓產生器用以產生至少以兩步階方式變化的一步階電壓。該解碼和位準轉換電路用以選擇該等位元線中的其中一條，以將該步階電壓作為程式化電壓而施加至所選擇的位元線上。

Description

非揮發性半導體記憶體元件

本發明係關於一種非揮發性半導體記憶體元件。

半導體記憶體元件為資料可以被儲存和儲存的資料可以被讀取的元件。半導體記憶體元件可以分類為揮發性記憶體元件和非揮發性記憶體元件。揮發性記憶體元件需要供應電源持續存在以保存資料，而非揮發性記憶體元件在供應電源消失時仍可保存資料。因此，非揮發性記憶體元件廣泛地使用在電源可能突然被干擾的應用上。

非揮發性記憶體元件包含電子可抹拭唯讀記憶體(Electrically Erasable and Programmable ROM,EEPROM)晶胞，例如flash EEPROM晶胞。圖1顯示一flash EEPROM晶胞10的垂直剖面圖。參照圖1，一深N型井(deep n-type well)12形成於一P型基底11或一主體區域上，而一P型井13形成於該N型井12上。一N型源極區域14和一N型汲極區域15形成於該P型井13內。一P型通道區域(未繪示)形成於該源極區域14和該汲極區域15之間。由一絕緣層16所隔離的一浮接閘極17形成在該P型通道區域上方。由另一絕緣層18所隔離的一控制閘極19形成在該浮接閘極17上方。

圖2顯示該flash EEPROM晶胞10在程式化運作和抹除運作期間的臨界電壓範圍。參照圖2，該flash EEPROM晶胞10在程式化運作期間具有較高的臨界電壓範圍(大約6至7V)，而在抹除運作期間具有較低的臨界電壓範圍(大約1至3V)。

參照圖1和圖2，在程式化運作期間，熱電子必須從鄰近該汲極區域15的該通道區域注入至該浮接閘極電極，因此該EEPROM晶胞的臨界電壓範圍會增加。反之，在程式化運作期間注入至該浮接閘極17的熱電子在抹除運作期間必須被移除，因此該EEPROM晶胞的臨界電壓範圍會下降。據此，該EEPROM晶胞的臨界電壓值在程式化和抹除運作後會產生變化。

圖3顯示一典型的使用NOR架構的flash記憶體陣列之局部示意圖。參照圖3，該flash記憶體陣列30包含複數個記憶體晶胞電晶體31至33。該等晶胞電晶體位於由複數條字元線WL1至WL4、複數條位元線BL1至BL4以及一條源極線(source line)SL1所交錯的區域。圖3中的兩相鄰flash記憶體晶胞31和32，其電性連接至相同的字元線WL1和不同的位元線BL1和BL2，共享相同的源極線SL1。

在程式化運作期間，一程式化電壓VPP(大約4V)會施加至電性連接至一選擇的晶胞記憶體的位元線上，一地 (ground)電壓VSS會施加至電性連接至該選擇的晶胞記憶體的源極線上，且一高電壓VH(大約9V)會施加至電性連接至該選擇的晶胞記憶體的字元線上。同時，該地電壓VSS會施加至電性連接至未被選擇的晶胞記憶體的字元線上。舉例而言，如果該記憶體晶胞31選擇為被程式化而該記憶體晶胞32選擇為不被程式化，則該程式化電壓VPP會施加至該位元線BL1上，該地電壓VSS會施加至該源極線SL1、該位元線BL2和其他字元線WL2至WL4上，且該高電壓VH會施加至該字元線WL1上。在此狀況下，該晶胞記憶體31的臨界電壓值會藉由程式化運作而提高。然而，由於該程式化電壓VPP會施加至電性連接至所有晶胞記憶體的相同位元線上，另一相鄰該晶胞記憶體31的未被選擇的晶胞記憶體33的狀態可能也會被影響。這個現象稱為程式化擾亂(program disturb)。當程式化擾亂發生時，未被選擇的晶胞記憶體33的臨界電壓值可能會被改變。

據此，有必要提出一種改良的機制以解決程式化擾亂的影響。

本發明係提供一種非揮發性半導體記憶體元件，其包含一記憶體陣列、一步階電壓產生器以及一解碼和位準轉換電路。該記憶體陣列包含複數個記憶體晶胞和電性連接至該等記憶體晶胞的複數條位元線。該步階電壓產生器用以產生至少以兩步階方式變化的一步階電壓。該解碼和位準轉換電路用以選擇該等位元線中的其中一條，以將該步階電壓作為程式化電壓而施加至所選擇的位元線上。

10‧‧‧flash EEPROM晶胞

11‧‧‧P型基底

12‧‧‧深N型井

13‧‧‧P型井

14‧‧‧N型源極區域

15‧‧‧N型汲極區域

16‧‧‧絕緣層

17‧‧‧浮接閘極

18‧‧‧絕緣層

19‧‧‧控制閘極

30‧‧‧記憶體陣列

40‧‧‧記憶體元件

42‧‧‧記憶體陣列

44‧‧‧行解碼和位準轉換電路

46‧‧‧列解碼和位準轉換電路

48‧‧‧輸入驅動單元

50‧‧‧步階電壓產生器

502‧‧‧泵電路

504‧‧‧反相器

506‧‧‧位準移位器

BL1-BLN‧‧‧位元線

M1,1-M2,4‧‧‧記憶體晶胞電晶體

N1‧‧‧NMOS電晶體

P1,P2‧‧‧PMOS電晶體

SL1‧‧‧源極線

WL1-WLm‧‧‧字元線

圖1顯示一flash EEPROM晶胞的垂直剖面圖。

圖2顯示該flash EEPROM晶胞在程式化運作和抹除運作期間的臨界電壓範圍。

圖3顯示一典型的使用NOR架構的flash記憶體陣列之局部示意圖。

圖4顯示結合本發明一實施例之一非揮發性半導體記憶體元件的方塊示意圖。

圖5顯示圖4所示的該記憶體陣列之局部示意圖。

圖6顯示圖4所示的該步階電壓產生器之一實施例之電路示意圖。

圖7顯示圖6所示的該步階電壓產生器之一可能輸出波形圖。

圖8顯示該記憶體陣列在程式化運作期間的一可能時序圖。

圖9顯示施加至不同位元線的程式化電壓之一可能波形圖。

圖10顯示施加至不同位元線的程式化電壓之一可能波形圖。

圖11顯示施加至不同位元線的程式化電壓之一可能波形圖。

圖4顯示結合本發明一實施例之一非揮發性半導體記憶體元件40的方塊示意圖。參照圖4，該記憶體元件40包含一記憶體陣列42、一行解碼和位準轉換電路44、一列解碼和位準轉換電路46、一輸入驅動單元48以及一步階電壓產生器50。

圖5顯示圖4所示的該記憶體陣列42之局部示意圖。為了簡潔起見，圖5中的記憶體陣列42僅繪示8個記憶體晶胞電晶體M1,1至M2,4、2條字元線WL1和WL2和4條位元線BL1至BL4。參照圖5，該等記憶體晶胞電晶體M1,1至M2,4排列成兩橫列，其中，在第一列中的該些晶胞電晶體M1,1至M1,4中的每一者電性連接至字元線WL1和4條位元線BL1至BL4中的其中一者，而在第二列中的該些晶胞電晶體M2,1至M2,4中的每一者電性連接至字元線WL2和4條位元線BL1至BL4中的其中一者。

參照圖4和圖5，為了程式化該記憶體陣列42中的多個記憶體晶胞電晶體，該步階電壓產生器50響應於由該輸入驅動單元48所輸出的一模式信號PGM而產生一步階電壓VST至該行解碼和位準轉換電路44。在程式化運作期間，該列解碼和位準轉換電路46響應於該輸入驅動單元48所輸出的一列位址信號AR以選擇該記憶體陣列42中的一條字元線。舉例而言，該列解碼和位準轉換電路46首先選擇該字元線WL1，接著。一高電壓VH(大約9V)會藉由該字元線WL1施加至晶胞電晶體M1,1至M1,4的閘極上。接著，該行解碼和位準轉換電路44會依序選擇第一至第四條位元線BL1至BL4，且該步階電壓VST會作為程式化電壓而藉由該些位元線BL1至BL4施加至晶胞電晶體M1,1至M1,4的汲極上。

圖6顯示圖4所示的該步階電壓產生器50之一實施例之電路示意圖。參照圖6，該步階電壓產生器50包含一泵(pump)電路502、一反相器504、PMOS電晶體P1和P2、一NMOS電晶體N1和一位準移位器(level shifter)506。該泵電路502用以產生泵輸出電壓VPP1和VPP2，兩者位準均高於供應電壓VCC的位準。在本實施例中，該供應電壓VCC的位準為3V，該泵輸出電壓VPP1的位準為4V，而該泵輸出電壓VPP2的位準為9V。此外，在本實施例中，該泵電路502為一內部電路。然而在本發明其他實施例中，該泵電路502可位於該記憶體元件40的外部以減少晶片體積和電路複雜度。

參照圖6，該反相器504用以反相一輸入信號SEL以輸出一反相信號/SEL至該PMOS電晶體P1的閘極。該PMOS電晶體P1的源極用以接收該泵輸出電壓VPP1。該PMOS電晶體P2的源極用以接收該泵輸出電壓VPP2、閘極用以接收該輸入信號SEL而汲極用以電性連接至該PMOS電晶體P1的汲極。該位準移位器506用以接收來自該PMOS電晶體P1的汲極之電壓VSP，並產生一位準移位電壓VLS，其中該位準移位電壓VLS具有響應於該輸入信號SEL而以步階方式變化的脈波振幅。該NMOS電晶體N1的汲極用以接收該泵輸出電壓VPP1、閘極用以接收該位準移位電壓VLS而源極用以產生該步階電壓VST。

圖7顯示圖6所示的該步階電壓產生器50之一可能輸出波形圖。參照圖6，當一致能信號EN致能時，該位準移位器506藉由位準移位該PMOS電晶體P1的閘極電壓VSP而產生該位準移位電壓VLS。參照圖6和圖7，在時間t0時，該致能信號EN致能且輸入信號SEL具有邏輯0的位準，這使得該PMOS電晶體P1截止且該PMOS電晶體P2導通。因此，該電壓VSP會拉升至該泵輸出電壓VPP2。在時間t1後，該輸入信號SEL轉換至邏輯1的位準，這使得該PMOS電晶體P1導通且該PMOS電晶體P2截止。因此，該電壓VSP會下降至該泵輸出電壓VPP1。該電壓VSP係作為該位準移位器506的電源供應電壓。依此結構，該位準移位電路506會產生響應於該輸入信號SEL而以兩步階方式變化的位準移位電壓VLS。詳言之，該位準移位電壓VLS的位準在時間t1時會由該泵輸出電壓VPP2下降至該泵輸出電壓VPP1。因此，該NMOS電晶體N1的汲極電壓在時間t1時會由該泵輸出電壓VPP1下降至電壓 VPP1-VTH，其中VTH為該NMOS電晶體N1的臨界電壓(threshold voltage)。

現參照圖4，如前所述，為了程式化該記憶體陣列42中的多個記憶體晶胞電晶體，該步階電壓產生器50響應於由該輸入驅動單元48所輸出的該模式信號PGM而產生該步階電壓VST至該行解碼和位準轉換電路44。在程式化運作期間，該行解碼和位準轉換電路44會依序選擇該等位元線BL1至BL4的其中一條，且該步階電壓VST會作為程式化電壓而施加至所選擇的位元線上。圖8顯示該記憶體陣列42在程式化運作期間的一可能時序圖。參照圖4和圖8，在時間t0至t4期間，該列解碼和位準轉換電路46首先選擇該字元線WL1。

此外，在時間t0時，該行解碼和位準轉換電路44首先選擇該位元線BL1，因此，該電路44會藉由該位元線BL1施加該步階電壓VST至圖5中的晶胞電晶體M1,1上以作為程式化電壓。接著，在時間t1時，該電路44選擇該位元線BL2，因此，該電路44會藉由該位元線BL2施加該步階電壓VST至晶胞電晶體M1,2上以作為程式化電壓。在時間t2至t4期間，該電路44依序選擇該等位元線BL3和BL4，因此，該電路44會藉由該等位元線BL3和BL4而個別施加該步階電壓VST至晶胞電晶體M1,3和M1,4上以作為程式化電壓。其後，相似的步驟會執行在該記憶體陣列42中的其他記憶體晶胞電晶體中，因此運作的細節將不再贅述。參照圖8，由於該步階電壓VST的振幅在程式化運作期間是以兩步階的方式下降，因此可以改善晶胞間的程式化擾亂現象。

參照圖8，在本實施例中，該步階電壓VST的振幅在程式化運作期間會以兩步階的方式下降。然而，本發明不應以此為限。舉例而言，該步階電壓VST的波形可以用多個步階的方式逐步下降，或是用多個步階的方式逐步上升。圖9顯示施加至不同位元線的該步階電壓VST之一可能波形圖。參照圖9，該步階電壓VST的波形是以兩步階的方式上升。

參照圖8和圖9，施加至相鄰位元線的程式化電壓VBL1,VBL2,VBL3和VBL4彼此間的脈波未重疊。然而，為了減少記憶體晶胞的總程式化時間，施加至相鄰位元線的程式化電壓VBL1,VBL2,VBL3和VBL4彼此間的脈波可以重疊。參照圖10和圖11，施加至相鄰位元線的程式化電壓VBL1,VBL2,VBL3和VBL4為依序產生且彼此間的脈波重疊。在上述實施例中，該等程式化電壓VBL1,VBL2,VBL3和VBL4的脈波重疊量P為脈波寬度W的一半。然而，本發明不應以此為限。該些程式化電壓的重疊量可任意調整。由於該等晶胞電晶體M1,1至M1,4係依序進行程式化運作，且該等晶胞電晶體M1,1至M1,4的程式化運作時間間隔可彼此重疊，本發明的程式化方法可大幅降低總程式化時間。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為隨後之申請專利範圍所涵蓋。