CN104425025B - 非易失性半导体存储器元件 - Google Patents
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Abstract
一种非易失性半导体存储器元件，包含一存储器阵列，一步阶电压产生器以及一解码和电平转换电路。该存储器阵列包含多个存储器单元和电性连接至这些存储器单元的多条位线。该步阶电压产生器用以产生至少以两步阶方式变化的一步阶电压。该解码和电平转换电路用以选择这些位线中的其中一条，以将该步阶电压作为编程电压而施加至所选择的位线上。
Description
技术领域
本发明涉及一种非易失性半导体存储器元件。
背景技术
半导体存储器元件为数据可以被储存和储存的数据可以被读取的元件。半导体存储器元件可以分类为易失性存储器元件和非易失性存储器元件。易失性存储器元件需要供应电源持续存在以保存数据，而非易失性存储器元件在供应电源消失时仍可保存数据。因此，非易失性存储器元件广泛地使用在电源可能突然被干扰的应用上。
非易失性存储器元件包含电可抹除只读存储器(Electrically Erasable andProgrammable ROM,EEPROM)单元，例如flash EEPROM单元。图1显示一flash EEPROM单元10的垂直剖面图。参照图1，一深N型阱(deep n-type well)12形成于一P型基底11或一主体区域上，而一P型阱13形成于该N型阱12上。一N型源极区域14和一N型漏极区域15形成于该P型阱13内。一P型通道区域(未绘示)形成于该源极区域14和该漏极区域15之间。由一绝缘层16所隔离的一浮接栅极17形成在该P型通道区域上方。由另一绝缘层18所隔离的一控制栅极19形成在该浮接栅极17上方。
图2显示该flash EEPROM单元10在编程运作和抹除运作期间的临界电压范围。参照图2，该flash EEPROM单元10在编程运作期间具有较高的临界电压范围(大约6至7V)，而在抹除运作期间具有较低的临界电压范围(大约1至3V)。
参照图1和图2，在编程运作期间，热电子必须从邻近该漏极区域15的该通道区域注入至该浮接栅极电极，因此该EEPROM单元的临界电压范围会增加。反之，在编程运作期间注入至该浮接栅极17的热电子在抹除运作期间必须被移除，因此该EEPROM单元的临界电压范围会下降。据此，该EEPROM单元的临界电压值在编程和抹除运作后会产生变化。
图3显示一典型的使用NOR架构的flash存储器阵列的局部示意图。参照图3，该flash存储器阵列30包含多个存储器单元晶体管31至33。这些单元晶体管位于由多条字线WL1至WL4、多条位线BL1至BL4以及一条源极线(source line)SL1所交错的区域。图3中的两相邻flash存储器单元31和32，其电性连接至相同的字线WL1和不同的位线BL1和BL2，共享相同的源极线SL1。
在编程运作期间，一编程电压VPP(大约4V)会施加至电性连接至一选择的单元存储器的位线上，一地(ground)电压VSS会施加至电性连接至该选择的单元存储器的源极线上，且一高电压VH(大约9V)会施加至电性连接至该选择的单元存储器的字线上。同时，该地电压VSS会施加至电性连接至未被选择的单元存储器的字线上。举例而言，如果该存储器单元31选择为被编程而该存储器单元32选择为不被编程，则该编程电压VPP会施加至该位线BL1上，该地电压VSS会施加至该源极线SL1、该位线BL2和其他字线WL2至WL4上，且该高电压VH会施加至该字线WL1上。在此状况下，该单元存储器31的临界电压值会藉由编程运作而提高。然而，由于该编程电压VPP会施加至电性连接至所有单元存储器的相同位线上，另一相邻该单元存储器31的未被选择的单元存储器33的状态可能也会被影响。这个现象称为编程扰乱(program disturb)。当编程扰乱发生时，未被选择的单元存储器33的临界电压值可能会被改变。
据此，有必要提出一种改良的机制以解决编程扰乱的影响。
发明内容
本发明提供一种非易失性半导体存储器元件，其包含一存储器阵列、一步阶电压产生器以及一解码和电平转换电路。该存储器阵列包含多个存储器单元和电性连接至这些存储器单元的多条位线。该步阶电压产生器用以产生至少以两步阶方式变化的一步阶电压。该解码和电平转换电路用以选择这些位线中的其中一条，以将该步阶电压作为编程电压而施加至所选择的位线上。
附图说明
图1显示一flash EEPROM单元的垂直剖面图。
图2显示该flash EEPROM单元在编程运作和抹除运作期间的临界电压范围。
图3显示一典型的使用NOR架构的flash存储器阵列的局部示意图。
图4显示结合本发明一实施例的一非易失性半导体存储器元件的方块示意图。
图5显示图4所示的该存储器阵列的局部示意图。
图6显示图4所示的该步阶电压产生器的一实施例的电路示意图。
图7显示图6所示的该步阶电压产生器的一可能输出波形图。
图8显示该存储器阵列在编程运作期间的一可能时序图。
图9显示施加至不同位线的编程电压的一可能波形图。
图10显示施加至不同位线的编程电压的一可能波形图。
图11显示施加至不同位线的编程电压的一可能波形图。
附图符号说明
10 flash EEPROM单元
11 P型基底
12 深N型阱
13 P型阱
14 N型源极区域
15 N型漏极区域
16 绝缘层
17 浮接栅极
18 绝缘层
19 控制栅极
30 存储器阵列
40 存储器元件
42 存储器阵列
44 列解码和电平转换电路
46 行解码和电平转换电路
48 输入驱动单元
50 步阶电压产生器
502 泵电路
504 反相器
506 电平移位器
BL1-BLN 位线
M1,1-M2,4 存储器单元晶体管
N1 NMOS晶体管
P1,P2 PMOS晶体管
SL1 源极线
WL1-WLm 字线
具体实施方式
图4显示结合本发明一实施例的一非易失性半导体存储器元件40的方块示意图。参照图4，该存储器元件40包含一存储器阵列42、一列解码和电平转换电路44、一行解码和电平转换电路46、一输入驱动单元48以及一步阶电压产生器50。
图5显示图4所示的该存储器阵列42的局部示意图。为了简洁起见，图5中的存储器阵列42仅绘示8个存储器单元晶体管M1,1至M2,4、2条字线WL1和WL2和4条位线BL1至BL4。参照图5，这些存储器单元晶体管M1,1至M2,4排列成两横行，其中，在第一行中的该些单元晶体管M1,1至M1,4中的每一个电性连接至字线WL1和4条位线BL1至BL4中的其中一个，而在第二行中的该些单元晶体管M2,1至M2,4中的每一个电性连接至字线WL2和4条位线BL1至BL4中的其中一个。
参照图4和图5，为了编程该存储器阵列42中的多个存储器单元晶体管，该步阶电压产生器50响应于由该输入驱动单元48所输出的一模式信号PGM而产生一步阶电压VST至该列解码和电平转换电路44。在编程运作期间，该行解码和电平转换电路46响应于该输入驱动单元48所输出的一行位址信号AR以选择该存储器阵列42中的一条字线。举例而言，该行解码和电平转换电路46首先选择该字线WL1，接着。一高电压VH(大约9V)会藉由该字线WL1施加至单元晶体管M1,1至M1,4的栅极上。接着，该列解码和电平转换电路44会依序选择第一至第四条位线BL1至BL4，且该步阶电压VST会作为编程电压而藉由该些位线BL1至BL4施加至单元晶体管M1,1至M1,4的漏极上。
图6显示图4所示的该步阶电压产生器50的一实施例的电路示意图。参照图6，该步阶电压产生器50包含一泵(pump)电路502、一反相器504、PMOS晶体管P1和P2、一NMOS晶体管N1和一电平移位器(level shifter)506。该泵电路502用以产生泵输出电压VPP1和VPP2，两者电平均高于供应电压VCC的电平。在本实施例中，该供应电压VCC的电平为3V，该泵输出电压VPP1的电平为4V，而该泵输出电压VPP2的电平为9V。此外，在本实施例中，该泵电路502为一内部电路。然而在本发明其他实施例中，该泵电路502可位于该存储器元件40的外部以减少芯片体积和电路复杂度。
参照图6，该反相器504用以反相一输入信号SEL以输出一反相信号/SEL至该PMOS晶体管P1的栅极。该PMOS晶体管P1的源极用以接收该泵输出电压VPP1。该PMOS晶体管P2的源极用以接收该泵输出电压VPP2、栅极用以接收该输入信号SEL而漏极用以电性连接至该PMOS晶体管P1的漏极。该电平移位器506用以接收来自该PMOS晶体管P1的漏极的电压VSP，并产生一电平移位电压VLS，其中该电平移位电压VLS具有响应于该输入信号SEL而以步阶方式变化的脉冲振幅。该NMOS晶体管N1的漏极用以接收该泵输出电压VPP1、栅极用以接收该电平移位电压VLS而源极用以产生该步阶电压VST。
图7显示图6所示的该步阶电压产生器50的一可能输出波形图。参照图6，当一致能信号EN致能时，该电平移位器506藉由电平移位该PMOS晶体管P1的栅极电压VSP而产生该电平移位电压VLS。参照图6和图7，在时间t0时，该致能信号EN致能且输入信号SEL具有逻辑0的电平，这使得该PMOS晶体管P1截止且该PMOS晶体管P2导通。因此，该电压VSP会拉升至该泵输出电压VPP2。在时间t1后，该输入信号SEL转换至逻辑1的电平，这使得该PMOS晶体管P1导通且该PMOS晶体管P2截止。因此，该电压VSP会下降至该泵输出电压VPP1。该电压VSP作为该电平移位器506的电源供应电压。依此结构，该电平移位电路506会产生响应于该输入信号SEL而以两步阶方式变化的电平移位电压VLS。详言之，该电平移位电压VLS的电平在时间t1时会由该泵输出电压VPP2下降至该泵输出电压VPP1。因此，该NMOS晶体管N1的漏极电压在时间t1时会由该泵输出电压VPP1下降至电压VPP1-VTH，其中VTH为该NMOS晶体管N1的临界电压(threshold voltage)。
现参照图4，如前所述，为了编程该存储器阵列42中的多个存储器单元晶体管，该步阶电压产生器50响应于由该输入驱动单元48所输出的该模式信号PGM而产生该步阶电压VST至该列解码和电平转换电路44。在编程运作期间，该列解码和电平转换电路44会依序选择这些位线BL1至BL4的其中一条，且该步阶电压VST会作为编程电压而施加至所选择的位线上。图8显示该存储器阵列42在编程运作期间的一可能时序图。参照图4和图8，在时间t0至t4期间，该行解码和电平转换电路46首先选择该字线WL1。
此外，在时间t0时，该列解码和电平转换电路44首先选择该位线BL1，因此，该电路44会藉由该位线BL1施加该步阶电压VST至图5中的单元晶体管M1,1上以作为编程电压。接着，在时间t1时，该电路44选择该位线BL2，因此，该电路44会藉由该位线BL2施加该步阶电压VST至单元晶体管M1,2上以作为编程电压。在时间t2至t4期间，该电路44依序选择这些位线BL3和BL4，因此，该电路44会藉由这些位线BL3和BL4而个别施加该步阶电压VST至单元晶体管M1,3和M1,4上以作为编程电压。其后，相似的步骤会执行在该存储器阵列42中的其他存储器单元晶体管中，因此运作的细节将不再赘述。参照图8，由于该步阶电压VST的振幅在编程运作期间是以两步阶的方式下降，因此可以改善单元间的编程扰乱现象。
参照图8，在本实施例中，该步阶电压VST的振幅在编程运作期间会以两步阶的方式下降。然而，本发明不应以此为限。举例而言，该步阶电压VST的波形可以用多个步阶的方式逐步下降，或是用多个步阶的方式逐步上升。图9显示施加至不同位线的该步阶电压VST的一可能波形图。参照图9，该步阶电压VST的波形是以两步阶的方式上升。
参照图8和图9，施加至相邻位线的编程电压VBL1,VBL2,VBL3和VBL4彼此间的脉冲未重迭。然而，为了减少存储器单元的总编程时间，施加至相邻位线的编程电压VBL1,VBL2,VBL3和VBL4彼此间的脉冲可以重迭。参照图10和图11，施加至相邻位线的编程电压VBL1,VBL2,VBL3和VBL4为依序产生且彼此间的脉冲重迭。在上述实施例中，这些编程电压VBL1,VBL2,VBL3和VBL4的脉冲重迭量P为脉冲宽度W的一半。然而，本发明不应以此为限。该些编程电压的重迭量可任意调整。由于这些单元晶体管M1,1至M1,4依序进行编程运作，且这些单元晶体管M1,1至M1,4的编程运作时间间隔可彼此重迭，本发明的编程方法可大幅降低总编程时间。
本发明的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本发明的权利要求所涵盖。
Claims (9)
1.一种非易失性半导体存储器元件，包含：
一存储器阵列，包含多个存储器单元和电性连接至这些存储器单元的多条位线；
一步阶电压产生器，用以产生至少以两步阶方式变化的一步阶电压；以及
一解码和电平转换电路，用以选择这些位线中的其中一条，以将该步阶电压作为编程电压而施加至所选择的位线上；
其中该步阶电压产生器包含：
一反相器，用以反相一电平切换信号以输出一反相信号；
一第一晶体管，具有一源极以接收一第一电压源和一栅极以接收该反相信号；
一第二晶体管，具有一源极以接收一第二电压源、一栅极以接收该电平切换信号和一漏极以电性连接至该第一晶体管的一漏极；
一电平移位器，用以接收来自该第一晶体管的该漏极的电压作为电源供应电压，以产生一电平移位信号；以及
一第三晶体管，具有一漏极以接收该第一电压源、一栅极以接收该电平移位信号和一源极以产生该步阶电压；
其中，该步阶电压产生器响应于该电平切换信号而产生该步阶电压。
2.根据权利要求1的非易失性半导体存储器元件，其中该步阶电压产生器用以产生至少以两步阶方式上升的该步阶电压。
3.根据权利要求1的非易失性半导体存储器元件，其中该步阶电压产生器用以产生至少以两步阶方式下降的该步阶电压。
4.根据权利要求1的非易失性半导体存储器元件，其中该解码和电平转换电路依序地选择这些位线中的其中一条，且施加至相邻位线的这些编程电压电压彼此重迭。
5.根据权利要求1的非易失性半导体存储器元件，其中该解码和电平转换电路依序地选择这些位线中的其中一条，且施加至相邻位线的这些编程电压不会重迭。
6.根据权利要求1的非易失性半导体存储器元件，其中该第二电压源的电平高于该第一电压源的电平，该解码和电平转换电路依序地选择这些位线中的其中一条，且施加至相邻位线的这些编程电压电压彼此重迭。
7.根据权利要求1的非易失性半导体存储器元件，其中该第二电压源的电平高于该第一电压源的电平，该解码和电平转换电路依序地选择这些位线中的其中一条，且施加至相邻位线的这些编程电压电压不会重迭。
8.根据权利要求1的非易失性半导体存储器元件，其中该第一电压源的电平高于该第二电压源的电平，该解码和电平转换电路依序地选择这些位线中的其中一条，且施加至相邻位线的这些编程电压电压彼此重迭。
9.根据权利要求1的非易失性半导体存储器元件，其中该第一电压源的电平高于该第二电压源的电平，该解码和电平转换电路依序地选择这些位线中的其中一条，且施加至相邻位线的这些编程电压电压不会重迭。
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