JP6791230B2 - 不揮発性メモリーの検査方法及び集積回路装置 - Google Patents

Description

本発明は、電気的に書き換え可能な不揮発性メモリーの検査方法に関する。さらに、本発明は、そのような不揮発性メモリーを内蔵する集積回路装置等に関する。

近年においては、フラッシュメモリーやＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等の電気的に書き換え可能な不揮発性メモリーや、そのような不揮発性メモリーを内蔵する集積回路装置が広く普及している。そのような不揮発性メモリー又は集積回路装置を製造又は使用する場合には、不揮発性メモリーの正常な動作を保証するために、書き換えの繰り返しによって不良となるメモリーセル（以下、「不良メモリーセル」という）が存在するか否かについて不揮発性メモリーを検査することが必要となる。

不揮発性メモリーの検査において不良メモリーセルを特定できれば、不良メモリーセルを冗長メモリーセルで置換したり、又は、不良メモリーセルの数が所定の範囲内である場合には、エラー訂正等を行うことによって、不揮発性メモリーの正常な動作を確保することができる。あるいは、不良メモリーセルの数が所定の範囲を超えた場合には、不揮発性メモリーの寿命が尽きたことを認識することができる。

不揮発性メモリーを検査する際に、不良メモリーセルを初期特性に基づいて判別することは難しいので、実際にメモリーセルに対してデータの書き換えを繰り返し行って、不良メモリーセルを判別することが行われていた。しかしながら、メモリーセルに対してデータの書き換えを繰り返し行うと、検査のために長い時間を必要としたり、正常なメモリーセルの劣化（メモリーセルにおいてデータを記憶するトランジスターの閾値変動）による寿命の低下を招いてしまう。そこで、メモリーセルに対してデータの書き換えを繰り返し行うことなく、不揮発性メモリーを検査することが望まれている。

関連する技術として、特許文献１には、選択されたメモリーセル以外のメモリーセルの閾値電圧が変化してしまうディスターブ現象が生じる可能性のあるメモリーセルを効率良く判定し、不良品か否かを効率良く判定することを目的とする半導体記憶装置の試験方法が開示されている。この試験方法は、複数のメモリーセルを備えた半導体記憶装置の試験方法であって、複数のメモリーセルの所定の端子にメモリーセルの読出時間と同じ又は近似する時間幅のパルス形状の電圧を同時期に所定時間において印加する段階と、電圧印加の後で、各メモリーセルのデータを読み出し、電圧印加の前のメモリーセルの初期データと比較する段階と、電圧印加の前後でデータが一致しないメモリーセルを、ディスターブが生じるメモリーセルと判定する段階とを含む。

特許文献１の図２に示すＢＩＳＴ（ビルトインセルフテスト）モジュール１５は、制御回路から、ＳＰＤ（ショートパルスディスターブ）ストレス試験におけるパルス幅、電圧振幅、及び、パルス数（印加時間）に関するデータを受信し、受信したデータに対応するパルス電圧を生成する。ＢＩＳＴモジュール１５は、この生成したパルス電圧をＸデコーダー１２に供給して、全てのメモリーセル２１のゲート端子にほぼ同時（同時期）にパルス電圧を印加する。このとき、ＢＩＳＴモジュール１５は、Ｙデコーダー１３を制御して、すべてのメモリーセル２１のソース端子及びドレイン端子が０Ｖとなるようにする。

その際に、数μｓ程度で「Ｌ」レベル（０Ｖ）と「Ｈ」レベル（Ｖｐｐ）とを交互に繰り返すパルス電圧が用いられ、印加時間は、例えば約２時間とされる。このテスト用電圧Ｖｐｐは、メモリーセル２１のデータの書き込み又は読み出しに用いられる電圧の２倍程度の電圧（例えば１０Ｖ）である。

特開２００６−３５１０８８号公報（段落０００６−０００７、００２０、００２６−００２７、図２）

特許文献１の試験方法は、メモリーセル２１のゲート端子とソース端子の間、及び、ゲート端子とドレイン端子との間に高電圧のパルス電圧を印加するので、正常なメモリーセルの劣化が懸念される。また、特許文献１の試験方法は、ゲート端子にのみ高電圧を印加するので、ゲート酸化膜の欠陥によるゲート端子への電子抜けや、トンネル酸化膜の欠陥によるフローティングゲートへの電子注入を検出するのには有効であるが、ソース端子及びドレイン端子が０Ｖに維持されるので、メモリーセル２１においてデータを記憶するトランジスターの不純物拡散領域と半導体基板又はウエルとの間にリーク電流が流れる欠陥を検出することはできない。

そこで、上記の点に鑑み、本発明の第１の目的は、データの書き換えを繰り返し行うことによる正常メモリーセルの劣化を招くことなく、不揮発性メモリーを検査できるようにすることである。また、本発明の第２の目的は、メモリーセルにおいてデータを記憶するトランジスターの不純物拡散領域と半導体基板又はウエルとの間にリーク電流が流れる欠陥についても検出できるようにすることである。さらに、本発明の第３の目的は、そのような不揮発性メモリーを内蔵した集積回路装置等を提供することである。

本発明は、上記の課題の少なくとも一部を解決するためになされた。本発明の１つの観点に係る不揮発性メモリーの検査方法は、コントロールゲート、フローティングゲート、ソース、及び、ドレインを有するトランジスターが設けられたメモリーセルを含む不揮発性メモリーの検査方法であって、メモリーセルを消去状態にするステップ（ａ）と、メモリーセルのトランジスターに対して、ドレインをフローティング状態とし、コントロールゲート及びソースに第１の電位及び第２の電位をそれぞれ印加するステップ（ｂ）と、メモリーセルからデータを読み出すステップ（ｃ）と、メモリーセルから読み出されたデータに基づいて、メモリーセルが正常であるか不良であるかを判定するステップ（ｄ）とを備える。

本発明の１つの観点に係る不揮発性メモリーの検査方法によれば、メモリーセルを消去状態にしておき、メモリーセルのトランジスターに対して、ドレインをフローティング状態とし、コントロールゲート及びソースに第１の電位及び第２の電位をそれぞれ印加する試験を行うことにより、不良メモリーセルにおいては、例えば、ドレインと半導体基板又はウエルとの間に存在する欠陥リーク経路にリーク電流が流れてホットキャリアが発生し、トランジスターの閾値電圧が変化する。一方、正常なメモリーセルは、ホットキャリアの影響を受けず、トランジスターの閾値電圧が変化しない。従って、試験後にメモリーセルから読み出されたデータに基づいてメモリーセルが正常であるか不良であるかを判定することにより、データの書き換えを繰り返し行うことによる正常メモリーセルの劣化を招くことなく、不揮発性メモリーを検査することができる。

ここで、ステップ（ｃ）が、メモリーセルのトランジスターに対して、コントロールゲート及びソースに第３の電位及び基準電位をそれぞれ印加し、ドレイン電流の大きさに基づいてメモリーセルからデータを読み出すことを含んでも良い。電位の設定に関しては、メモリーセルのトランジスターがＮチャネルトランジスターである場合に、第１の電位が第３の電位よりも高く、かつ、第２の電位が基準電位よりも高く設定されることが望ましい。一方、メモリーセルのトランジスターがＰチャネルトランジスターである場合には、第１の電位が第３の電位よりも低く、かつ、第２の電位が基準電位よりも低く設定されることが望ましい。それにより、ステップ（ｂ）において、不良メモリーセルのトランジスターにリーク電流を流してホットキャリアを発生させて、トランジスターの閾値電圧を変化させることができる。

また、ステップ（ａ）が、メモリーセルのトランジスターに対して、ドレインをフローティング状態とし、コントロールゲート及びソースに基準電位及び第４の電位をそれぞれ印加して、メモリーセルを消去状態にすることを含んでも良い。電位の設定に関しては、メモリーセルのトランジスターがＮチャネルトランジスターである場合に、第１の電位及び第２の電位が第４の電位以上に設定されることが望ましい。一方、メモリーセルのトランジスターがＰチャネルトランジスターである場合には、第１の電位及び第２の電位が第４の電位以下に設定されることが望ましい。それにより、ステップ（ｂ）において、不良メモリーセルのトランジスターに大きなリーク電流を流して十分なホットキャリアを発生させて、試験時間を短縮することができる。

さらに、ステップ（ｄ）が、メモリーセルから読み出されたデータが消去状態のメモリーセルにおけるデータと異なる場合に、メモリーセルが不良であると判定することを含んでも良い。ステップ（ａ）においてメモリーセルが消去状態となっているので、消去状態のメモリーセルにおけるデータと異なるデータが読み出された場合には、ステップ（ｂ）においてリーク電流によるトランジスターの閾値電圧の変化によってデータが変化したものと判定することができる。

以上において、不揮発性メモリーの検査方法は、不良であると判定されたメモリーセルを冗長メモリーセルに置き換えるステップ（ｅ）をさらに備えても良い。それにより、不良メモリーセルが存在する場合においても、不揮発性メモリーの正常な動作を確保することができる。

また、不揮発性メモリーが、メモリーセルのトランジスターのコントロールゲートを駆動するワード線駆動回路と、メモリーセルのトランジスターのソースを駆動するソース線駆動回路とをさらに含み、ステップ（ｂ）が、少なくともソース線駆動回路に供給される電源電流が定常状態において所定の値よりも大きいか否かに応じて、不揮発性メモリーに不良メモリーセルが存在するか否かを判定することを含み、ステップ（ｃ）が、不良メモリーセルが存在すると判定された不揮発性メモリーに含まれているメモリーセルのみからデータを読み出すことを含んでも良い。そのようにすれば、不揮発性メモリーに不良メモリーセルが存在しないと判定された場合にデータの読み出しを省略することにより、不揮発性メモリーの検査時間を短縮することができる。

あるいは、不揮発性メモリーが、複数のブロックに分割された複数のメモリーセルを含み、ステップ（ｂ）が、複数のブロックの内から１つのブロックを順次選択し、選択されたブロックに含まれているメモリーセルのトランジスターに対して、ドレインをフローティング状態とし、コントロールゲート及びソースに第１及び第２の電位をそれぞれ印加する一方、選択されていないブロックに含まれているメモリーセルのトランジスターに対しては、第１及び第２の電位を印加しないことを含むようにしても良い。このように、ブロック単位でメモリーセルの試験を行うことにより、メモリーセルを試験する際に電源回路等に瞬間的にかかる負荷を低減することができる。

その場合に、不揮発性メモリーが、選択されたブロックに含まれているメモリーセルのトランジスターのコントロールゲートを駆動するワード線駆動回路と、選択されたブロックに含まれているメモリーセルのトランジスターのソースを駆動するソース線駆動回路とをさらに含み、ステップ（ｂ）が、少なくともソース線駆動回路に供給される電源電流が定常状態において所定の値よりも大きいか否かに応じて、選択されたブロックに不良メモリーセルが存在するか否かを判定することを含み、ステップ（ｃ）が、不良メモリーセルが存在すると判定されたブロックに含まれているメモリーセルのみからデータを読み出すことを含むようにしても良い。そのようにすれば、ステップ（ｂ）において不良メモリーセルが存在しないと判定されたブロックについてはデータの読み出しを省略することにより、不揮発性メモリーの検査時間を短縮することができる。

本発明の１つの観点に係る集積回路装置は、コントロールゲート、フローティングゲート、ソース、及び、ドレインを有するトランジスターが設けられたメモリーセルと、メモリーセルのトランジスターのコントロールゲートを駆動するワード線駆動回路と、メモリーセルのトランジスターのソースを駆動するソース線駆動回路と、メモリーセルのトランジスターのドレインに接続されたスイッチ回路と、スイッチ回路を介してメモリーセルのトランジスターのドレインに接続可能であり、試験モードにおいて、スイッチ回路をオフさせてドレインをフローティング状態とし、コントロールゲートに第１の電位を印加するようにワード線駆動回路を制御すると共に、ソースに第２の電位を印加するようにソース線駆動回路を制御し、読み出しモードにおいて、コントロールゲートに第３の電位を印加するようにワード線駆動回路を制御すると共に、ソースに基準電位を印加するようにソース線駆動回路を制御し、スイッチ回路をオンさせて、ドレイン電流の大きさに基づいてメモリーセルからデータを読み出すメモリー制御回路とを備える。電位の設定に関しては、メモリーセルのトランジスターがＮチャネルトランジスターである場合に、第１の電位が第３の電位よりも高く、かつ、第２の電位が基準電位よりも高く設定される。一方、メモリーセルのトランジスターがＰチャネルトランジスターである場合には、第１の電位が第３の電位よりも低く、かつ、第２の電位が基準電位よりも低く設定される。

本発明の１つの観点に係る集積回路装置によれば、試験モードにおいて、メモリー制御回路が、スイッチ回路をオフさせてメモリーセルのトランジスターのドレインをフローティング状態とし、コントロールゲートに第１の電位を印加するようにワード線駆動回路を制御すると共に、ソースに第２の電位を印加するようにソース線駆動回路を制御することにより、不良メモリーセルにおいては、例えば、ドレインと半導体基板又はウエルとの間に存在する欠陥リーク経路にリーク電流が流れてホットキャリアが発生し、消去状態に対してトランジスターの閾値電圧が変化する。一方、正常なメモリーセルは、ホットキャリアの影響を受けず、消去状態に対してトランジスターの閾値電圧が変化しない。従って、読み出しモードにおいてメモリーセルから読み出されたデータに基づいてメモリーセルが正常であるか不良であるかを判定することにより、データの書き換えを繰り返し行うことによる正常メモリーセルの劣化を招くことなく、不揮発性メモリーを検査することができる。

ここで、メモリー制御回路が、消去モードにおいて、スイッチ回路をオフさせてドレインをフローティング状態とし、コントロールゲートに基準電位を印加するようにワード線駆動回路を制御すると共に、ソースに第４の電位を印加するようにソース線駆動回路を制御しても良い。電位の設定に関しては、メモリーセルのトランジスターがＮチャネルトランジスターである場合に、第１の電位及び第２の電位が第４の電位以上に設定されることが望ましい。一方、メモリーセルのトランジスターがＰチャネルトランジスターである場合には、第１の電位及び第２の電位が第４の電位以下に設定されることが望ましい。それにより、消去モードにおいて、メモリーセルを消去状態にしておき、試験モードにおいて、不良メモリーセルのトランジスターに大きなリーク電流を流して十分なホットキャリアを発生させて、試験時間を短縮することができる。

本発明の第１の実施形態に係る集積回路装置の構成例を示すブロック図。 図１に示す集積回路装置の一部の構成例を示す回路図。 試験モードにおける複数のメモリーセルの状態を模式的に示す回路図。 書き込みモード及び試験モードにおけるトランジスターの状態を示す断面図。 本発明の第１の実施形態に係る不揮発性メモリーの検査方法を示すフロー図。 本発明の第２の実施形態に係る集積回路装置の一部の構成例を示す回路図。 本発明の第２の実施形態に係る不揮発性メモリーの検査方法を示すフロー図。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
本発明は、フラッシュメモリーやＥＥＰＲＯＭ等の電気的に書き換え可能な不揮発性メモリーや、そのような不揮発性メモリーを内蔵する集積回路装置に適用可能である。また、本発明に係る集積回路装置は、不揮発性メモリーのみを内蔵しても良いし、不揮発性メモリーに加えて、所定の機能を有するディジタル回路又はアナログ回路を内蔵しても良い。以下においては、一例として、フラッシュメモリーを内蔵する集積回路装置の実施形態について説明する。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る集積回路装置の構成例を示すブロック図である。図１に示すように、この集積回路装置は、メモリーセルアレイ１０と、電源回路２０と、ワード線昇圧回路３０と、ワード線駆動回路４０と、ソース線駆動回路５０と、スイッチ回路６０と、メモリー制御回路７０とを含む不揮発性メモリーを内蔵している。

メモリーセルアレイ１０は、行方向（図中横方向）及び列方向（図中縦方向）にマトリックス状に配置された複数のメモリーセルを含んでいる。本実施形態において、それらのメモリーセルは、ｍ行ｎ列に配置されている（ｍ、ｎ≧２）。各々のメモリーセルは、１ビットのデータを記憶する不揮発性のメモリーセルである。

また、メモリーセルアレイ１０は、複数のワード線ＷＬ０、ＷＬ１、・・・、ＷＬｍと、複数のソース線ＳＬ０、ＳＬ１、・・・、ＳＬｍと、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎとを含んでいる。それらのワード線及びソース線の各々は、それぞれの行に配置された複数のメモリーセルに接続されている。また、それらのビット線の各々は、それぞれの列に配置された複数のメモリーセルに接続されている。

電源回路２０には、例えば、ロジック回路用のロジック電源電位ＶＤＤと、メモリーセル試験用の高電源電位ＶＰ１及びＶＰ２と、データ書き込み及び消去用の高電源電位ＶＰ３と、基準電源電位ＶＳＳとが、外部から供給される。あるいは、電源回路２０は、外部から供給される複数の電源電位の内の少なくとも１つの電源電位を昇圧又は降圧することにより、他の電源電位を生成しても良い。

本実施形態において、基準電源電位ＶＳＳは、他の電位に対して相対的な基準となる最も低い電位（基準電位）であり、不揮発性メモリーの各部、及び、集積回路装置のＰ型半導体基板又はＰウエルに供給される。基準電源電位ＶＳＳは、如何なる値であっても良いが、以下においては、基準電源電位ＶＳＳが接地電位０Ｖである場合について説明する。

ロジック電源電位ＶＤＤは、例えば、１．２Ｖ〜１．８Ｖ程度であり、電子機器において不揮発性メモリーと共に使用されるマイクロコンピューター等の電源電位と共用されても良い。高電源電位ＶＰ１〜ＶＰ３は、例えば、５Ｖ〜１０Ｖ程度であり、高電源電位ＶＰ１〜ＶＰ３の内の２つ又は３つが等しい電位であっても良い。

電源回路２０は、ロジック電源電位ＶＤＤをメモリー制御回路７０に供給すると共に、メモリー制御回路７０の制御の下で、ロジック電源電位ＶＤＤ、及び、高電源電位ＶＰ１〜ＶＰ３を、必要に応じて不揮発性メモリーの各部に供給する。図１においては、電源回路２０からワード線昇圧回路３０に供給される電源電位がワード線電源電位ＶＷＬとして示されており、電源回路２０からソース線駆動回路５０に供給される電源電位がソース線電源電位ＶＳＬとして示されている。

本実施形態においては、データの書き換えを繰り返し行うことによる正常メモリーセルの劣化を招くことなく不揮発性メモリーを検査するために、メモリーセルにおいてデータを記憶するトランジスターに対して、ドレインをフローティング状態とし、コントロールゲートに高電源電位ＶＰ１を第１の電位として印加すると共に、ソースに高電源電位ＶＰ２を第２の電位として印加する試験モードが用いられる。

メモリーセルアレイ１０に不良メモリーセルが存在する場合には、試験モードにおいて、不良メモリーセルのトランジスターにリーク電流が流れてホットキャリアが発生し、トランジスターの閾値電圧が変化する。試験モードにおいて、電源回路２０は、高電源電位ＶＰ１をワード線昇圧回路３０に供給すると共に、高電源電位ＶＰ２をソース線駆動回路５０に供給する。ワード線昇圧回路３０は、電源回路２０から供給される高電源電位ＶＰ１をワード線駆動回路４０に供給する。

また、メモリーセルからデータを読み出す読み出しモードにおいて、電源回路２０は、ロジック電源電位ＶＤＤをワード線昇圧回路３０及びソース線駆動回路５０に供給する。ワード線昇圧回路３０は、電源回路２０から供給されるロジック電源電位ＶＤＤを上昇させてワード線昇圧電位ＶＵＰを生成し、ワード線昇圧電位ＶＵＰを第３の電位としてワード線駆動回路４０に供給する。

メモリーセルにデータを書き込む書き込みモード、及び、メモリーセルを消去状態にする消去モードにおいては、高電源電位ＶＰ３が第４の電位として用いられる。書き込みモード及び消去モードにおいて、電源回路２０は、高電源電位ＶＰ３をワード線昇圧回路３０及びソース線駆動回路５０に供給する。ワード線昇圧回路３０は、電源回路２０から供給される高電源電位ＶＰ３をワード線駆動回路４０に供給する。

ワード線駆動回路４０は、複数のワード線ＷＬ０、ＷＬ１、・・・、ＷＬｍに接続されており、メモリー制御回路７０によって選択されるワード線を駆動する。ソース線駆動回路５０は、複数のソース線ＳＬ１、ＳＬ２、・・・、ＳＬｍに接続されており、メモリー制御回路７０によって選択されるソース線を駆動する。

スイッチ回路６０は、例えば、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎの経路にそれぞれ接続された複数のトランジスターを含み、それらのトランジスターは、メモリー制御回路７０の制御の下でオン又はオフする。メモリー制御回路７０は、スイッチ回路６０を介して、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎに接続されたメモリーセルに接続可能となっている。

メモリー制御回路７０は、例えば、組み合わせ回路及び順序回路を含む論理回路や、アナログ回路等で構成される。メモリー制御回路７０には、チップセレクト信号ＣＳ、モードセレクト信号ＭＳ、動作クロック信号ＣＫ、及び、アドレス信号ＡＤが供給される。メモリー制御回路７０は、チップセレクト信号ＣＳによって不揮発性メモリーが選択されたときに、モードセレクト信号ＭＳに従って、不揮発性メモリーを、書き込みモード、消去モード、試験モード、又は、読み出しモードに設定する。ただし、モードセレクト信号ＭＳが検査モードを表す場合には、メモリー制御回路７０が、不揮発性メモリーを、消去モード、試験モード、及び、読み出しモードに順次設定しても良い。

書き込みモード及び読み出しモードにおいて、メモリー制御回路７０は、動作クロック信号ＣＫに同期して、アドレス信号ＡＤによって指定されるメモリーセルにアクセスするように不揮発性メモリーの各部を制御する。例えば、書き込みモードにおいて、メモリー制御回路７０は、書き込みデータを入力し、アドレス信号ＡＤによって指定されるメモリーセルにデータを書き込むように不揮発性メモリーの各部を制御する。また、読み出しモードにおいて、メモリー制御回路７０は、アドレス信号ＡＤによって指定されるメモリーセルからデータを読み出すように不揮発性メモリーの各部を制御し、読み出しデータを出力する。

読み出しモードにおいて、メモリー制御回路７０は、アドレス信号ＡＤによって指定されるメモリーセルに接続されたスイッチ回路６０のトランジスターをオンさせて、そのメモリーセルに流れる読み出し電流に基づいてデータを読み出す。その際に、メモリー制御回路７０は、リファレンスセル７０ａに流れる読み出し電流を基準として用いることにより、アドレス信号ＡＤによって指定されるメモリーセルに流れる読み出し電流に基づいて、読み出しデータが「０」であるか「１」であるかを判定しても良い。

図２は、図１に示す集積回路装置の一部の構成例を示す回路図である。例えば、メモリーセルアレイは、２０４８行のメモリーセルを含んでおり、１行のメモリーセルは、１０２４個のメモリーセルを含み、１２８個の８ビットデータを記憶することができる。各々のメモリーセルＭＣは、コントロールゲート、フローティングゲート、ソース、及び、ドレインを有して１ビットのデータを記憶するＮチャネルＭＯＳトランジスターを含んでいる。

ワード線ＷＬ０〜ＷＬｍの各々は、それぞれの行に配置された複数のメモリーセルＭＣのトランジスターのコントロールゲートに接続されている。ソース線ＳＬ０〜ＳＬｍの各々は、それぞれの行に配置された複数のメモリーセルＭＣのトランジスターのソースに接続されている。また、ビット線ＢＬ０〜ＢＬｎの各々は、それぞれの列に配置された複数のメモリーセルＭＣのトランジスターのドレインに接続されている。

ワード線駆動回路４０（図１）は、ワード線ＷＬ０〜ＷＬｍに接続されたメモリーセルＭＣのトランジスターのコントロールゲートを駆動する複数のワード線ドライバー４１と、複数のＮチャネルＭＯＳトランジスター４２と、ワード線ドライバー４１の高電位側電源電位を供給するインバーター４３とを含んでいる。各々のワード線ドライバー４１は、例えば、レベルシフター、バッファー回路、又は、インバーター等で構成される。各々のワード線ドライバー４１には、インバーター４３からワード線電源電位ＶＷＬ又はワード線昇圧電位ＶＵＰが供給される。

複数のワード線ドライバー４１の入力端子には、メモリーセルアレイを構成する複数のメモリーセルの内から１行又は複数行のメモリーセルを選択する際にハイレベルに活性化されるハイアクティブの行選択信号ＳＷ０〜ＳＷｍが、メモリー制御回路７０から入力される。ワード線ドライバー４１は、行選択信号がアクティブであるときに、ワード線電源電位ＶＷＬ又はワード線昇圧電位ＶＵＰをワード線に出力し、行選択信号がノンアクティブであるときに、基準電源電位ＶＳＳをワード線に出力する。

ソース線駆動回路５０（図１）は、ソース線ＳＬ０〜ＳＬｍに接続されたメモリーセルＭＣのトランジスターのソースを駆動するために、ソース線ドライバー５１と、ソース線ドライバー５１の出力端子とソース線ＳＬ０〜ＳＬｍとの間にドレイン・ソース経路が接続された複数のトランスミッションゲートＴＧと、複数のインバーター５２とを含んでいる。ソース線ドライバー５１は、例えば、レベルシフター、バッファー回路、又は、インバーター等で構成される。

ソース線ドライバー５１には、電源回路２０（図１）からソース線電源電位ＶＳＬが供給される。ソース線ドライバー５１の入力端子には、ソース線に高電源電位を印加する際にハイレベルに活性化されるハイアクティブのソース線駆動信号ＳＳＬが、メモリー制御回路７０から入力される。ソース線ドライバー５１は、ソース線駆動信号ＳＳＬがアクティブであるときに、ソース線電源電位ＶＳＬを出力し、ソース線駆動信号ＳＳＬがノンアクティブであるときに、基準電源電位ＶＳＳを出力する。

各々のトランスミッションゲートＴＧは、ＮチャネルＭＯＳトランジスターと、ＰチャネルＭＯＳトランジスターとで構成され、ソース線ドライバー５１の出力端子とソース線との間の接続を開閉するスイッチ回路として機能する。トランスミッションゲートＴＧにおいて、ＮチャネルＭＯＳトランジスターのゲートは、ワード線ドライバー４１の出力端子に接続され、ＰチャネルＭＯＳトランジスターのゲートは、インバーター５２の出力端子に接続されている。

インバーター５２には、ワード線駆動回路４０（図１）からワード線電源電位ＶＷＬ又はワード線昇圧電位ＶＵＰが供給される。インバーター５２の入力端子には、行選択信号ＳＷ０〜ＳＷｍが入力される。インバーター５２は、行選択信号ＳＷ０〜ＳＷｍを反転して、反転された信号をトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。

スイッチ回路６０は、ビット線ＢＬ０〜ＢＬｎに接続されたメモリーセルＭＣのトランジスターのドレインとメモリー制御回路７０との間にドレイン・ソース経路が接続されたＮチャネルＭＯＳトランジスターＱＮ０〜ＱＮｎを含んでいる。トランジスターＱＮ０〜ＱＮｎのゲートには、メモリーセルアレイを構成する複数のメモリーセルの内から１列又は複数列のメモリーセルを選択する際にハイレベルに活性化されるハイアクティブの列選択信号ＳＢ０〜ＳＢｎが、メモリー制御回路７０から印加される。メモリー制御回路７０は、スイッチ回路６０を介して、ビット線ＢＬ０〜ＢＬｎに接続されたメモリーセルＭＣのトランジスターのドレインと接続可能になっている。

書き込みモードにおいて、メモリー制御回路７０は、アドレス信号によって指定されるメモリーセルＭＣに接続されたワード線及びビット線を選択するために、対応する行選択信号及び列選択信号をアクティブにし、それ以外の行選択信号及び列選択信号をノンアクティブにすると共に、ソース線駆動信号ＳＳＬをアクティブにする。以下においては、一例として、ワード線ＷＬ０及びビット線ＢＬ０が選択される場合について説明する。

インバーター４３、ソース線ドライバー５１、及び、インバーター５２には、高電源電位ＶＰ３が供給される。ノンアクティブの消去モード信号ＥＲが入力されるインバーター４３によって、ワード線ドライバー４１の高電位側電源端子に高電源電位ＶＰ３が供給される。アクティブの行選択信号ＳＷ０が入力されるワード線ドライバー４１は、高電源電位ＶＰ３をワード線ＷＬ０に出力する。また、アクティブのソース線駆動信号ＳＳＬが入力されるソース線ドライバー５１は、高電源電位ＶＰ３を出力する。

アクティブの行選択信号ＳＷ０が入力されるインバーター５２は、高電源電位ＶＰ３を反転して、基準電源電位ＶＳＳをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、トランスミッションゲートＴＧがオンして、ソース線ドライバー５１から出力される高電源電位ＶＰ３がソース線ＳＬ０に印加される。

また、アクティブの列選択信号ＳＢ０が入力されるスイッチ回路６０のトランジスターＱＮ０がオンして、メモリー制御回路７０が、基準電源電位ＶＳＳをビット線ＢＬ０に印加する。このように、メモリー制御回路７０は、アドレス信号によって指定されるメモリーセルＭＣのトランジスターのコントロールゲート及びソースに高電源電位ＶＰ３を印加するようにワード線駆動回路４０（図１）及びソース線駆動回路５０（図１）を制御すると共に、ドレインに基準電源電位ＶＳＳを印加する。

その結果、アドレス信号によって指定されるメモリーセルＭＣのトランジスターのソースからドレインに向けて電流が流れる。その電流によって発生したホットキャリア（本実施形態においては、電子）がフローティングゲートに注入されることにより、フローティングゲートに負の電荷が蓄積されるので、トランジスターの閾値電圧が上昇する。ここで、短い期間内に十分なホットキャリアを発生させるためには、高電源電位ＶＰ３と基準電源電位ＶＳＳとの間の電位差を、５Ｖ以上とすることが望ましく、例えば、７．５Ｖとしても良い。

一方、ノンアクティブの行選択信号ＳＷ１〜ＳＷｍが入力されるワード線ドライバー４１は、基準電源電位ＶＳＳをワード線ＷＬ１〜ＷＬｍに出力する。ノンアクティブの行選択信号ＳＷ１〜ＳＷｍが入力されるインバーター５２は、基準電源電位ＶＳＳを反転して高電源電位ＶＰ３をトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。従って、ワード線ＷＬ１〜ＷＬｍに接続されたトランスミッションゲートＴＧがオフする。また、ノンアクティブの列選択信号ＳＢ１〜ＳＢｎが入力されるスイッチ回路６０のトランジスターＱＮ１〜ＱＮｎがオフする。その結果、アドレス信号によって指定されていないメモリーセルＭＣのトランジスターのソース・ドレイン間には電流が流れないので、トランジスターの閾値電圧は変化しない。

消去モードにおいて、メモリー制御回路７０は、アドレス信号によって指定されるメモリーセルＭＣに接続されたワード線を選択するために、対応する行選択信号をアクティブにし、それ以外の行選択信号をノンアクティブにすると共に、列選択信号ＳＢ０〜ＳＢｎをノンアクティブにし、ソース線駆動信号ＳＳＬをアクティブにする。以下においては、一例として、ワード線ＷＬ０が選択される場合について説明する。

インバーター４３、ソース線ドライバー５１、及び、インバーター５２には、高電源電位ＶＰ３が供給される。アクティブの消去モード信号ＥＲが入力されるインバーター４３によって、ワード線ドライバー４１の高電位側電源端子に基準電源電位ＶＳＳが印加される。アクティブの行選択信号ＳＷ０が入力されるワード線ドライバー４１は活性化しないが、アクティブの消去モード信号ＥＲがゲートに印加されるＮチャネルＭＯＳトランジスター４２によって、基準電源電位ＶＳＳがワード線ＷＬ０に印加される。また、アクティブのソース線駆動信号ＳＳＬが入力されるソース線ドライバー５１は、高電源電位ＶＰ３を出力する。

アクティブの行選択信号ＳＷ０が入力されるインバーター５２は、高電源電位ＶＰ３を反転して、基準電源電位ＶＳＳをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、トランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターがオンして、ソース線ドライバー５１から出力される高電源電位ＶＰＰがソース線ＳＬ０に印加される。

また、ノンアクティブの列選択信号ＳＢ０〜ＳＢｎが入力されるスイッチ回路６０のトランジスターＱＮ０〜ＱＮｎがオフする。このように、メモリー制御回路７０は、スイッチ回路６０のトランジスターＱＮ０〜ＱＮｎをオフさせてメモリーセルＭＣのトランジスターのドレインをフローティング状態（ハイ・インピーダンス状態）とし、コントロールゲートに基準電源電位ＶＳＳを印加するようにワード線駆動回路４０（図１）を制御すると共に、ソースに高電源電位ＶＰ３を印加するようにソース線駆動回路５０（図１）を制御する。

その結果、メモリーセルＭＣのトランジスターのフローティングゲートに負の電荷が蓄積されている場合に、フローティングゲートに蓄積されている負の電荷がソースに放出されて、トランジスターの閾値電圧が低下する。ここで、フローティングゲートに蓄積されている負の電荷を短い期間内に十分に放出させるためには、高電源電位ＶＰ３と基準電源電位ＶＳＳとの間の電位差を、５Ｖ以上とすることが望ましく、例えば、７．５Ｖとしても良い。

一方、ノンアクティブの行選択信号ＳＷ１〜ＳＷｍが入力されるインバーター５２は、基準電源電位ＶＳＳを反転して、高電源電位ＶＰ３をトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。従って、ワード線ＷＬ１〜ＷＬｍに接続されたトランスミッションゲートＴＧがオフする。その結果、アドレス信号によって指定されていないメモリーセルＭＣのトランジスターのフローティングゲートに蓄積されている負の電荷が放出されないので、トランジスターの閾値電圧は変化しない。

試験モードにおいて、メモリー制御回路７０は、行選択信号ＳＷ０〜ＳＷｍ、及び、ソース線駆動信号ＳＳＬをアクティブにすると共に、列選択信号ＳＢ０〜ＳＢｎをノンアクティブにする。インバーター４３及びインバーター５２には、高電源電位ＶＰ１が供給され、ソース線ドライバー５１には、高電源電位ＶＰ２が供給される。ノンアクティブの消去モード信号ＥＲが入力されるインバーター４３によって、ワード線ドライバー４１の高電位側電源端子に高電源電位ＶＰ１が供給される。アクティブの行選択信号ＳＷ０〜ＳＷｍが入力されるワード線ドライバー４１は、高電源電位ＶＰ１をワード線ＷＬ０〜ＷＬｍに出力する。また、アクティブのソース線駆動信号ＳＳＬが入力されるソース線ドライバー５１は、高電源電位ＶＰ２を出力する。

ワード線ドライバー４１から出力される高電源電位ＶＰ１は、ワード線ＷＬ０〜ＷＬｍに接続されたトランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターのゲートにも印加される。インバーター５２は、行選択信号ＳＷ０〜ＳＷｍを反転して基準電源電位ＶＳＳをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、トランスミッションゲートＴＧがオンして、ソース線ドライバー５１から出力される高電源電位ＶＰ２がソース線ＳＬ０〜ＳＬｍに印加される。

また、ノンアクティブの列選択信号ＳＢ０〜ＳＢｎが入力されるスイッチ回路６０のトランジスターＱＮ０〜ＱＮｎがオフする。このように、メモリー制御回路７０は、スイッチ回路６０のトランジスターＱＮ０〜ＱＮｎをオフさせてメモリーセルＭＣのトランジスターのドレインをフローティング状態（ハイ・インピーダンス状態）とし、コントロールゲートに高電源電位ＶＰ１を印加するようにワード線駆動回路４０（図１）を制御すると共に、ソースに高電源電位ＶＰ２を印加するようにソース線駆動回路５０（図１）を制御する。

その際に、例えば、トランジスターのドレインを構成するＮ型不純物拡散領域とＰ型半導体基板又はＰウエルとの間の逆耐圧が低い不良メモリーセルにおいては、ドレインからＰ型半導体基板又はＰウエルに向けてリーク電流が流れてしまい、リーク電流によって発生したホットキャリア（本実施形態においては、電子）がフローティングゲート又は酸化膜に蓄積される。

それにより、不良メモリーセルのトランジスターにおいて、フローティングゲート又は酸化膜に負の電荷が蓄積されるので、トランジスターの閾値電圧が上昇する。例えば、消去状態における正常なメモリーセルのトランジスターの閾値電圧が１Ｖ〜１．５Ｖである場合に、不良メモリーセルのトランジスターの閾値電圧は２Ｖ〜３Ｖとなる。

以上のことから、不揮発性メモリーの検査において、不揮発性メモリーを消去モードから試験モードに移行させた後に読み出しモードに移行させて、不揮発性メモリーに含まれている複数のメモリーセルＭＣからデータを読み出すことにより、それらのメモリーセルＭＣが正常であるか不良であるかを判定することができる。不揮発性メモリーの検査においては、メモリー制御回路７０が、読み出しモードにおいて、不揮発性メモリーに含まれている複数のメモリーセルＭＣを順次指定するアドレス信号を生成しても良い。

読み出しモードにおいて、メモリー制御回路７０は、アドレス信号によって指定されるメモリーセルに接続されたワード線及びビット線を選択するために、対応する行選択信号及び列選択信号をアクティブにし、それ以外の行選択信号及び列選択信号をノンアクティブにすると共に、ソース線駆動信号ＳＳＬをノンアクティブにする。以下においては、一例として、ワード線ＷＬ０及びビット線ＢＬ０が選択される場合について説明する。

インバーター４３及びインバーター５２には、ワード線昇圧電位ＶＵＰが供給され、ソース線ドライバー５１には、ロジック電源電位ＶＤＤが供給される。ノンアクティブの消去モード信号ＥＲが入力されるインバーター４３によって、ワード線ドライバー４１の高電位側電源端子にワード線昇圧電位ＶＵＰが供給される。アクティブの行選択信号ＳＷ０が入力されるワード線ドライバー４１は、ワード線昇圧電位ＶＵＰをワード線ＷＬ０に出力する。また、ノンアクティブのソース線駆動信号ＳＳＬが入力されるソース線ドライバー５１は、基準電源電位ＶＳＳを出力する。

ワード線ドライバー４１から出力されるワード線昇圧電位ＶＵＰは、ワード線ＷＬ０に接続されたトランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターのゲートにも印加される。それにより、トランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターがオンして、ソース線ドライバー５１から出力される基準電源電位ＶＳＳがソース線ＳＬ０に印加される。

また、アクティブの列選択信号ＳＢ０が入力されるスイッチ回路６０のトランジスターＱＮ０がオンして、メモリー制御回路７０が、基準電源電位ＶＳＳよりも高い１Ｖ程度のビット線電位ＶＢＬをビット線ＢＬ０に印加する。このように、メモリー制御回路７０は、アドレス信号によって指定されるメモリーセルＭＣのトランジスターのコントロールゲートにワード線昇圧電位ＶＵＰを印加するようにワード線駆動回路４０（図１）を制御すると共に、ソースに基準電源電位ＶＳＳを印加するようにソース線駆動回路５０（図１）を制御し、スイッチ回路６０のトランジスターＱＮ０をオンさせてドレインにビット線電位ＶＢＬを印加する。

ここで、消去状態における正常なメモリーセルのトランジスターを確実にオン状態とするためには、ワード線昇圧電位ＶＵＰと基準電源電位ＶＳＳとの間の電位差を、１．５Ｖよりも高くすることが望ましく、例えば、３Ｖとしても良い。その結果、アドレス信号によって指定されるメモリーセルＭＣにおいて、メモリーセルＭＣのトランジスターのドレインからソースに向けてドレイン電流が流れる。ドレイン電流の大きさは、フローティングゲートに蓄積されている負の電荷の量によって異なるので、メモリー制御回路７０は、ドレイン電流の大きさに基づいてメモリーセルＭＣからデータを読み出すことができる。

メモリー制御回路７０は、消去状態にあるリファレンスセル７０ａ（図１）に流れるドレイン電流に所定の比率（例えば、１／２）を掛けた値を、基準電流値として用いても良い。例えば、メモリー制御回路７０は、アドレス信号によって指定されるメモリーセルＭＣにおけるドレイン電流の大きさが基準電流値よりも大きい場合に読み出しデータが「０」であると判定し、アドレス信号によって指定されるメモリーセルＭＣにおけるドレイン電流の大きさが基準電流値以下である場合に読み出しデータが「１」であると判定する。

メモリーセルＭＣの試験後に、正常なメモリーセルにおいては、データを記憶するトランジスターの閾値電圧が消去状態におけるのと同一であり、ドレイン電流の大きさが基準電流値よりも大きい。従って、メモリー制御回路７０は、アドレス信号によって指定されるメモリーセルＭＣにおけるドレイン電流の大きさが基準電流値よりも大きい場合に、読み出しデータが「０」であると判定し、そのメモリーセルＭＣが正常であると判定することができる。

一方、不良メモリーセルにおいては、データを記憶するトランジスターの閾値電圧が上昇しているので、正常なメモリーセルにおけるよりもドレイン電流が小さくなっている。従って、メモリー制御回路７０は、アドレス信号によって指定されるメモリーセルＭＣにおけるドレイン電流の大きさが基準電流値以下である場合に、読み出しデータが「１」であると判定し、そのメモリーセルＭＣが不良であると判定することができる。

一方、ノンアクティブの行選択信号ＳＷ１〜ＳＷｍが入力されるワード線ドライバー４１は、基準電源電位ＶＳＳをワード線ＷＬ１〜ＷＬｍに出力する。ノンアクティブの行選択信号ＳＷ１〜ＳＷｍが入力されるインバーター５２は、基準電源電位ＶＳＳを反転してワード線昇圧電位ＶＵＰをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。従って、ワード線ＷＬ１〜ＷＬｍに接続されたトランスミッションゲートＴＧがオフする。また、ノンアクティブの列選択信号ＳＢ１〜ＳＢｎが入力されるスイッチ回路６０のトランジスターＱＮ１〜ＱＮｎがオフする。その結果、アドレス信号によって指定されていないメモリーセルＭＣのトランジスターにおいてはドレイン電流が流れない。

図３は、試験モードにおける複数のメモリーセルの状態を模式的に示す回路図である。図３においては、一例として、複数のメモリーセルのトランジスターのフローティングゲートに接続された選択ワード線、及び、ソースに接続された選択ソース線に、高電源電位８Ｖが印加されており、ドレインに接続された非選択ビット線は、ハイ・インピーダンス状態（ＨＺ）となっている。また、複数のメモリーセルのトランジスターが設けられるＰ型半導体基板又はＰウエルには、基準電源電位ＶＳＳが印加されている。

図３に示す例においては、不良メモリーセルのトランジスターのドレインとＰ型半導体基板又はＰウエルとの間に、抵抗の記号で表される欠陥リーク経路が存在しており、ソースからドレインを経て欠陥リーク経路にリーク電流が流れる。この欠陥リーク経路は、逆耐圧の低いＰＮ接合であり、ここを流れるリーク電流によって発生したホットキャリア（本実施形態においては、電子）がフローティングゲート又は酸化膜に蓄積されることによってトランジスターの閾値電圧が変化する。

一方、不良メモリーセルが接続されているのと同じビット線に接続されている正常メモリーセルにも欠陥リーク経路を介してリーク電流が流れるが、正常メモリーセルは欠陥リーク経路から物理的に離れているのでホットキャリアの影響を受けず、正常メモリーセルにおけるトランジスターの閾値電圧は変化しない。従って、試験モードにおいては、不良メモリーセルのみにストレスがかけられて、不良メモリーセルにおけるトランジスターの閾値電圧のみが変化することになる。

図４は、書き込みモード及び試験モードにおけるトランジスターの状態の一例を示す断面図である。図４に示すように、メモリーセルにおいてデータを記憶するトランジスターは、例えば、Ｐ型半導体基板１内に設けられたＮ型不純物拡散領域で構成されるソース２及びドレイン３と、Ｐ型半導体基板１の表面に順に設けられたトンネル酸化膜４、フローティングゲート５、ゲート酸化膜６、及び、コントロールゲート７とを有している。さらに、このトランジスターは、トンネル酸化膜４〜コントロールゲート７の側面に設けられたサイドウォール８及び９を有している。また、コントロールゲート７にはワード線ＷＬが接続され、ソース２にはソース線ＳＬが接続され、ドレイン３にはビット線ＢＬが接続されている。

図４（Ａ）は、書き込みモードにおけるトランジスターの状態の一例を示している。図４（Ａ）に示す例においては、ワード線ＷＬ及びソース線ＳＬに高電源電位７．５Ｖが印加され、ビット線ＢＬに接地電位０Ｖが印加されている。それにより、トランジスターのソース２からドレイン３に向けて電流が流れ、ドレイン３とソース２との間のチャネルを流れてきたホットキャリア（本実施形態においては、電子）が、高電界によってエネルギーを得て、フローティングゲート５に注入される。その際に、一部の電子は、トンネル酸化膜４やサイドウォール８にも注入されて、トランジスターの閾値を変動させ、メモリーセルの劣化による寿命の低下の原因となる。

図４（Ｂ）は、試験モードにおけるトランジスターの状態の一例を示している。図４（Ｂ）に示す例においては、ワード線ＷＬ及びソース線ＳＬに高電源電位８Ｖが印加され、ビット線ＢＬはハイ・インピーダンス状態（ＨＺ）となっている。しかしながら、不良メモリーセルにおいては、トランジスターのドレイン３とＰ型半導体基板１との間に、抵抗の記号で表される欠陥リーク経路が存在しており、ソース２からドレイン３を経て欠陥リーク経路にリーク電流が流れる。それにより、欠陥リーク経路において発生したホットキャリア（本実施形態においては、電子）が、コントロールゲート７に引き寄せられて、フローティングゲート５、トンネル酸化膜４、又は、サイドウォール９に蓄積され、トランジスターの閾値電圧が上昇する。

図１及び図２に示す本発明の第１の実施形態に係る集積回路装置によれば、試験モードにおいて、メモリー制御回路７０が、スイッチ回路６０をオフさせてメモリーセルＭＣのトランジスターのドレインをフローティング状態とし、コントロールゲートに高電源電位ＶＰ１を印加するようにワード線駆動回路４０を制御すると共に、ソースに高電源電位ＶＰ２を印加するようにソース線駆動回路５０を制御することにより、不良メモリーセルにおいては、例えば、ドレインとＰ型半導体基板又はＰウエルとの間に存在する欠陥リーク経路にリーク電流が流れてホットキャリアが発生し、消去状態に対してトランジスターの閾値電圧が変化する。

一方、正常なメモリーセルは、ホットキャリアの影響を受けず、消去状態に対してトランジスターの閾値電圧が変化しない。従って、読み出しモードにおいてメモリーセルＭＣから読み出されたデータに基づいてメモリーセルＭＣが正常であるか不良であるかを判定することにより、データの書き換えを繰り返し行うことによる正常メモリーセルの劣化を招くことなく、不揮発性メモリーを検査することができる。また、試験モードにおいて、不揮発性メモリーは、本来であればメモリーセルに定常電流が流れない状態となるので、一度に多くのメモリーセルを試験することにより、試験時間を短縮することができる。

メモリーセルＭＣにおいてデータを記憶するトランジスターとしてＮチャネルＭＯＳトランジスターを用いる場合には、高電源電位ＶＰ１がワード線昇圧電位ＶＵＰよりも高く、かつ、高電源電位ＶＰ２が基準電源電位ＶＳＳよりも高く設定されることが望ましい。その場合には、試験モードにおいて、不良メモリーセルのトランジスターにリーク電流を流してホットキャリアを発生させて、トランジスターの閾値電圧を変化させることができる。

さらに、高電源電位ＶＰ１及びＶＰ２が高電源電位ＶＰ３以上に設定されることが望ましい。その場合には、不良メモリーセルのトランジスターに大きなリーク電流を流して十分なホットキャリアを発生させて、試験時間を短縮することができる。具体的には、高電源電位ＶＰ１と基準電源電位ＶＳＳとの間の電位差、及び、高電源電位ＶＰ２と基準電源電位ＶＳＳとの間の電位差を、５Ｖ以上とすることが望ましく、例えば、７．５Ｖ又は８Ｖとしても良い。

＜不揮発性メモリーの検査方法１＞
次に、本発明の第１の実施形態に係る不揮発性メモリーの検査方法について、図１、図２、及び、図５を参照しながら説明する。
図５は、本発明の第１の実施形態に係る不揮発性メモリーの検査方法を示すフローチャートである。不揮発性メモリーの検査は、製造工場における検査工程において行われても良いし、不揮発性メモリーを内蔵する集積回路装置が電子機器等に組み込まれた状態で行われても良い。また、不揮発性メモリーの検査は、オペレーターがＩＣテスター等を操作して行っても良いし、メモリー制御回路７０又は集積回路装置が自動的に行っても良い。

図５に示すステップＳ１１において、メモリー制御回路７０が、不揮発性メモリーを消去モードに設定して、メモリーセルＭＣを消去状態にする。即ち、メモリー制御回路７０は、メモリーセルＭＣにおいてデータを記憶するトランジスターに対して、ドレインをフローティング状態とし、コントロールゲート及びソースに基準電源電位ＶＳＳ及び高電源電位ＶＰ３をそれぞれ印加して、メモリーセルＭＣを消去状態とするように、不揮発性メモリーの各部を制御する。本実施形態においては、消去状態のメモリーセルＭＣにおけるデータを「０」と定義する。

ステップＳ１２において、メモリー制御回路７０が、不揮発性メモリーを試験モードに設定して、メモリーセルＭＣのトランジスターに対して、ドレインをフローティング状態とし、コントロールゲート及びソースに高電源電位ＶＰ１及びＶＰ２をそれぞれ印加するように、不揮発性メモリーの各部を制御する。

それにより、例えば、トランジスターのドレインとＰ型半導体基板又はＰウエルとの間に欠陥リーク経路が存在する不良メモリーセルにおいては、ソースからドレインを経て欠陥リーク経路にリーク電流が流れて、リーク電流によって発生したホットキャリアがフローティングゲート又は酸化膜に蓄積されることにより、トランジスターの閾値電圧が上昇する。一方、正常なメモリーセルは、ホットキャリアの影響を受けず、トランジスターの閾値電圧が変化しない。

ステップＳ１３において、メモリー制御回路７０が、不揮発性メモリーを読み出しモードに設定して、メモリーセルＭＣからデータを読み出す。即ち、メモリー制御回路７０は、メモリーセルＭＣのトランジスターに対して、コントロールゲート及びソースにワード線昇圧電位ＶＵＰ及び基準電源電位ＶＳＳをそれぞれ印加し、ドレインにビット線電位ＶＢＬを印加するように、不揮発性メモリーの各部を制御する。さらに、メモリー制御回路７０は、ドレイン電流の大きさに基づいてメモリーセルＭＣからデータを読み出す。

ステップＳ１４において、オペレーター又はメモリー制御回路７０が、メモリーセルＭＣから読み出されたデータに基づいて、メモリーセルＭＣが正常であるか不良であるかを判定する。正常なメモリーセルにおいては、ドレイン電流の大きさが基準電流値よりも大きいのでデータ「０」が読み出されるが、不良メモリーセルにおいては、ドレイン電流の大きさが基準電流値よりも小さくなっているのでデータ「１」が読み出される。それにより、不良メモリーセルが存在するか否かが判明し、不良メモリーセルが存在する場合には、そのアドレスを知ることができる。

上記のステップＳ１４において、オペレーター又はメモリー制御回路７０は、メモリーセルＭＣから読み出されたデータが消去状態のメモリーセルＭＣにおけるデータ「０」と異なる場合に、メモリーセルＭＣが不良であると判定しても良い。ステップＳ１１においてメモリーセルＭＣが消去状態となっているので、消去状態のメモリーセルＭＣにおけるデータ「０」と異なるデータが読み出された場合には、ステップＳ１２においてリーク電流によるトランジスターの閾値電圧の変化によってデータが変化したものと判定することができる。

さらに、ステップＳ１５において、オペレーター又はメモリー制御回路７０が、不良であると判定されたメモリーセルを冗長メモリーセルに置き換えても良い。それにより、不良メモリーセルが存在する場合においても、不揮発性メモリーの正常な動作を確保することができる。例えば、オペレーター又はメモリー制御回路７０は、外部から入力されるアドレス信号によって表されるアドレスと物理的なアドレスとの対応関係を表すアドレス変換テーブルを作成し、正常なメモリーセルの領域にアドレス変換テーブルを格納する。

このアドレス変換テーブルにおいては、不良であると判定されたメモリーセルの物理的なアドレスが、冗長メモリーセルの物理的なアドレスに置き換えられている。メモリー制御回路７０は、外部からアドレス信号が入力されると、アドレス変換テーブルを参照することにより、アドレス信号によって表されるアドレスを物理的なアドレスに変換し、物理的なアドレスによって指定されるメモリーセルにアクセスするように不揮発性メモリーの各部を制御する。

あるいは、不良であると判定されたメモリーセルの数が所定の範囲内である場合には、メモリー制御回路７０が、外部から入力される書き込みデータに誤り訂正符号を付加してメモリーセルに記憶させ、メモリーセルからデータを読み出す際にエラー訂正を行うようにしても良い。それにより、不良メモリーセルが存在する場合においても、不揮発性メモリーの正常な動作を確保することができる。

上記のステップＳ１２において、オペレーターが、ＩＣテスター等を用いて、少なくともソース線駆動回路５０に供給される電源電流を測定し、少なくともソース線駆動回路５０に供給される電源電流が定常状態（電源電流が略一定になった状態）において所定の値よりも大きいか否かに応じて、不揮発性メモリーに不良メモリーセルが存在するか否かを判定しても良い。

いずれのメモリーセルにおいても欠陥リーク経路が存在しない場合には、メモリーセルにおいてデータを記憶するトランジスターのソースにリーク電流が流れないので、ソース線駆動回路５０の負荷は容量性となり、定常状態においてソース線駆動回路５０に供給される電源電流は、所定の値以下（略ゼロ）となる。

一方、いずれかのメモリーセルにおいて、例えば、ドレインとＰ型半導体基板又はＰウエルとの間に欠陥リーク経路が存在する場合には、メモリーセルにおいてデータを記憶するトランジスターのソースからドレインを経て欠陥リーク経路にリーク電流が流れるので、定常状態においてソース線駆動回路５０に供給される電源電流が所定の値を超える。

そこで、オペレーター又はメモリー制御回路７０は、少なくともソース線駆動回路５０に供給される電源電流が定常状態において所定の値よりも大きいか否かに応じて、不揮発性メモリーに不良メモリーセルが存在するか否かを判定することができる。

あるいは、高電源電位ＶＰ１とＶＰ２とが等しく、ワード線駆動回路４０及びソース線駆動回路５０に同一の高電源電位が供給される場合には、ワード線駆動回路４０及びソース線駆動回路５０に供給される電源電流が定常状態において所定の値よりも大きいか否かに応じて、不揮発性メモリーに不良メモリーセルが存在するか否かを判定しても良い。

その結果に応じて、ステップＳ１３において、メモリー制御回路７０が、不良メモリーセルが存在すると判定された不揮発性メモリーに含まれているメモリーセルのみからデータを読み出すようにしても良い。そのようにすれば、不揮発性メモリーに不良メモリーセルが存在しないと判定された場合にデータの読み出しを省略することにより、不揮発性メモリーの検査時間を短縮することができる。

本発明の第１の実施形態に係る不揮発性メモリーの検査方法によれば、メモリーセルＭＣを消去状態にしておき、メモリーセルＭＣのトランジスターに対して、ドレインをフローティング状態とし、コントロールゲート及びソースに高電源電位ＶＰ１及びＶＰ２をそれぞれ印加する試験を行うことにより、不良メモリーセルにおいては、例えば、ドレインとＰ型半導体基板又はＰウエルとの間に存在する欠陥リーク経路にリーク電流が流れてホットキャリアが発生し、トランジスターの閾値電圧が変化する。

一方、正常なメモリーセルは、ホットキャリアの影響を受けず、トランジスターの閾値電圧が変化しない。従って、試験後にメモリーセルＭＣから読み出されたデータに基づいてメモリーセルＭＣが正常であるか不良であるかを判定することにより、データの書き換えを繰り返し行うことによる正常メモリーセルの劣化を招くことなく、不揮発性メモリーを検査することができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図６は、本発明の第２の実施形態に係る集積回路装置の一部の構成例を示す回路図である。第２の実施形態においては、不揮発性メモリーが、複数のブロックに分割された複数のメモリーを含んでいる。例えば、不揮発性メモリーのメモリーセルアレイを構成する２０４８行のメモリーセルが、１６個のブロックに分割されて駆動される。その場合には、１つのブロックが、１２８行のメモリーセルを含むことになる。その他の点は、第１の実施形態と同様である。

図６には、分割された複数のブロックの内のブロック１及びブロック２が示されており、以下においては、ブロック１及びブロック２の構成及び動作について説明する。ブロック１は、ワード線ＷＬ０〜ＷＬｊ、及び、ソース線ＳＬ０〜ＳＬｊを含んでおり、ブロック２は、ワード線ＷＬ（ｊ＋１）〜ＷＬｋ、及び、ソース線ＳＬ（ｊ＋１）〜ＳＬｋを含んでいる。また、ブロック１の複数のビット線及びブロック２の複数のビット線は、それぞれのスイッチ回路６０を介して、共通のビット線ＢＬ０〜ＢＬｎに接続されている。それにより、複数のブロックを独立して駆動することが可能となる。

ワード線駆動回路４０（図１）は、行選択信号ＳＷ０〜ＳＷｋによって選択されたブロックに含まれているメモリーセルＭＣのトランジスターのコントロールゲートを駆動する複数のワード線ドライバー４１と、複数のＮチャネルＭＯＳトランジスター４２と、ワード線ドライバー４１の高電位側電源電位を供給するインバーター４３とを含んでいる。

また、ソース線駆動回路５０（図１）は、ソース線駆動信号ＳＳＬ１〜ＳＳＬ２によって選択されたブロックに含まれているメモリーセルＭＣのトランジスターのソースを駆動するために、複数のソース線ドライバー５１と、ソース線ドライバー５１の出力端子とソース線ＳＬ０〜ＳＬｋとの間にドレイン・ソース経路が接続された複数のトランスミッションゲートＴＧと、複数のインバーター５２とを含んでいる。

ブロック１のワード線ドライバー４１の入力端子には、ハイアクティブの行選択信号ＳＷ０〜ＳＷｊがメモリー制御回路７０から入力され、ブロック２のワード線ドライバー４１の入力端子には、ハイアクティブの行選択信号ＳＷ（ｊ＋１）〜ＳＷｋがメモリー制御回路７０から入力される。ワード線ドライバー４１は、行選択信号がアクティブであるときに、ワード線電源電位ＶＷＬ又はワード線昇圧電位ＶＵＰをワード線に出力し、行選択信号がノンアクティブであるときに、基準電源電位ＶＳＳをワード線に出力する。

ブロック１のソース線ドライバー５１の入力端子には、ハイアクティブのソース線駆動信号ＳＳＬ１がメモリー制御回路７０から入力され、ブロック２のソース線ドライバー５１の入力端子には、ハイアクティブのソース線駆動信号ＳＳＬ２がメモリー制御回路７０から入力される。ソース線ドライバー５１は、ソース線駆動信号ＳＳＬ１又はＳＳＬ２がアクティブであるときに、ソース線電源電位ＶＳＬを出力し、ソース線駆動信号ＳＳＬ１又はＳＳＬ２がノンアクティブであるときに、基準電源電位ＶＳＳを出力する。

書き込みモード及び読み出しモードにおける不揮発性メモリーの動作は、第１の実施形態におけるのと同様でも良いし、あるいは、メモリー制御回路７０が、選択されないブロックのスイッチ回路６０をオフしても良い。

消去モードにおいて、メモリー制御回路７０は、全てのブロックのメモリーセルＭＣを同時に消去状態としても良いし、順次選択されたブロックのメモリーセルＭＣを消去状態としても良い。例えば、ブロック１のメモリーセルＭＣを消去状態としてブロック２のメモリーセルＭＣを消去状態としない場合に、メモリー制御回路７０は、行選択信号ＳＷ０〜ＳＷｊをアクティブにし、行選択信号ＳＷ（ｊ＋１）〜ＳＷｋ、及び、列選択信号ＳＢ０〜ＳＢｎをノンアクティブにすると共に、ソース線駆動信号ＳＳＬ１をアクティブにし、ソース線駆動信号ＳＳＬ２をノンアクティブにする。

インバーター４３、ソース線ドライバー５１、及び、インバーター５２には、高電源電位ＶＰ３が供給される。アクティブの消去モード信号ＥＲが入力されるインバーター４３によって、ワード線ドライバー４１の高電位側電源端子に基準電源電位ＶＳＳが印加される。アクティブの行選択信号ＳＷ０〜ＳＷｊが入力されるワード線ドライバー４１は活性化しないが、アクティブの消去モード信号ＥＲがゲートに印加されるＮチャネルＭＯＳトランジスター４２によって、基準電源電位ＶＳＳがワード線ＷＬ０〜ＷＬｊに印加される。また、アクティブのソース線駆動信号ＳＳＬ１が入力されるソース線ドライバー５１は、高電源電位ＶＰ３を出力し、ノンアクティブのソース線駆動信号ＳＳＬ２が入力されるソース線ドライバー５１は、基準電源電位ＶＳＳを出力する。

アクティブの行選択信号ＳＷ０〜ＳＷｊが入力されるインバーター５２は、高電源電位ＶＰ３を反転して、基準電源電位ＶＳＳをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、ブロック１において、トランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターがオンして、ソース線ドライバー５１から出力される高電源電位ＶＰ３がソース線ＳＬ０〜ＳＬｊに印加される。一方、ブロック２においては、トランスミッションゲートＴＧがオフして、ソース線ＳＬ（ｊ＋１）〜ＳＬｋがフローティング状態となる。

また、ブロック１及びブロック２において、ノンアクティブの列選択信号ＳＢ０〜ＳＢｎが入力されるスイッチ回路６０のトランジスターＱＮ０〜ＱＮｎがオフする。ブロック１においては、メモリーセルＭＣのトランジスターのドレインがフローティング状態となり、コントロールゲートに基準電源電位ＶＳＳが印加されると共に、ソースに高電源電位ＶＰ３が印加される。それにより、ブロック１のメモリーセルＭＣが消去状態となる。

一方、ブロック２においては、ノンアクティブの行選択信号ＳＷ（ｊ＋１）〜ＳＷｋが入力されるインバーター５２が、基準電源電位ＶＳＳを反転して、高電源電位ＶＰ３をトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。従って、ワード線ＷＬ（ｊ＋１）〜ＷＬｋに接続されたトランスミッションゲートＴＧがオフする。その結果、メモリーセルＭＣのトランジスターのフローティングゲートに蓄積されている負の電荷が放出されないので、トランジスターの閾値電圧は変化しない。

試験モードにおいて、メモリー制御回路７０は、複数のブロックの内から１つのブロックを順次選択し、選択されたブロックに含まれているメモリーセルＭＣを試験する。例えば、ブロック１のメモリーセルＭＣを試験して、ブロック２のメモリーセルＭＣを試験しない場合に、メモリー制御回路７０は、行選択信号ＳＷ０〜ＳＷｊ、及び、ソース線駆動信号ＳＳＬ１をアクティブにすると共に、行選択信号ＳＷ（ｊ＋１）〜ＳＷｋ、ソース線駆動信号ＳＳＬ２、及び、列選択信号ＳＢ０〜ＳＢｎをノンアクティブにする。

インバーター４３及びインバーター５２には、高電源電位ＶＰ１が供給され、ソース線ドライバー５１には、高電源電位ＶＰ２が供給される。ノンアクティブの消去モード信号ＥＲが入力されるインバーター４３によって、ワード線ドライバー４１の高電位側電源端子に高電源電位ＶＰ１が供給される。ブロック１において、アクティブの行選択信号ＳＷ０〜ＳＷｊが供給されるワード線ドライバー４１が、高電源電位ＶＰ１をワード線ＷＬ０〜ＷＬｊに出力する。また、アクティブのソース線駆動信号ＳＳＬ１が入力されるソース線ドライバー５１が、高電源電位ＶＰ２を出力する。

ワード線ドライバー４１から出力される高電源電位ＶＰ１は、ワード線ＷＬ０〜ＷＬｊに接続されたトランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターのゲートにも印加される。それにより、トランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターがオンして、ソース線ドライバー５１から出力される高電源電位ＶＰ２がソース線ＳＬ０〜ＳＬｊに印加される。

また、ノンアクティブの列選択信号ＳＢ０〜ＳＢｎが入力されるスイッチ回路６０のトランジスターＱＮ０〜ＱＮｎがオフする。このように、メモリー制御回路７０は、選択されたブロック１に含まれているメモリーセルＭＣのトランジスターに対して、ドレインをフローティング状態とし、コントロールゲート及びソースに高電源電位ＶＰ１及びＶＰ２をそれぞれ印加するように、不揮発性メモリーの各部を制御する。それにより、ブロック１のメモリーセルＭＣが、試験モードに移行する。

一方、ブロック２においては、ノンアクティブの行選択信号ＳＷ（ｊ＋１）〜ＳＷｋが供給されるワード線ドライバー４１が、基準電源電位ＶＳＳをワード線ＷＬ（ｊ＋１）〜ＷＬｋに出力する。また、ノンアクティブのソース線駆動信号ＳＳＬ２が入力されるソース線ドライバー５１が、基準電源電位ＶＳＳを出力する。

ワード線ドライバー４１から出力される基準電源電位ＶＳＳは、トランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターのゲートにも印加される。また、インバーター５２から出力される高電源電位ＶＰ１が、トランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加される。それにより、トランスミッションゲートＴＧがオフする。

また、ノンアクティブの列選択信号ＳＢ０〜ＳＢｎが入力されるスイッチ回路６０のトランジスターＱＮ０〜ＱＮｎがオフする。このように、メモリー制御回路７０は、選択されていないブロック２に含まれているメモリーセルＭＣのトランジスターに対して、ソース及びドレインをフローティング状態とし、コントロールゲートに基準電源電位ＶＳＳを印加するように、不揮発性メモリーの各部を制御する。従って、ブロック２のメモリーセルＭＣは、試験モードに移行しない。

＜不揮発性メモリーの検査方法２＞
次に、本発明の第２の実施形態に係る不揮発性メモリーの検査方法について、図１、図６、及び、図７を参照しながら説明する。
図７は、本発明の第２の実施形態に係る不揮発性メモリーの検査方法を示すフローチャートである。

図７に示すステップＳ２１において、メモリー制御回路７０が、不揮発性メモリーを消去モードに設定して、メモリーセルＭＣを消去状態にする。ここで、メモリー制御回路７０は、複数のブロックの内から１つのブロックを順次選択し、選択されたブロックを消去モードに設定して、選択されたブロックに含まれているメモリーセルＭＣを消去状態にしても良い。本実施形態においては、消去状態のメモリーセルＭＣにおけるデータを「０」と定義する。

ステップＳ２２において、メモリー制御回路７０が、複数のブロックの内から１つのブロックを順次選択し、選択されたブロックに含まれているメモリーセルＭＣを試験モードに設定する。即ち、メモリー制御回路７０は、選択されたブロックに含まれているメモリーセルＭＣのトランジスターに対して、ドレインをフローティング状態とし、コントロールゲート及びソースに高電源電位ＶＰ１及びＶＰ２をそれぞれ印加する一方、選択されていないブロックに含まれているメモリーセルＭＣのトランジスターに対しては、高電源電位ＶＰ１及びＶＰ２を印加しないように、不揮発性メモリーの各部を制御する。

それにより、選択されたブロックに不良メモリーセルが存在する場合には、不良メモリーセルのトランジスターにリーク電流が流れて、リーク電流によって発生したホットキャリアがフローティングゲート又は酸化膜に蓄積されることにより、トランジスターの閾値電圧が上昇する。一方、正常なメモリーセルは、ホットキャリアの影響を受けず、トランジスターの閾値電圧は変化しない。

ステップＳ２３において、メモリー制御回路７０が、メモリーセルＭＣを読み出しモードに設定して、メモリーセルＭＣからデータを読み出す。不揮発性メモリーの検査においては、メモリー制御回路７０が、不揮発性メモリーに含まれている複数のメモリーセルＭＣを順次指定するアドレス信号を生成しても良い。

ステップＳ２４において、オペレーター又はメモリー制御回路７０が、メモリーセルＭＣから読み出されたデータに基づいて、メモリーセルＭＣが正常であるか不良であるかを判定する。正常なメモリーセルにおいては、ドレイン電流の大きさが基準電流値よりも大きいので、データ「０」が読み出されるが、不良メモリーセルにおいては、ドレイン電流の大きさが基準電流値よりも小さくなっているので、データ「１」が読み出される。それにより、不良メモリーセルが存在するか否かが判明し、不良メモリーセルが存在する場合には、そのアドレスを知ることができる。

上記のステップＳ２２において、オペレーターが、ＩＣテスター等を用いて、少なくともソース線駆動回路５０に供給される電源電流を測定し、少なくともソース線駆動回路５０に供給される電源電流が定常状態において所定の値よりも大きいか否かに応じて、選択されたブロックに不良メモリーセルが存在するか否かを判定しても良い。

あるいは、高電源電位ＶＰ１とＶＰ２とが等しく、ワード線駆動回路４０及びソース線駆動回路５０に同一の高電源電位が供給される場合には、ワード線駆動回路４０及びソース線駆動回路５０に供給される電源電流が定常状態において所定の値よりも大きいか否かに応じて、選択されたブロックに不良メモリーセルが存在するか否かを判定しても良い。

その結果に応じて、ステップＳ２３において、メモリー制御回路７０が、不良メモリーセルが存在すると判定されたブロックに含まれているメモリーセルＭＣのみからデータを読み出すようにしても良い。そのようにすれば、ステップＳ２２において不良メモリーセルが存在しないと判定されたブロックについてはデータの読み出しを省略することにより、不揮発性メモリーの検査時間を短縮することができる。

本発明の第２の実施形態によれば、ブロック単位でメモリーセルＭＣの試験を行うことにより、メモリーセルＭＣを試験する際に電源回路２０（図１）等に瞬間的にかかる負荷を低減することができる。さらに、ブロック単位でメモリーセルＭＣの消去を行うようにすれば、メモリーセルＭＣを消去状態にする際に電源回路２０等に瞬間的にかかる負荷を低減することができる。

以上の実施形態においては、メモリーセルＭＣにおいてデータを記憶するトランジスターとしてＮチャネルＭＯＳトランジスターを用いる場合について説明したが、メモリーセルＭＣにおいてデータを記憶するトランジスターとしてＰチャネルＭＯＳトランジスターを用いても良い。その場合には、スイッチ回路６０においてもＮチャネルＭＯＳトランジスターの替りにＰチャネルＭＯＳトランジスターが用いられ、トランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターとＰチャネルＭＯＳトランジスターとが入れ替えられる。

また、他の電位に対して相対的な基準となる最も高い電位（基準電位）として、基準電源電位ＶＤＤが用いられる。基準電源電位ＶＤＤは、不揮発性メモリーの各部、及び、集積回路装置のＮ型半導体基板又はＮウエルに供給される。基準電源電位ＶＤＤは、如何なる値であっても良いが、基準電源電位ＶＤＤが接地電位０Ｖである場合には、例えば、−１．２Ｖ〜−１．８Ｖ程度のロジック電源電位ＶＳＳと、−３Ｖ程度のワード線昇圧電位ＶＵＰと、−１Ｖ程度のビット線電位ＶＢＬと、−５Ｖ〜−１０Ｖ程度の負の高電源電位ＶＰ１〜ＶＰ３とが用いられる。さらに、ローアクティブの行選択信号ＳＷ０〜ＳＷｍ、及び、ローアクティブの列選択信号ＳＢ０〜ＳＢｎが用いられる。なお、ホットキャリアは、電子ではなく正孔となる。

メモリーセルＭＣにおいてデータを記憶するトランジスターとしてＰチャネルＭＯＳトランジスターを用いる場合には、負の高電源電位ＶＰ１がワード線昇圧電位ＶＵＰよりも低く、かつ、負の高電源電位ＶＰ２が基準電源電位ＶＤＤよりも低く設定されることが望ましい。それにより、試験モードにおいて、不良メモリーセルのトランジスターにリーク電流を流してホットキャリアを発生させて、トランジスターの閾値電圧を変化させることができる。

さらに、負の高電源電位ＶＰ１及びＶＰ２が負の高電源電位ＶＰ３以下に設定されることが望ましい。それにより、試験モードにおいて、不良メモリーセルのトランジスターに大きなリーク電流を流して十分なホットキャリアを発生させて、試験時間を短縮することができる。具体的には、基準電源電位ＶＤＤと負の高電源電位ＶＰ１との間の電位差、及び、基準電源電位ＶＤＤと負の高電源電位ＶＰ２との間の電位差を、５Ｖ以上とすることが望ましく、例えば、７．５Ｖ又は８Ｖとしても良い。

以上においては、本発明をフラッシュメモリーに適用した実施形態について説明したが、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１…Ｐ型半導体基板、２…ソース、３…ドレイン、４…トンネル酸化膜、５…フローティングゲート、６…ゲート酸化膜、７…コントロールゲート、８、９…サイドウォール、１０…メモリーセルアレイ、２０…電源回路、３０…ワード線昇圧回路、４０…ワード線駆動回路、４１…ワード線ドライバー、４２…ＮチャネルＭＯＳトランジスター、４３…インバーター、５０…ソース線駆動回路、５１…ソース線ドライバー、５２…インバーター、６０…スイッチ回路、７０…メモリー制御回路、７０ａ…リファレンスセル、ＷＬ０〜ＷＬｍ…ワード線、ＳＬ０〜ＳＬｍ…ソース線、ＢＬ０〜ＢＬｎ…ビット線、ＴＧ…トランスミッションゲート、ＭＣ…メモリーセル、ＱＮ０〜ＱＮｎ…ＮチャネルＭＯＳトランジスター

Claims (10)

1. トランジスターが設けられたメモリーセルを含む不揮発性メモリーの検査方法であって、
   前記メモリーセルを消去状態にするステップ（ａ）と、
   前記トランジスターのドレインをフローティング状態とし、前記トランジスターのゲートに第１の電位を印加し、前記トランジスターのソースに第２の電位を印加するステップ（ｂ）と、
   前記メモリーセルからデータを読み出すステップ（ｃ）と、
   前記メモリーセルから読み出されたデータに基づいて、前記メモリーセルのトランジスターのドレイン側不純物拡散領域と半導体基板又はウェルとの間にリーク電流が流れる欠陥を不良として判定するステップ（ｄ）と、を備える不揮発性メモリーの検査方法。
2. 前記ステップ（ｃ）は、前記トランジスターのゲートに第３の電位を印加し、前記トランジスターのソースに基準電位を印加し、ドレイン電流の大きさに基づいて前記メモリーセルからデータを読み出すことを含み、
   前記トランジスターがＮチャネルトランジスターでは、前記第１の電位が前記第３の電位よりも高く、かつ、前記第２の電位が前記基準電位よりも高く設定され、前記トランジスターがＰチャネルトランジスターでは、前記第１の電位が前記第３の電位よりも低く、かつ、前記第２の電位が前記基準電位よりも低く設定される、請求項１記載の不揮発性メモリーの検査方法。
3. 前記ステップ（ａ）は、前記トランジスターのゲートに前記基準電位を印加し、前記トランジスターのソースに第４の電位を印加して、前記メモリーセルを消去状態にすることを含み、
   前記トランジスターがＮチャネルトランジスターでは、前記第１の電位及び前記第２の電位が前記第４の電位よりも高く設定され、前記トランジスターがＰチャネルトランジスターでは、前記第１の電位及び前記第２の電位が前記第４の電位よりも低く設定される、請求項２記載の不揮発性メモリーの検査方法。
4. ステップ（ｄ）が、前記メモリーセルから読み出されたデータが消去状態のメモリーセルにおけるデータと異なる場合に、前記メモリーセルが不良であると判定することを含む、請求項１〜３のいずれか１項記載の不揮発性メモリーの検査方法。
5. 不良であると判定されたメモリーセルを冗長メモリーセルに置き換えるステップ（ｅ）をさらに備える、請求項１〜４のいずれか１項記載の不揮発性メモリーの検査方法。
6. 前記不揮発性メモリーが、前記トランジスターのゲートを駆動するワード線駆動回路と、前記トランジスターのソースを駆動するソース線駆動回路とをさらに含み、
   ステップ（ｂ）が、少なくとも前記ソース線駆動回路に供給される電源電流が定常状態において所定の値よりも大きいか否かに応じて、前記不揮発性メモリーに不良メモリーセルが存在するか否かを判定することを含み、
   ステップ（ｃ）が、不良メモリーセルが存在すると判定された不揮発性メモリーに含まれているメモリーセルのみからデータを読み出すことを含む、請求項１〜５のいずれか１項記載の不揮発性メモリーの検査方法。
7. 前記不揮発性メモリーが、複数のブロックに分割された複数のメモリーセルを含み、
   ステップ（ｂ）が、前記複数のブロックの内から１つのブロックを順次選択し、選択されたブロックに含まれているメモリーセルのトランジスターのゲートに前記第１の電位を印加し、且つ前記メモリーセルのトランジスターのソースに前記第２の電位を印加する一方、選択されていないブロックに含まれているメモリーセルのトランジスターには、前記第１及び第２の電位を印加しないことを含む、請求項１〜５のいずれか１項記載の不揮発性メモリーの検査方法。
8. 前記不揮発性メモリーが、前記選択されたブロックに含まれているメモリーセルのトランジスターのゲートを駆動するワード線駆動回路と、前記選択されたブロックに含まれているメモリーセルのトランジスターのソースを駆動するソース線駆動回路とをさらに含み、
   ステップ（ｂ）が、少なくとも前記ソース線駆動回路に供給される電源電流が定常状態において所定の値よりも大きいか否かに応じて、前記選択されたブロックに不良メモリーセルが存在するか否かを判定することを含み、
   ステップ（ｃ）が、不良メモリーセルが存在すると判定されたブロックに含まれているメモリーセルのみからデータを読み出すことを含む、請求項７記載の不揮発性メモリーの検査方法。
9. トランジスターが設けられたメモリーセルと、
   前記トランジスターのゲートを駆動するワード線駆動回路と、
   前記トランジスターのソースを駆動するソース線駆動回路と、
   前記トランジスターのドレインに接続されたスイッチ回路と、
   前記スイッチ回路を介して前記トランジスターのドレインに接続可能なメモリー制御回路と、を備え、
   前記メモリー制御回路は、前記トランジスターのドレイン側不純物拡散領域と半導体基板又はウェルとの間にリーク電流が流れる欠陥を不良として判定するテストモードにおいて、前記ワード線駆動回路を制御して前記ゲートに第１の電位を印加させ、前記ソース線駆動回路を制御して前記ソースに第２の電位を印加させ、読み出しモードにおいて、前記ワード線駆動回路を制御して前記ゲートに第３の電位を印加させ、前記ソース線駆動回路を制御して前記ソースに基準電位を印加させ、前記スイッチ回路をオンさせて、ドレイン電流の大きさに基づいて前記メモリーセルからデータを読み出させ、前記メモリーセルのトランジスターがＮチャネルトランジスターでは、前記第１の電位が前記第３の電位よりも高く、かつ、前記第２の電位が前記基準電位よりも高く設定され、前記メモリーセルのトランジスターがＰチャネルトランジスターでは、前記第１の電位が前記第３の電位よりも低く、かつ、前記第２の電位が前記基準電位よりも低く設定される、集積回路装置。
10. 前記メモリー制御回路が、消去モードにおいて、前記スイッチ回路をオフさせて、前記ゲートに前記基準電位を印加するように前記ワード線駆動回路を制御すると共に、前記ソースに第４の電位を印加するように前記ソース線駆動回路を制御し、
    前記メモリーセルのトランジスターがＮチャネルトランジスターである場合に、前記第１の電位及び前記第２の電位が前記第４の電位より高く設定され、前記メモリーセルのトランジスターがＰチャネルトランジスターである場合に、前記第１の電位及び前記第２の電位が前記第４の電位よりも低く設定される、請求項９記載の集積回路装置。

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