KR20240106189A - 메모리 장치의 동작 방법 및 이를 수행하는 메모리 장치 - Google Patents

메모리 장치의 동작 방법 및 이를 수행하는 메모리 장치 Download PDF

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Abstract

복수의 워드 라인들과 연결되는 메모리 블록을 포함하는 메모리 장치의 동작 방법에서, 복수의 워드 라인들에 제1 구동 전압들을 인가하여, 메모리 블록에 대해 제1 동작을 수행한다. 제1 동작이 완료된 이후에, 복수의 워드 라인들에 인가된 제1 구동 전압들을 방전시키는 제1 리커버리 동작을 수행한다. 제1 리커버리 동작이 완료된 이후에, 복수의 워드 라인들에 제2 구동 전압들을 인가하여, 메모리 블록에 대해 제2 동작을 수행한다. 제1 리커버리 동작에서, 제1 구동 전압들에 의해 저장된 전하들 중 제1 전하들은 적어도 하나의 전하 재활용 워드 라인과 연결되는 전하 재활용 메모리 블록에 저장된다. 제2 동작에서, 전하 재활용 메모리 블록에 저장된 제1 전하들을 이용하여 복수의 워드 라인들에 제2 구동 전압들을 인가한다.

Description

메모리 장치의 동작 방법 및 이를 수행하는 메모리 장치{METHOD OF OPERATING MEMORY DEVICE AND MEMORY DEVICE PERFORMING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 메모리 장치의 동작 방법, 및 상기 동작 방법을 수행하는 메모리 장치에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
반도체 메모리 장치는 워드 라인 및 비트 라인과 연결되는 메모리 셀을 포함하며, 메모리 셀에 데이터를 기입하거나 메모리 셀에 기입된 데이터를 독출하는 경우에 워드 라인에 구동 전압이 인가된다. 기입/독출 동작이 완료되면 메모리 셀의 디스터브(disturbance)를 방지하기 위해 워드 라인에 대한 리커버리(recovery) 동작이 수행되며, 구동 전압의 인가에 의해 저장된 많은 양의 전하들이 방전(discharge)되어 버려지고 있다.
본 발명의 일 목적은 전력 효율이 향상될 수 있도록 메모리 장치에서 전하들을 효과적으로 재활용하는 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 동작 방법을 수행하는 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 복수의 워드 라인들과 연결되는 메모리 블록을 포함하는 메모리 장치의 동작 방법에서, 상기 복수의 워드 라인들에 제1 구동 전압들을 인가하여, 상기 메모리 블록에 대해 제1 동작을 수행한다. 상기 제1 동작이 완료된 이후에, 상기 복수의 워드 라인들에 인가된 상기 제1 구동 전압들을 방전시키는 제1 리커버리 동작을 수행한다. 상기 제1 리커버리 동작이 완료된 이후에, 상기 복수의 워드 라인들에 제2 구동 전압들을 인가하여, 상기 메모리 블록에 대해 제2 동작을 수행한다. 상기 제1 리커버리 동작에서, 상기 제1 구동 전압들에 의해 저장된 전하들 중 제1 전하들은 적어도 하나의 전하 재활용 워드 라인과 연결되는 전하 재활용 메모리 블록에 저장된다. 상기 제2 동작에서, 상기 전하 재활용 메모리 블록에 저장된 상기 제1 전하들을 이용하여 상기 복수의 워드 라인들에 상기 제2 구동 전압들을 인가한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는 메모리 셀 어레이, 전압 생성기 및 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드 라인들과 연결되는 메모리 블록, 및 적어도 하나의 전하 재활용 워드 라인과 연결되는 전하 재활용 메모리 블록을 포함한다. 상기 전압 생성기는 상기 복수의 워드 라인들에 인가되는 복수의 구동 전압들을 생성한다. 상기 제어 회로는 상기 메모리 셀 어레이 및 상기 전압 생성기의 동작을 제어하여, 상기 복수의 워드 라인들에 제1 구동 전압들을 인가하여 상기 메모리 블록에 대해 제1 동작을 수행하고, 상기 제1 동작이 완료된 이후에 상기 복수의 워드 라인들에 인가된 상기 제1 구동 전압들을 방전시키는 제1 리커버리 동작을 수행하며, 상기 제1 리커버리 동작이 완료된 이후에 상기 복수의 워드 라인들에 제2 구동 전압들을 인가하여 상기 메모리 블록에 대해 제2 동작을 수행한다. 상기 제1 리커버리 동작에서, 상기 제1 구동 전압들에 의해 저장된 전하들 중 제1 전하들은 적어도 하나의 전하 재활용 워드 라인과 연결되는 전하 재활용 메모리 블록에 저장된다. 상기 제2 동작에서, 상기 전하 재활용 메모리 블록에 저장된 상기 제1 전하들을 이용하여 상기 복수의 워드 라인들에 상기 제2 구동 전압들을 인가한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 복수의 워드 라인들과 연결되는 메모리 블록을 포함하는 메모리 장치의 동작 방법에서, 상기 복수의 워드 라인들에 제1 구동 전압들을 인가하여, 상기 메모리 블록에 대해 제1 동작을 수행한다. 상기 제1 동작이 완료된 이후에, 상기 복수의 워드 라인들에 인가된 상기 제1 구동 전압들을 방전시키는 제1 리커버리 동작을 수행한다. 상기 제1 리커버리 동작이 완료된 이후에, 상기 복수의 워드 라인들에 제2 구동 전압들을 인가하여, 상기 메모리 블록에 대해 제2 동작을 수행한다. 상기 제1 리커버리 동작을 수행하는데 있어서, 상기 복수의 워드 라인들과 상기 전하 재활용 워드 라인을 전기적으로 연결시킨다. 상기 제1 구동 전압들에 의해 저장된 전하들 중 제1 전하들을 적어도 하나의 전하 재활용 워드 라인과 연결되는 전하 재활용 메모리 블록에 저장하여, 상기 복수의 워드 라인들의 전압 레벨을 감소시키는 제1 방전 동작을 수행한다. 상기 복수의 워드 라인들과 상기 전하 재활용 워드 라인을 전기적으로 분리시킨다. 상기 복수의 워드 라인들의 전압 레벨을 추가적으로 감소시키는 제2 방전 동작을 수행한다. 상기 제2 동작을 수행하는데 있어서, 상기 복수의 워드 라인들과 상기 전하 재활용 워드 라인을 전기적으로 연결시킨다. 상기 전하 재활용 메모리 블록에 저장된 상기 제1 전하들을 이용하여 상기 복수의 워드 라인들에 상기 제2 구동 전압들을 인가하여, 상기 복수의 워드 라인들의 전압 레벨을 증가시키는 제1 충전 동작을 수행한다. 상기 복수의 워드 라인들과 상기 전하 재활용 워드 라인을 전기적으로 분리시킨다. 전하 펌프와 상기 전하 재활용 워드 라인을 전기적으로 연결시킨다. 상기 전하 펌프를 이용하여 상기 복수의 워드 라인들의 전압 레벨을 추가적으로 증가시키는 제2 충전 동작을 수행한다. 상기 제1 방전 동작에서 전하 공유(charge sharing)에 의해 상기 제1 전하들이 상기 전하 재활용 워드 라인을 통해 상기 전하 재활용 메모리 블록으로 이동하고, 상기 제1 충전 동작에서 전하 공유에 의해 상기 제1 전하들이 상기 전하 재활용 워드 라인을 통해 상기 복수의 워드 라인들로 이동한다.
상기와 같은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법 및 메모리 장치에서는, 리커버리 동작에서 방전되어 버려지는 전하들을 전하 재활용 메모리 블록의 커패시턴스를 이용하여 저장하고, 전하 재활용 메모리 블록에 저장된 전하들을 후속 동작에서 이용하도록 복수의 워드 라인들로 전달할 수 있다. 또한, 복수의 워드 라인들에 전달하고 전하 재활용 메모리 블록에 남아 있는 전하들을 전하 펌프의 구동에 이용하도록 전하 펌프로 전달할 수 있다. 따라서, 복잡한 제어 과정 및 추가 면적 없이 효과적으로 전하 재활용이 가능하고, 메모리 장치의 전력 효율이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 4는 도 3을 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 5a 및 5b는 도 2의 메모리 장치에 포함되는 메모리 셀 어레이 및 전하 재활용 제어 회로의 일 예를 나타내는 도면들이다.
도 6은 도 1의 메모리 장치의 동작 방법의 구체적인 일 예를 나타내는 순서도이다.
도 7은 도 6의 제1 독출 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 8은 도 6의 제1 리커버리 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 9는 도 6의 제2 독출 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 10은 도 7, 8 및 9의 동작들을 설명하기 위한 도면이다.
도 11은 도 6의 제1 리커버리 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 12는 도 6의 제2 독출 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 13은 도 11 및 12의 동작들을 설명하기 위한 도면이다.
도 14는 도 1의 메모리 장치의 동작 방법의 구체적인 일 예를 나타내는 순서도이다.
도 15는 도 14의 제1 프로그램 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 16은 도 14의 제1 리커버리 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 17은 도 14의 제1 프로그램 검증 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 18은 도 15, 16 및 17의 동작들을 설명하기 위한 도면이다.
도 19는 도 14의 제1 리커버리 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 20은 도 14의 제1 프로그램 검증 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 21은 도 19 및 20의 동작들을 설명하기 위한 도면이다.
도 22는 도 1의 메모리 장치의 동작 방법의 구체적인 일 예를 나타내는 순서도이다.
도 23a 및 23b는 본 발명의 실시예들에 따른 메모리 장치의 동작 방법과 관련된 프로그램 동작을 설명하기 위한 도면들이다.
도 24는 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 25, 26 및 27은 도 24의 메모리 장치의 동작 방법의 구체적인 예들을 나타내는 순서도들이다.
도 28은 본 발명의 실시예들에 따른 메모리 장치 및 이를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 29는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 장치의 동작 방법은, 복수의 워드 라인들과 연결되는 메모리 블록 및 적어도 하나의 전하 재활용 워드 라인과 연결되는 전하 재활용 메모리 블록을 포함하는 메모리 장치에 의해 수행된다. 예를 들어, 상기 메모리 장치는 비휘발성 메모리 장치이며, 다만 본 발명은 이에 한정되지 않는다. 상기 메모리 장치의 구조는 도 2 등을 참조하여 후술하도록 한다. 본 발명의 실시예들에 따른 메모리 장치의 동작 방법은 전하 재활용 방법으로 지칭될 수도 있다.
본 발명의 실시예들에 따른 메모리 장치의 동작 방법에서, 상기 복수의 워드 라인들에 제1 구동 전압들을 인가하여, 상기 메모리 블록에 대해 제1 동작을 수행한다(단계 S100). 예를 들어, 상기 제1 동작은 상기 메모리 블록에 포함되는 페이지에 대해 수행되는 독출 동작 또는 프로그램 동작이며, 다만 본 발명은 이에 한정되지 않는다.
상기 제1 동작이 완료된 이후에, 상기 복수의 워드 라인들에 인가된 상기 제1 구동 전압들을 방전시키는 제1 리커버리 동작을 수행한다(단계 S200). 상기 제1 동작을 수행하는 동안에 상기 복수의 워드 라인들에 인가된 상기 제1 구동 전압들에 의해 상기 복수의 워드 라인들에 전하들이 저장되고, 상기 전하들을 그대로 방치하면 독출/프로그램 동작이 완료된 메모리 셀에 디스터브(disturbance)가 발생할 수 있으며, 따라서 상기 전하들을 방전시킬 필요가 있다. 본 발명의 실시예들에 따르면, 상기 제1 리커버리 동작에서 상기 제1 구동 전압들에 의해 저장된 전하들 중 일부 또는 전부인 제1 전하들은 상기 전하 재활용 워드 라인을 통해 상기 전하 재활용 메모리 블록에 저장될 수 있다.
상기 제1 리커버리 동작이 완료된 이후에, 상기 복수의 워드 라인들에 제2 구동 전압들을 인가하여, 상기 메모리 블록에 대해 제2 동작을 수행할 수 있다(단계 S200). 예를 들어, 상기 제2 동작은 상기 메모리 블록에 포함되는 페이지에 대해 수행되는 독출 동작, 프로그램 검증 동작 또는 프로그램 동작이며, 다만 본 발명은 이에 한정되지 않는다. 본 발명의 실시예들에 따르면, 상기 제2 동작에서 상기 전하 재활용 메모리 블록에 저장된 상기 제1 전하들을 이용하여 상기 복수의 워드 라인들에 상기 제2 구동 전압들을 인가할 수 있다.
일 실시예에서, 단계 S200에서 수행되는 상기 제1 전하들을 상기 전하 재활용 메모리 블록에 저장하는 동작, 및 단계 S300에서 수행되는 상기 제1 전하들을 이용하여 상기 제2 구동 전압들을 인가하는 동작은 전하 공유(charge sharing)에 의해 수행될 수 있다. 예를 들어, 상기 제1 전하들을 상기 전하 재활용 메모리 블록에 저장하는 동작 및 상기 제1 전하들을 이용하여 상기 제2 구동 전압들을 인가하는 동작은, 상기 전하 재활용 메모리 블록에 포함되는 전하 재활용 메모리 셀들의 커패시턴스(capacitance), 및 상기 전하 재활용 워드 라인의 커패시턴스를 이용하여 수행될 수 있다.
일 실시예에서, 효율적인 전하 재활용을 수행하기 위해, 상기 메모리 블록의 커패시턴스와 상기 전하 재활용 메모리 블록의 커패시턴스의 비율은 약 1:1로 설정될 수 있다.
일 실시예에서, 상기 전하 재활용 메모리 블록 및 상기 전하 재활용 메모리 셀들은 데이터가 저장되지 않는 더미 메모리 블록 및 더미 메모리 셀들이고, 상기 전하 재활용 워드 라인은 더미 워드 라인일 수 있다.
메모리 장치에서, 기입/독출 동작 수행 시에 구동 전압들에 의해 워드 라인들이 셋업(set-up)되고, 이후에 기입/독출 동작이 완료되면 메모리 셀의 디스터브를 방지하기 위해 리커버리 동작(즉, 방전 동작)이 수행되고 있다. 이 때, 구동 전압들에 의해 저장된 많은 양의 전하들이 버려지고, 특히 고전압을 생성하기 위해 필요한 에너지를 고려하면 전력 효율이 더욱 안 좋아지는 문제가 있었다.
본 발명의 실시예들에 따른 메모리 장치의 동작 방법에서는, 상기 리커버리 동작에서 방전되어 버려지는 전하들을 상기 전하 재활용 메모리 블록의 커패시턴스를 이용하여 저장하고, 상기 전하 재활용 메모리 블록에 저장된 전하들을 후속 동작에서 이용하도록 상기 복수의 워드 라인들로 전달할 수 있다. 또한, 상기 복수의 워드 라인들에 전달하고 상기 전하 재활용 메모리 블록에 남아 있는 전하들을 전하 펌프의 구동에 이용하도록 상기 전하 펌프로 전달할 수 있다. 따라서, 복잡한 제어 과정 및 추가 면적 없이 효과적으로 전하 재활용이 가능하고, 상기 메모리 장치의 전력 효율이 향상될 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(500)는 메모리 셀 어레이(510), 전압 생성기(550) 및 제어 회로(560)를 포함한다. 메모리 장치(500)는 어드레스 디코더(520), 페이지 버퍼 회로(530) 및 데이터 입출력 회로(540)를 더 포함할 수 있다. 예를 들어, 메모리 장치(500)는 비휘발성 메모리 장치이고, 특히 NAND 플래시 메모리 장치일 수 있다.
메모리 셀 어레이(510)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 어드레스 디코더(520)와 연결된다. 또한, 메모리 셀 어레이(510)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(530)와 연결된다. 메모리 셀 어레이(510)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(510)는 각각 메모리 셀들을 포함하는 복수의 메모리 블록들(BLK1, BLK2, ..., BLKz)로 구분될 수 있다. 또한, 메모리 블록들(BLK1~BLKz) 각각은 복수의 페이지들로 구분될 수 있다. 메모리 셀 어레이(510)는 전하 재활용 메모리 블록(BLKCR), 즉 더미 메모리 블록을 더 포함할 수 있다. 예를 들어, 채널 홀의 크기가 가장 작은 가장 하부의 메모리 블록이 전하 재활용 메모리 블록(BLKCR)으로 설정될 수 있다.
일 실시예에서, 도 3 및 4를 참조하여 후술하는 것처럼, 메모리 셀 어레이(510)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(510)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 셀 스트링들, 예를 들어 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(560)는 외부(예를 들어, 도 28의 메모리 컨트롤러(20))로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 메모리 장치(500)의 프로그램 루프, 소거 루프 및 독출 동작을 제어한다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(560)는 커맨드(CMD)에 기초하여 전압 생성기(550)를 제어하기 위한 제어 신호들(CON) 및 페이지 버퍼 회로(530)를 제어하기 위한 제어 신호들(PBC)을 생성하고, 어드레스(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(560)는 로우 어드레스(R_ADDR)를 어드레스 디코더(520)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(540)에 제공할 수 있다.
제어 회로(560)는 도 1을 참조하여 상술한 본 발명의 실시예들에 따른 동작 방법을 수행하도록 어드레스 디코더(520), 페이지 버퍼 회로(530), 데이터 입출력 회로(540) 및 전압 생성기(550)를 제어할 수 있다. 예를 들어, 제어 회로(560)는 구성요소들(520, 530, 540, 550)을 제어하여, 워드 라인들에 제1 구동 전압들을 인가하여 하나의 메모리 블록에 대해 제1 동작을 수행하고, 상기 제1 동작이 완료된 이후에 상기 워드 라인들에 인가된 상기 제1 구동 전압들을 방전시키는 제1 리커버리 동작을 수행하며, 상기 제1 리커버리 동작이 완료된 이후에 상기 워드 라인들에 제2 구동 전압들을 인가하여 상기 메모리 블록에 대해 제2 동작을 수행할 수 있다. 상기 제1 리커버리 동작에서 전하들이 전하 재활용 메모리 블록(BLKCR)에 저장되고, 상기 제2 동작에서 상기 저장된 전하들을 이용하여 상기 워드 라인들을 셋업할 수 있다.
제어 회로(560)는 도 1을 참조하여 상술한 본 발명의 실시예들에 따른 동작 방법을 수행하기 위한 전하 재활용 제어 회로(562)를 포함할 수 있다. 전하 재활용 제어 회로(562)의 예시적인 구성에 대해서는 도 5를 참조하여 후술하도록 한다.
어드레스 디코더(520)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(510)와 연결된다. 예를 들어, 소거/프로그램/독출 동작 시에, 어드레스 디코더(520)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 워드 라인들(WL) 중 적어도 하나, 복수의 스트링 선택 라인들(SSL) 중 적어도 하나 및 복수의 접지 선택 라인들(GSL) 중 적어도 하나를 선택 워드 라인, 선택 스트링 선택 라인 및 선택 접지 선택 라인으로 각각 결정할 수 있다.
전압 생성기(550)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 메모리 장치(500)의 동작에 필요한 구동 전압들(VS)을 생성할 수 있다. 구동 전압들(VS)은 어드레스 디코더(520)를 통해 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)에 인가될 수 있다. 예를 들어, 구동 전압들(VS)은 독출 동작에서 필요한 독출 전압(VRD), 독출 금지 전압(VRDI) 등과, 프로그램 루프에 필요한 프로그램 전압(VPGM), 프로그램 금지 전압(VPGMI), 프로그램 검증 전압(VVF) 등을 포함할 수 있다. 또한, 전압 생성기(550)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 소거 동작에 필요한 소거 전압(VERS)을 생성할 수 있다. 예를 들어, 전압 생성기(550)는 구동 전압들(VS)을 생성하는데 이용되는 전하 펌프(552)를 포함할 수 있다.
예를 들어, 독출 동작 시에, 전압 생성기(550)는 어드레스 디코더(520)를 통해 상기 선택 워드 라인에 독출 전압(VRD)을 인가하고, 비선택 워드 라인들에는 독출 금지 전압(VRDI)을 인가할 수 있다. 예를 들어, 프로그램 동작 시에, 전압 생성기(550)는 어드레스 디코더(520)를 통해 상기 선택 워드 라인에 프로그램 전압(VPGM)을 인가하고, 상기 비선택 워드 라인들에는 프로그램 금지 전압(VPGMI)을 인가할 수 있다. 예를 들어, 프로그램 검증 동작 시에, 전압 생성기(550)는 어드레스 디코더(520)를 통해 상기 선택 워드 라인에 프로그램 검증 전압(VVF)을 인가하고, 상기 비선택 워드 라인들에는 검증 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(530)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(510)와 연결될 수 있다. 페이지 버퍼 회로(530)는 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 회로(530)는 메모리 셀 어레이(510)에 프로그램 될 기입 데이터(DAT)를 저장하거나 혹은 메모리 셀 어레이(510)로부터 감지된 독출 데이터(DAT)를 저장할 수 있다. 즉, 페이지 버퍼 회로(530)는 메모리 장치(500)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다.
데이터 입출력 회로(540)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(530)와 연결될 수 있다. 데이터 입출력 회로(540)는 컬럼 어드레스(C_ADDR)에 응답하여, 기입 데이터(DAT)를 페이지 버퍼 회로(530)를 거쳐서 메모리 셀 어레이(510)에 제공하거나 혹은 독출 데이터(DAT)를 메모리 셀 어레이(510)로부터 페이지 버퍼 회로(530)를 거쳐서 출력할 수 있다.
도 3은 도 2의 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 3을 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 셀 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(DR1, DR2, DR3)을 따라 신장된 구조물들을 포함한다. 기판(111)의 제1 면(예를 들어, 상면)에 실질적으로 평행하면서 서로 교차하는 두 방향들을 각각 제1 방향(DR1) 및 제2 방향(DR2)으로, 기판(111)의 제1 면에 실질적으로 수직한 방향을 제3 방향(DR3)으로 정의한다. 예를 들면, 제1 방향(DR1) 및 제2 방향(DR2)은 실질적으로 서로 수직하게 교차할 수 있다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들어, 기판(111)은 붕소(B, boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있다. 이하에서, 기판(111)은 P-웰인 것으로 가정한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, 제2 방향(DR2)을 따라 복수의 도핑 영역들(311, 312, 313, 314)이 형성된다. 예를 들어, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 N-타입의 도전체로 형성될 수 있다. 이하에서, 복수의 도핑 영역들(311~314)은 N-타입을 갖는 것으로 가정한다. 그러나 복수의 도핑 영역들(311~314)은 N-타입을 갖는 것으로만 한정되지 않는다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제1 방향(DR1)을 따라 신장되는 복수의 절연 물질들(112)이 제3 방향(DR3)을 따라 순차적으로 제공된다. 예를 들어, 복수의 절연 물질들(112)은 제3 방향(DR3)을 따라 특정 거리만큼 이격되어 형성될 수 있다. 예를 들어, 복수의 절연 물질들(112)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제1 방향(DR1)을 따라 순차적으로 배치되며 제3 방향(DR3)을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113)이 형성된다. 예를 들어, 복수의 필라들(113)은 복수의 절연 물질들(112)을 관통하여 기판(111)과 연결될 수 있다. 또한, 복수의 필라들(113)은 도핑 영역들(312, 313) 사이의 기판 상에, 및 도핑 영역들(313, 314) 사이의 기판 상에도 형성된다.
일 실시예에서, 각 필라(113)는 복수의 물질들로 구성될 수 있다. 예를 들어, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 셀 스트링의 채널이 형성되는 영역으로 기능할 수 있다. 예를 들어, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(113)의 표면층(114)은 P-타입 실리콘을 포함하는 것으로 가정한다. 그러나 각 필라(113)의 표면층(114)은 P-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들어, 각 필라(113)의 내부층(115)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들어, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.
도핑 영역들(311, 312) 사이의 영역에서, 복수의 절연 물질들(112), 복수의 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예를 들어, 제3 방향(DR3)을 따라 제공되는 마지막 절연 물질(112)의 제3 방향(DR3) 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 복수의 제1 도전 물질들(211, 221, 231, 241, 251, 261, 271, 281, 291)이 제공된다. 예를 들어, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제1 방향(DR1)을 따라 신장되는 제1 도전 물질(211)이 제공될 수 있다. 구체적으로, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제1 방향(DR1)으로 신장되는 제1 도전 물질(211)이 제공될 수 있다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제1 방향(DR1)을 따라 신장되는 제1 도전 물질이 제공된다. 예를 들어, 절연 물질들(112) 사이에, 제1 방향(DR1)으로 신장되는 제1 도전 물질들(221~281)이 제공될 수 있다. 예를 들어, 제1 도전 물질들(211~291)은 금속 물질일 수 있다. 예를 들어, 제1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
도핑 영역들(312, 313) 사이의 영역에서, 그리고 도핑 영역들(313, 314) 사이의 영역에서, 도핑 영역들(311, 312) 사이의 영역 상의 구조물과 동일한 구조물이 제공될 수 있다.
복수의 필라들(113) 상에 복수의 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, 제2 방향(DR2)으로 신장된 복수의 제2 도전 물질들(331, 332, 333)이 제공된다. 제2 도전 물질들(331~333)은 제1 방향(DR1)을 따라 순차적으로 배치된다. 제2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인(320)과 연결된다. 예를 들어, 드레인들(320) 및 제2 방향(DR2)으로 신장된 제2 도전 물질들(331~333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예를 들어, 제2 도전 물질들(331~333)은 금속 물질들일 수 있다. 예를 들어, 제2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
도 3의 예에서, 제1 도전 물질들(211~291)은 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 형성할 수 있다. 제2 도전 물질들(331~333)은 비트 라인들(BL)을 형성할 수 있다.
도 4는 도 3을 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 4에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 4를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(NS11, NS12, NS13, NS21, NS22, NS23, NS31, NS32, NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 비트 라인들(BL1~BL3)은 도 3의 제2 도전 물질들(331~333)에 대응할 수 있고, 도 3의 도핑 영역들(311~314)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 수 있다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1~MC8)은 각각 상응하는 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 열을 형성하고, 하나의 스트링 선택 라인에 연결되는 셀 스트링들은 하나의 행을 형성한다. 예를 들어, 제1 비트 라인(BL1)에 연결된 셀 스트링들(NS11, NS21, NS31)은 제1 열을 형성하고, 제1 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(NS11, NS12, NS13)은 제1 행을 형성할 수 있다.
수직형(또는 3차원) 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
한편, NAND 플래시 메모리 장치에 기초하여 본 발명의 실시예들에 따른 메모리 장치를 설명하였으나, 본 발명은 이에 한정되지 않으며, 특정 동작 시에 워드 라인 셋업 동작 및 리커버리 동작을 수행하고 전하 재활용을 위한 전하 재활용 메모리 블록을 포함하는 임의의 메모리 장치에 대해 적용될 수 있다. 예를 들어, 본 발명의 실시예들에 따른 메모리 장치는 PRAM(phase-change Random Access Memory), RRAM(resistance random access memory), MRAM(magnetic random access memory), FRAM(ferroelectric random access memory), NFGM(nano floating gate nemory), PoRAM(polymer random access memory) 등과 같은 임의의 다른 비휘발성 메모리 장치일 수도 있고, DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 임의의 휘발성 메모리 장치일 수도 있다.
도 5a 및 5b는 도 2의 메모리 장치에 포함되는 메모리 셀 어레이 및 전하 재활용 제어 회로의 일 예를 나타내는 도면들이다.
도 5a를 참조하면, 메모리 셀 어레이(510)는 전하 재활용 메모리 블록(BLKCR) 및 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다.
전하 재활용 메모리 블록(BLKCR)은 전하 재활용 워드 라인(WL_BLKCR), 즉 더미 워드 라인과 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 워드 라인들(WL_BLK1, WL_BLK2, ..., WL_BLKz)과 각각 연결될 수 있다. 복수의 워드 라인들(WL_BLK1~WL_BLKz)은 복수의 스위칭 제어 신호들(SCS1, SCS2, ..., SCSz)에 의해 온/오프되는 복수의 패스 트랜지스터들(TP1, TP2, ..., TPz)을 통해 글로벌 워드 라인(GWL)과 선택적으로 연결될 수 있다. 예를 들어, 패스 트랜지스터들(TP1~TPz)은 어드레스 디코더(도 2의 520)에 포함되는 구성일 수 있다.
전하 재활용 제어 회로(562)는 제1 트랜지스터(TRC1) 및 제어 신호 생성기(564)를 포함하며, 제2 트랜지스터(TRC2)를 더 포함할 수 있다. 전하 재활용 워드 라인(WL_BLKCR)은 제1 제어 신호(RC1)에 의해 온/오프되는 제1 트랜지스터(TRC1)를 통해 복수의 워드 라인들(WL_BLK1~WL_BLKz) 중 하나와 선택적으로 연결되고, 제2 제어 신호(RC2)에 의해 온/오프되는 제2 트랜지스터(TRC2)를 통해 전하 펌프(552)와 선택적으로 연결될 수 있다. 다시 말하면, 제1 트랜지스터(TRC1)는 제1 제어 신호(RC1)에 기초하여 전하 재활용 워드 라인(WL_BLKCR)과 복수의 워드 라인들(WL_BLK1~WL_BLKz) 중 하나를 전기적으로 연결시키고, 제2 트랜지스터(TRC2)는 제2 제어 신호(RC2)에 기초하여 전하 재활용 워드 라인(WL_BLKCR)과 전하 펌프(552)를 전기적으로 연결시킬 수 있다. 제어 신호 생성기(564)는 제1 및 제2 제어 신호들(RC1, RC2)을 생성할 수 있다.
예를 들어, 메모리 블록(BLK1)에 대해 본 발명의 실시예들에 따른 동작 방법이 수행되는 경우에, 패스 트랜지스터(TP1) 및 제1 트랜지스터(TRC1)가 턴온되어 워드 라인(WL_BLK1)과 전하 재활용 워드 라인(WL_BLKCR)이 전기적으로 연결되며, 전하 공유에 의해 워드 라인(WL_BLK1)에 저장된 전하들이 전하 재활용 워드 라인(WL_BLKCR)을 통해 전하 재활용 메모리 블록(BLKCR)으로 이동하여 저장되거나, 전하 공유에 의해 전하 재활용 메모리 블록(BLKCR)에 저장된 전하들이 전하 재활용 워드 라인(WL_BLKCR)을 통해 워드 라인(WL_BLK1)으로 이동할 수 있다.
전하 펌프(552)는 구동 전압들(VS)을 생성하는데 이용되는 전하 펌프 전압(VP)을 생성할 수 있다. 예를 들어, 제2 트랜지스터(TRC2)가 턴온되어 전하 재활용 워드 라인(WL_BLKCR)과 전기적으로 연결된 경우에, 전하 펌프(552)는 전하 재활용 메모리 블록(BLKCR)으로부터 공급되는 전하들에 기초하여 전하 펌프 전압(VP)을 생성할 수 있다. 제2 트랜지스터(TRC2)가 턴오프되어 전하 재활용 워드 라인(WL_BLKCR)과 전기적으로 연결되지 않은 경우에, 전하 펌프(552)는 자체적으로 전하 펌프 전압(VP)을 생성할 수 있다.
도 5b를 참조하면, 메모리 블록(BLK1)은 복수의 페이지들(PG11, PG12, ..., PG1k)을 포함할 수 있다. 이하 도 5a와 중복되는 설명은 생략한다.
복수의 페이지들(PG11~PG1k)은 복수의 워드 라인들(WL_PG11, WL_PG12, ..., WL_PG1k)과 각각 연결될 수 있다. 복수의 워드 라인들(WL_PG11~WL_PG1k)은 복수의 스위칭 제어 신호들(SCS11, SCS12, ..., SCS1k)에 의해 온/오프되는 복수의 패스 트랜지스터들(TP11, TP12, ..., TP1k)을 통해 글로벌 워드 라인(GWL)과 선택적으로 연결될 수 있다. 예를 들어, 복수의 워드 라인들(WL_PG11~WL_PG1k)은 도 5a의 워드 라인(WL_BLK1)에 포함되고, 복수의 스위칭 제어 신호들(SCS11~SCS1k) 및 복수의 패스 트랜지스터들(TP11~TP1k)은 각각 도 5a의 스위칭 제어 신호(SCS1) 및 패스 트랜지스터(TP1)에 포함될 수 있다.
본 발명의 실시예들에서, 독출 동작 및 프로그램 동작은 페이지 단위로 수행되며, 따라서 메모리 블록(BLK1)에 대해 본 발명의 실시예들에 따른 동작 방법이 수행되고 페이지(PG11)에 대해 단계 S100의 상기 제1 동작이 수행되는 경우에, 워드 라인(WL_PG11)이 선택 워드 라인이고 워드 라인들(WL_PG12~WL_PG1k)이 비선택 워드 라인일 수 있다.
한편, 도시하지는 않았으나, 나머지 메모리 블록들(BLK2~BLKz)도 메모리 블록(BLK1)과 유사하게 구현될 수 있다.
이하에서는 메모리 블록(BLK1)에 대해 전하 재활용이 수행되는 경우에 기초하여 본 발명의 실시예들을 설명하도록 한다.
도 6은 도 1의 메모리 장치의 동작 방법의 구체적인 일 예를 나타내는 순서도이다.
도 1, 5b 및 6을 참조하면, 단계 S100에서, 메모리 블록(BLK1)에 포함되고 복수의 워드 라인들(WL_PG11~WL_PG1k) 중 제1 워드 라인(WL_PG11)과 연결되는 제1 페이지(PG11)에 대해 제1 독출 동작을 수행할 수 있다(단계 S110). 단계 S200에서, 복수의 워드 라인들(WL_PG11~WL_PG1k)에 대해 제1 리커버리 동작을 수행할 수 있다(단계 S210). 단계 S300에서, 메모리 블록(BLK1)에 포함되고 복수의 워드 라인들(WL_PG11~WL_PG1k) 중 제1 워드 라인(WL_PG11)과 다른 제2 워드 라인(WL_PG12)과 연결되는 제2 페이지(PG12)에 대해 제2 독출 동작을 수행할 수 있다(단계 S310). 다시 말하면, 도 6은 상기 제1 동작이 상기 제1 독출 동작이고 상기 제2 동작이 상기 제2 독출 동작인 실시예를 나타낸다.
도 7은 도 6의 제1 독출 동작을 수행하는 단계의 일 예를 나타내는 순서도이다. 도 8은 도 6의 제1 리커버리 동작을 수행하는 단계의 일 예를 나타내는 순서도이다. 도 9는 도 6의 제2 독출 동작을 수행하는 단계의 일 예를 나타내는 순서도이다. 도 10은 도 7, 8 및 9의 동작들을 설명하기 위한 도면이다.
도 6, 7 및 10을 참조하면, 단계 S110에서, 제1 워드 라인(WL_PG11), 즉 선택 워드 라인에 독출 전압(VRD)을 인가할 수 있다(단계 S111). 복수의 워드 라인들(WL_PG11~WL_PG1k) 중 제1 워드 라인(WL_PG11)을 제외한 워드 라인들(WL_PG21~WL_PG1k), 즉 비선택 워드 라인들에 독출 금지 전압(VRDI)을 인가할 수 있다(단계 S113).
예를 들어, 도 10의 시간 t11부터 t13까지의 제1 독출 구간(TRD1)이 단계 S110의 상기 제1 독출 동작이 수행되는 구간을 나타낸다. 도 10 및 이후의 도면에서, 'V_WL_BLK'는 전하 재활용의 수행 대상인 메모리 블록(BLK1)과 연결되는 워드 라인들(WL_PG11~WL_PG1k)의 전압 레벨 변화를 나타내고, 'V_WL_BLKCR'은 전하 재활용 메모리 블록(BLKCR)과 연결되는 전하 재활용 워드 라인(WL_BLKCR)의 전압 레벨 변화를 나타낸다. 'V_WL_BLK'에서, 실선으로 도시된 'V_WL_sel'은 선택 워드 라인의 전압 레벨 변화를 나타내고, 점선으로 도시된 'V_WL_un'은 비선택 워드 라인의 전압 레벨 변화를 나타낸다.
제1 독출 구간(TRD1)의 시간 t11부터 t12까지의 구간에서, 상기 제1 독출 동작을 수행하기 위해 워드 라인들(WL_PG11~WL_PG1k)이 셋업될 수 있다. 예를 들어, 동작 초기에는 전하 재활용 메모리 블록(BLKCR)에 전하들이 저장되어 있지 않으며, 따라서 전하 공유에 의한 전하들의 이동 없이 워드 라인들(WL_PG11~WL_PG1k)이 셋업될 수 있으나, 본 발명은 이에 한정되지 않는다.
이후에, 제1 독출 구간(TRD1)의 시간 t12부터 t13까지의 구간에서, 상기 선택 워드 라인에 인가되는 독출 전압(VRD) 및 상기 비선택 워드 라인들에 인가되는 독출 금지 전압(VRDI)에 기초하여 제1 페이지(PG11)에 저장된 데이터를 독출할 수 있다. 데이터를 독출하는 구체적인 과정은 해당 기술 분야에서 통상의 지식을 가진 자에게 널리 알려져 있으므로 상세한 설명은 생략하도록 한다.
도 6, 8 및 10을 참조하면, 단계 S210에서, 메모리 블록(BLK1)과 연결된 복수의 워드 라인들(WL_PG11~WL_PG1k)과 전하 재활용 워드 라인(WL_BLKCR)을 전기적으로 연결시킬 수 있다(단계 S211). 예를 들어, 도 5b의 제1 트랜지스터(TRC1) 및 복수의 패스 트랜지스터들(TP11~TP1k)을 턴온시킬 수 있다.
복수의 워드 라인들(WL_PG11~WL_PG1k)과 전하 재활용 워드 라인(WL_BLKCR)이 전기적으로 연결됨에 따라, 복수의 워드 라인들(WL_PG11~WL_PG1k)의 전압 레벨을 감소시키는 제1 방전 동작을 수행할 수 있다(단계 S213). 예를 들어, 전하 공유에 의해 워드 라인들(WL_PG11~WL_PG1k)의 전하들이 전하 재활용 워드 라인(WL_BLKCR)을 통해 전하 재활용 메모리 블록(BLKCR)으로 이동하여 저장될 수 있다.
예를 들어, 도 10의 시간 t13부터 t14까지의 제1 리커버리 구간(TRCY1)이 단계 S210의 상기 제1 리커버리 동작이 수행되는 구간을 나타낸다. 상기 제1 방전 동작이 수행됨에 따라, 복수의 워드 라인들(WL_PG11~WL_PG1k)의 전압 레벨이 감소할 수 있다. 예를 들어, 전하 재활용 메모리 블록(BLKCR) 뿐만 아니라 전하 재활용 워드 라인(WL_BLKCR)에도 전하들이 저장될 수 있으며, 따라서 전하 재활용 워드 라인(WL_BLKCR)의 전압 레벨이 증가할 수 있다.
한편, 제1 리커버리 구간(TRCY1)이 종료되면, 워드 라인들(WL_PG11~WL_PG1k)과 전하 재활용 워드 라인(WL_BLKCR)을 전기적으로 분리시킬 수 있다. 예를 들어, 제1 트랜지스터(TRC1) 및 패스 트랜지스터들(TP11~TP1k)을 턴오프시킬 수 있다.
도 6, 9 및 10을 참조하면, 단계 S310에서, 복수의 워드 라인들(WL_PG11~WL_PG1k)과 전하 재활용 워드 라인(WL_BLKCR)을 전기적으로 연결시킬 수 있다(단계 S311). 단계 S311은 도 8의 단계 S211과 유사할 수 있다.
복수의 워드 라인들(WL_PG11~WL_PG1k)과 전하 재활용 워드 라인(WL_BLKCR)이 전기적으로 연결됨에 따라, 복수의 워드 라인들(WL_PG11~WL_PG1k)의 전압 레벨을 증가시키는 제1 충전 동작을 수행할 수 있다(단계 S313). 예를 들어, 전하 공유에 의해 전하 재활용 메모리 블록(BLKCR)의 전하들이 전하 재활용 워드 라인(WL_BLKCR)을 통해 워드 라인들(WL_PG11~WL_PG1k)로 이동하여 저장될 수 있다.
예를 들어, 도 10의 시간 t15부터 t17까지의 제2 독출 구간(TRD2)이 단계 S310의 상기 제2 독출 동작이 수행되는 구간을 나타낸다. 제2 독출 구간(TRD2)에서, 제2 페이지(PG12)에 저장된 데이터를 독출하기 위해 선택된 제2 워드 라인(WL_PG12)에 독출 전압(VRD)을 인가하고 나머지 비선택 워드 라인들(WL_PG11, WL_PG1k)에 독출 금지 전압(VRDI)을 인가하는 것은 제1 독출 구간(TRD1)과 유사하지만, 워드 라인들(WL_PG11~WL_PG1k)을 셋업하는 동작은 제1 독출 구간(TRD1)과 상이할 수 있다.
제2 독출 구간(TRD2)의 시간 t15부터 t16까지의 구간에서, 상기 제2 독출 동작을 수행하기 위해 워드 라인들(WL_PG11~WL_PG1k)이 셋업될 수 있다. 예를 들어, 상기 제1 리커버리 동작에 의해 전하 재활용 메모리 블록(BLKCR)에 저장된 전하들이 워드 라인들(WL_PG11~WL_PG1k)로 이동하며, 상기 제1 충전 동작이 수행됨에 따라, 복수의 워드 라인들(WL_PG11~WL_PG1k)의 전압 레벨이 증가하고, 전하 재활용 워드 라인(WL_BLKCR)의 전압 레벨이 감소할 수 있다.
한편, 워드 라인들(WL_PG11~WL_PG1k)의 셋업이 완료되면, 워드 라인들(WL_PG11~WL_PG1k)과 전하 재활용 워드 라인(WL_BLKCR)을 전기적으로 분리시킬 수 있다. 예를 들어, 제1 트랜지스터(TRC1)를 턴오프시킬 수 있다.
이후에, 제2 독출 구간(TRD2)의 시간 t16부터 t17까지의 구간에서, 상기 선택 워드 라인에 인가되는 독출 전압(VRD) 및 상기 비선택 워드 라인들에 인가되는 독출 금지 전압(VRDI)에 기초하여 제2 페이지(PG12)에 저장된 데이터를 독출할 수 있다. 시간 t16부터 t17까지의 구간의 동작은 시간 t12부터 t13까지의 구간의 동작과 유사할 수 있다.
도 11은 도 6의 제1 리커버리 동작을 수행하는 단계의 일 예를 나타내는 순서도이다. 도 12는 도 6의 제2 독출 동작을 수행하는 단계의 일 예를 나타내는 순서도이다. 도 13은 도 11 및 12의 동작들을 설명하기 위한 도면이다. 이하 도 8, 9 및 10과 중복되는 설명은 생략한다.
도 6, 11 및 13을 참조하면, 단계 S210에서, 단계 S211 및 S213은 도 8 및 10을 참조하여 상술한 것과 실질적으로 동일할 수 있다. 예를 들어, 도 13의 제1 리커버리 구간(TRCY1)의 시간 t13부터 t13a까지의 구간에서 단계 S211 및 S213이 수행될 수 있다.
이후에, 복수의 워드 라인들(WL_PG11~WL_PG1k)과 전하 재활용 워드 라인(WL_BLKCR)을 전기적으로 분리시킬 수 있다(단계 S215). 예를 들어, 도 5b의 제1 트랜지스터(TRC1)를 턴오프시킬 수 있다. 이후에, 복수의 워드 라인들(WL_PG11~WL_PG1k)의 전압 레벨을 추가적으로 감소시키는 제2 방전 동작을 수행할 수 있다(단계 S217). 예를 들어, 복수의 워드 라인들(WL_PG11~WL_PG1k)에 전압 레벨 감소를 위한 목표 전압을 인가할 수 있다.
예를 들어, 도 13의 제1 리커버리 구간(TRCY1)의 시간 t13a부터 t14까지의 구간에서 단계 S215 및 S217이 수행될 수 있다. 예를 들어, 워드 라인들(WL_PG11~WL_PG1k)의 전압 레벨이 제1 목표 레벨까지 감소하도록 워드 라인들(WL_PG11~WL_PG1k)에 상기 목표 전압을 인가할 수 있다. 이 때, 전하 재활용 워드 라인(WL_BLKCR)은 복수의 워드 라인들(WL_PG11~WL_PG1k)과 전기적으로 분리되어 있으므로, 전하 재활용 워드 라인(WL_BLKCR)의 전압 레벨은 감소하지 않고 유지될 수 있다.
전하 공유에 의한 상기 제1 방전 동작만을 수행하게 되면, 워드 라인들(WL_PG11~WL_PG1k)의 전압 레벨이 상기 제1 목표 레벨까지 감소하는데 상대적으로 긴 시간이 소요될 수 있다. 이에 비하여, 시간 t13부터 t13a까지의 구간에서 상기 제1 방전 동작을 수행하고 시간 t13a부터 t14까지의 구간에서 상기 제2 방전 동작을 수행하는 경우에, 워드 라인들(WL_PG11~WL_PG1k)의 전압 레벨이 상기 제1 목표 레벨까지 감소하는데 상대적으로 짧은 시간이 소요되며, 상기 제1 리커버리 동작을 효과적으로 수행할 수 있다.
한편, 제1 리커버리 구간(TRCY1)이 종료되면, 패스 트랜지스터들(TP11~TP1k)을 턴오프시킬 수 있다.
도 6, 12 및 13을 참조하면, 단계 S310에서, 단계 S311 및 S313은 도 9 및 10을 참조하여 상술한 것과 실질적으로 동일할 수 있다. 예를 들어, 도 13의 제2 독출 구간(TRD2)의 시간 t15부터 t15a까지의 구간에서 단계 S311 및 S313이 수행될 수 있다.
이후에, 복수의 워드 라인들(WL_PG11~WL_PG1k)과 전하 재활용 워드 라인(WL_BLKCR)을 전기적으로 분리시킬 수 있다(단계 S315). 단계 S315는 도 11의 단계 S215와 유사할 수 있다. 이후에, 전하 펌프(552)와 전하 재활용 워드 라인(WL_BLKCR)을 전기적으로 연결시킬 수 있다(단계 S317). 예를 들어, 도 5b의 제2 트랜지스터(TRC2)를 턴온시킬 수 있다. 이후에, 전하 펌프(552)를 이용하여 복수의 워드 라인들(WL_PG11~WL_PG1k)의 전압 레벨을 추가적으로 증가시키는 제2 충전 동작을 수행할 수 있다(단계 S319). 예를 들어, 전하 펌프(552)에서 생성되는 전하 펌프 전압(VP)을 이용하여 상기 제2 충전 동작을 수행할 수 있다.
예를 들어, 도 13의 제2 독출 구간(TRD2)의 시간 t15a부터 t16까지의 구간에서 단계 S315, S317 및 S319가 수행될 수 있다. 전하 펌프(552)는 전하 공유에 의해 전하 재활용 워드 라인(WL_BLKCR)을 통해 전하 재활용 메모리 블록(BLKCR)으로부터 제공되는 전하들을 전원 소스로 사용하여 전하 펌프 전압(VP)을 생성하며, 워드 라인들(WL_PG11~WL_PG1k)의 전압 레벨이 제2 목표 레벨까지 증가하도록 전하 펌프 전압(VP)을 이용하여 워드 라인들(WL_PG11~WL_PG1k)을 셋업할 수 있다. 이 때, 전하들이 전하 펌프(552)로 공급됨에 따라 전하 재활용 워드 라인(WL_BLKCR)의 전압 레벨은 감소할 수 있다.
상기 제1 충전 동작에서 사용하고 남은 나머지 전하들을 전하 펌프(552)의 전원 소스로 공급함으로써, 메모리 장치가 보다 향상된 전력 효율을 가질 수 있다. 또한, 전하 공유에 의한 상기 제1 충전 동작만을 수행하게 되면, 워드 라인들(WL_PG11~WL_PG1k)의 전압 레벨이 상기 제2 목표 레벨까지 증가하는데 상대적으로 긴 시간이 소요될 수 있다. 이에 비하여, 시간 t15부터 t15a까지의 구간에서 상기 제1 충전 동작을 수행하고 시간 t15a부터 t16까지의 구간에서 상기 제2 충전 동작을 수행하는 경우에, 워드 라인들(WL_PG11~WL_PG1k)의 전압 레벨이 상기 제2 목표 레벨까지 증가하는데 상대적으로 짧은 시간이 소요되며, 워드 라인들(WL_PG11~WL_PG1k)을 효과적으로 셋업할 수 있다.
한편, 워드 라인들(WL_PG11~WL_PG1k)의 셋업이 완료되면, 전하 펌프(552)와 전하 재활용 워드 라인(WL_BLKCR)을 전기적으로 분리시킬 수 있다. 예를 들어, 제2 트랜지스터(TRC2)를 턴오프시킬 수 있다.
실시예에 따라서, 도 10 및 13의 예들을 조합하여 본 발명의 실시예들이 구현될 수도 있다. 예를 들어, 제1 리커버리 구간(TRCY1)에서는 도 10에 도시된 것처럼 상기 제1 방전 동작만을 수행하고 제2 독출 구간(TRD2)에서는 도 13에 도시된 것처럼 상기 제1 및 제2 충전 동작들을 모두 수행하거나, 제1 리커버리 구간(TRCY1)에서는 도 13에 도시된 것처럼 상기 제1 및 제2 방전 동작들을 모두 수행하고 제2 독출 구간(TRD2)에서는 도 10에 도시된 것처럼 상기 제1 충전 동작만을 수행할 수도 있다.
도 14는 도 1의 메모리 장치의 동작 방법의 구체적인 일 예를 나타내는 순서도이다.
도 1, 5b 및 14를 참조하면, 단계 S100에서, 메모리 블록(BLK1)에 포함되고 복수의 워드 라인들(WL_PG11~WL_PG1k) 중 제1 워드 라인(WL_PG11)과 연결되는 제1 페이지(PG11)에 대해 제1 프로그램 동작을 수행할 수 있다(단계 S120). 단계 S200에서, 복수의 워드 라인들(WL_PG11~WL_PG1k)에 대해 제1 리커버리 동작을 수행할 수 있다(단계 S220). 단계 S300에서, 제1 페이지(PG11)에 대해 제1 프로그램 검증 동작을 수행할 수 있다(단계 S320). 다시 말하면, 도 14는 상기 제1 동작이 상기 제1 프로그램 동작이고 상기 제2 동작이 상기 제1 프로그램 검증 동작인 실시예를 나타낸다.
도 15는 도 14의 제1 프로그램 동작을 수행하는 단계의 일 예를 나타내는 순서도이다. 도 16은 도 14의 제1 리커버리 동작을 수행하는 단계의 일 예를 나타내는 순서도이다. 도 17은 도 14의 제1 프로그램 검증 동작을 수행하는 단계의 일 예를 나타내는 순서도이다. 도 18은 도 15, 16 및 17의 동작들을 설명하기 위한 도면이다. 이하 도 7, 8, 9 및 10과 중복되는 설명은 생략한다.
도 14, 15 및 18을 참조하면, 단계 S120에서, 제1 워드 라인(WL_PG11), 즉 선택 워드 라인에 프로그램 전압(VPGM)을 인가할 수 있다(단계 S121). 복수의 워드 라인들(WL_PG11~WL_PG1k) 중 제1 워드 라인(WL_PG11)을 제외한 워드 라인들(WL_PG21~WL_PG1k), 즉 비선택 워드 라인들에 프로그램 금지 전압(VPGMI)을 인가할 수 있다(단계 S123).
예를 들어, 도 18의 시간 t21부터 t24까지의 제1 프로그램 구간(TPGM1)이 단계 S120의 상기 제1 프로그램 동작이 수행되는 구간을 나타낸다.
제1 프로그램 구간(TPGM1)의 시간 t21부터 t22까지의 구간에서, 상기 제1 프로그램 동작을 수행하기 위해 워드 라인들(WL_PG11~WL_PG1k)이 셋업될 수 있다. 시간 t21부터 t22까지의 구간의 동작은 도 10의 시간 t11부터 t12까지의 구간의 동작과 유사할 수 있다.
이후에, 제1 프로그램 구간(TPGM1)의 시간 t22부터 t23까지의 구간에서, 상기 선택 워드 라인에 프로그램 전압(VPGM)을 인가할 수 있다. 예를 들어, 프로그램 전압(VPGM)은 상대적으로 고전압일 수 있다.
이후에, 제1 프로그램 구간(TPGM1)의 시간 t23부터 t24까지의 구간에서, 상기 선택 워드 라인에 인가되는 프로그램 전압(VPGM) 및 상기 비선택 워드 라인들에 인가되는 프로그램 금지 전압(VPGMI)에 기초하여 제1 페이지(PG11)에 데이터를 프로그램할 수 있다. 데이터를 프로그램하는 구체적인 과정은 해당 기술 분야에서 통상의 지식을 가진 자에게 널리 알려져 있으므로 상세한 설명은 생략하도록 한다.
도 14, 16 및 18을 참조하면, 단계 S220에서, 복수의 워드 라인들(WL_PG11~WL_PG1k) 중 제1 워드 라인(WL_PG11)을 제외한 워드 라인들(WL_PG21~WL_PG1k), 즉 비선택 워드 라인들과 전하 재활용 워드 라인(WL_BLKCR)을 전기적으로 연결시킬 수 있다(단계 S221). 예를 들어, 도 5b의 제1 트랜지스터(TRC1) 및 패스 트랜지스터(TP11)를 제외한 나머지 패스 트랜지스터들(TP12~TP1k)을 턴온시킬 수 있다.
복수의 워드 라인들(WL_PG11~WL_PG1k) 모두의 전압 레벨을 감소시키는 제1 방전 동작을 수행할 수 있다(단계 S223). 예를 들어, 비선택 워드 라인들(WL_PG21~WL_PG1k)과 전하 재활용 워드 라인(WL_BLKCR)이 전기적으로 연결됨에 따라, 전하 공유에 의해 비선택 워드 라인들(WL_PG21~WL_PG1k)의 전하들이 전하 재활용 워드 라인(WL_BLKCR)을 통해 전하 재활용 메모리 블록(BLKCR)으로 이동하여 저장될 수 있다. 한편, 상대적으로 고전압이 인가되는 선택 워드 라인(WL_PG11)은 전하 공유 없이 별도 전압 인가에 의해 방전될 수 있다.
예를 들어, 도 18의 시간 t24부터 t25까지의 제1 리커버리 구간(TRCY1a)이 단계 S220의 상기 제1 리커버리 동작이 수행되는 구간을 나타낸다. 선택 워드 라인(WL_PG11)을 이용하지 않고 비선택 워드 라인들(WL_PG21~WL_PG1k)만을 이용하는 점을 제외하면, 시간 t24부터 t25까지의 구간의 동작은 도 10의 시간 t13부터 t14까지의 구간의 동작과 유사할 수 있다.
도 14, 17 및 18을 참조하면, 단계 S320에서, 복수의 워드 라인들(WL_PG11~WL_PG1k)과 전하 재활용 워드 라인(WL_BLKCR)을 전기적으로 연결시키고(단계 S321), 복수의 워드 라인들(WL_PG11~WL_PG1k)의 전압 레벨을 증가시키는 제1 충전 동작을 수행할 수 있다(단계 S323). 단계 S321 및 S323은 도 9의 단계 S311 및 S313과 유사할 수 있다.
예를 들어, 도 18의 시간 t26부터 t28까지의 제1 프로그램 검증 구간(TVFY1)이 단계 S320의 상기 제1 프로그램 검증 동작이 수행되는 구간을 나타낸다. 제1 페이지(PG11)에 프로그램된 데이터를 검증하기 위해 선택된 제1 워드 라인(WL_PG11)에 프로그램 검증 전압(VVF)을 인가하고 나머지 비선택 워드 라인들(WL_PG12~WL_PG1k)에 검증 패스 전압을 인가하는 것을 제외하면, 시간 t26부터 t27까지의 구간의 동작 및 시간 t27부터 t28까지의 구간의 동작은 각각 도 10의 시간 t15부터 t16까지의 구간의 동작 및 시간 t16부터 t17까지의 구간의 동작과 유사할 수 있다.
도 19는 도 14의 제1 리커버리 동작을 수행하는 단계의 일 예를 나타내는 순서도이다. 도 20은 도 14의 제1 프로그램 검증 동작을 수행하는 단계의 일 예를 나타내는 순서도이다. 도 21은 도 19 및 20의 동작들을 설명하기 위한 도면이다. 이하 도 11, 12, 13, 16, 17 및 18과 중복되는 설명은 생략한다.
도 14, 19 및 21을 참조하면, 단계 S220에서, 단계 S221 및 S223은 도 16 및 18을 참조하여 상술한 것과 실질적으로 동일할 수 있다. 예를 들어, 도 21의 제1 리커버리 구간(TRCY1a)의 시간 t24부터 t24a까지의 구간에서 단계 S221 및 S223이 수행될 수 있다.
이후에, 제1 워드 라인(WL_PG11)을 제외한 워드 라인들(WL_PG21~WL_PG1k), 즉 비선택 워드 라인들과 전하 재활용 워드 라인(WL_BLKCR)을 전기적으로 분리시킬 수 있다(단계 S225). 예를 들어, 도 5b의 제1 트랜지스터(TRC1)를 턴오프시킬 수 있다. 이후에, 비선택 워드 라인들(WL_PG21~WL_PG1k)의 추가적으로 감소시키는 제2 방전 동작을 수행할 수 있다(단계 S227). 예를 들어, 비선택 워드 라인들(WL_PG21~WL_PG1k)에 전압 레벨 감소를 위한 목표 전압을 인가할 수 있다.
예를 들어, 도 21의 제1 리커버리 구간(TRCY1a)의 시간 t24a부터 t25까지의 구간에서 단계 S225 및 S227이 수행될 수 있다. 비선택 워드 라인들(WL_PG21~WL_PG1k)만을 이용하는 점을 제외하면, 시간 t24a부터 t25까지의 구간의 동작은 도 13의 시간 t13a부터 t14까지의 구간의 동작과 유사할 수 있다.
도 14, 20 및 21을 참조하면, 단계 S320에서, 단계 S321 및 S323은 도 17 및 18을 참조하여 상술한 것과 실질적으로 동일할 수 있다. 예를 들어, 도 21의 제1 프로그램 검증 구간(TVFY1)의 시간 t26부터 t26a까지의 구간에서 단계 S321 및 S323이 수행될 수 있다.
이후에, 복수의 워드 라인들(WL_PG11~WL_PG1k)과 전하 재활용 워드 라인(WL_BLKCR)을 전기적으로 분리시키고(단계 S325), 전하 펌프(552)와 전하 재활용 워드 라인(WL_BLKCR)을 전기적으로 연결시키며(단계 S327), 전하 펌프(552)를 이용하여 복수의 워드 라인들(WL_PG11~WL_PG1k)의 전압 레벨을 추가적으로 증가시키는 제2 충전 동작을 수행할 수 있다(단계 S329). 예를 들어, 전하 펌프(552)에서 생성되는 전하 펌프 전압(VP)을 이용하여 상기 제2 충전 동작을 수행할 수 있다. 단계 S325, S327 및 S329는 도 12의 단계 S315, S317 및 S319와 유사할 수 있다. 예를 들어, 시간 t26a부터 t27까지의 구간의 동작 및 시간 t27부터 t28까지의 구간의 동작은 각각 도 13의 시간 t15a부터 t16까지의 구간의 동작 및 시간 t16부터 t17까지의 구간의 동작과 유사할 수 있다.
한편, 도 18 및 21을 참조하여 제1 프로그램 구간(TPGM1) 이후의 제1 리커버리 구간(TRCY1a)에서 비선택 워드 라인들(WL_PG21~WL_PG1k)만을 이용하여 상기 제1 리커버리 동작을 수행하는 것으로 설명하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 도 8 및 11을 참조하여 상술한 것과 유사하게, 제1 프로그램 구간(TPMG1) 이후의 제1 리커버리 구간(TRCY1a)에서 복수의 워드 라인들(WL_PG11~WL_PG1k) 모두를 이용하여, 즉 선택 워드 라인(WL_PG11) 및 비선택 워드 라인들(WL_PG21~WL_PG1k) 모두를 이용하여 상기 제1 리커버리 동작을 수행할 수도 있다.
실시예에 따라서, 도 18 및 21의 예들을 조합하여 본 발명의 실시예들이 구현될 수도 있다.
도 22는 도 1의 메모리 장치의 동작 방법의 구체적인 일 예를 나타내는 순서도이다.
도 1, 5b 및 22를 참조하면, 단계 S100에서, 메모리 블록(BLK1)에 포함되고 복수의 워드 라인들(WL_PG11~WL_PG1k) 중 제1 워드 라인(WL_PG11)과 연결되는 제1 페이지(PG11)에 대해 제1 프로그램 동작을 수행할 수 있다(단계 S120). 단계 S200에서, 복수의 워드 라인들(WL_PG11~WL_PG1k)에 대해 제1 리커버리 동작을 수행할 수 있다(단계 S220). 단계 S300에서, 제1 페이지(PG11)에 대해 제2 프로그램 동작을 수행할 수 있다(단계 S320). 다시 말하면, 도 22는 상기 제1 동작이 상기 제1 프로그램 동작이고 상기 제2 동작이 상기 제2 프로그램 동작인 실시예를 나타낸다.
도 23a 및 23b는 본 발명의 실시예들에 따른 메모리 장치의 동작 방법과 관련된 프로그램 동작을 설명하기 위한 도면들이다.
도 23a를 참조하면, 증가형 스텝 펄스 프로그램(incremental step pulse program, ISPP) 방식에 기초하여 프로그램 동작이 수행될 수 있다.
구체적으로, 복수의 프로그램 루프들(PLOOP1, PLOOP2, PLOOP3, ..., PLOOPx)(x는 자연수)이 순차적으로 수행되며, 각 프로그램 루프마다 프로그램 전압(VPGM)을 이용한 프로그램 동작들(PO1, PO2, PO3, ..., POx) 중 하나 및 프로그램 검증 전압(VVF)을 이용한 프로그램 검증 동작들(PV1, PV2, PV3, ..., PVx) 중 하나가 순차적으로 수행될 수 있다. 특정 프로그램 루프(예를 들어, PLOOP3)에서 프로그램 동작 및 프로그램 검증 동작이 성공적으로 완료되면, 이후의 프로그램 루프들(예를 들어, PLOOPx)은 수행되지 않고 프로세스가 종료될 수 있다.
일 실시예에서, 현재 프로그램 루프의 프로그램 전압(VPGM)의 전압 레벨은 이전 프로그램 루프의 프로그램 전압(VPGM)의 전압 레벨보다 증가하며, 프로그램 검증 전압(VVF)은 일정한 전압 레벨(VV)을 유지할 수 있다. 예를 들어, 프로그램 전압(VPGM)은 제1 프로그램 루프(PLOOP1)에서 초기 전압 레벨(VP1)을 가지고, 제2 프로그램 루프(PLOOP2)에서 초기 전압 레벨(VP1)보다 제1 스텝 레벨(ΔVP1)만큼 증가된 전압 레벨을 가지고, 제3 프로그램 루프(PLOOP3)에서 제2 프로그램 루프(PLOOP2)의 전압 레벨보다 제1 스텝 레벨(ΔVP1)만큼 증가된 전압 레벨을 가지며, 마지막 제x 프로그램 루프(PLOOPx)에서 제x 전압 레벨(VPx)을 가질 수 있다.
도 23a에서는 프로그램 루프가 반복됨에 따라 프로그램 전압(VPGM)의 전압 레벨만이 증가하는 것으로 도시하였으나, 본 발명은 이에 한정되지 않으며, 프로그램 검증 전압(VPV)의 전압 레벨이 함께 증가할 수도 있다. 또한, 도 23a에서는 프로그램 루프가 반복됨에 따라 프로그램 전압(VPGM)의 전압 레벨이 일정한 제1 스텝 레벨(ΔVP1)만큼 증가하는 것으로 도시하였으나, 본 발명은 이에 한정되지 않으며, 프로그램 전압(VPGM)의 전압 레벨의 변화량은 매 프로그램 루프마다 달라질 수도 있다.
도 23b를 참조하면, 멀티-펄스(multi-pulse) 프로그램 방식에 기초하여 프로그램 동작이 수행될 수 있다. 도 23b는 도 23a의 복수의 프로그램 루프들(PLOOP1~PLOOPx) 중 제1 프로그램 루프(PLOOP1)를 예시하고 있다.
하나의 프로그램 루프가 하나의 프로그램 동작만을 포함하는 싱글 펄스(single-pulse) 프로그램 방식과 다르게, 멀티 펄스 프로그램 방식에서는 하나의 프로그램 루프가 2 이상의 프로그램 동작들을 포함하며, 하나의 프로그램 루프 내에서 상기 프로그램 전압의 레벨을 변경하면서 복수 회 인가할 수 있다. 구체적으로, 제1 프로그램 루프(PLOOP1)는 프로그램 전압(VPGM)을 이용한 프로그램 동작들(PO11, PO12, ..., PO1y)(y는 자연수) 및 프로그램 검증 전압(VVF)을 이용한 프로그램 검증 동작(PV1)을 포함할 수 있다.
일 실시예에서, 하나의 프로그램 루프 내에서 프로그램 동작이 반복됨에 따라 프로그램 전압(VPGM)의 레벨이 증가하는 L2H(low-to-high) 방식으로 구현될 수 있다. 예를 들어, 제1 프로그램 루프(PLOOP1)가 수행되는 동안에, 제1 프로그램 동작(PO11)에서 프로그램 전압(VPGM)은 제1 레벨(VP1a)을 가지고, 제2 프로그램 동작(PO12)에서 프로그램 전압(VPGM)의 레벨은 제1 레벨(VP1a)보다 제2 스텝 레벨(ΔVP2)만큼 높으며, 마지막 제y 프로그램 동작(PO1y)에서 프로그램 전압(VPGM)은 제y 레벨(VP1y)을 가질 수 있다.
도 23b에서는 프로그램 동작이 반복됨에 따라 프로그램 전압(VPGM)의 전압 레벨이 증가하는 L2H 방식을 도시하였으나, 본 발명은 이에 한정되지 않으며, 프로그램 동작이 반복됨에 따라 프로그램 전압(VPGM)의 레벨이 감소하는 H2L(high-to-low) 방식으로 구현될 수도 있다.
도 23b에 도시된 것처럼, 멀티-펄스 프로그램 방식에서는 프로그램 동작들이 연속적으로 수행되며, 따라서 도 22에 도시된 것처럼 상기 제1 동작이 상기 제1 프로그램 동작이고 상기 제2 동작이 상기 제2 프로그램 동작일 수 있다.
도 24는 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다. 이하 도 1과 중복되는 설명은 생략한다.
도 24를 참조하면, 본 발명의 실시예들에 따른 메모리 장치의 동작 방법에서, 단계 S100, S200 및 S300은 도 1을 참조하여 상술한 것과 실질적으로 동일할 수 있다.
상기 제2 동작이 완료된 이후에, 상기 복수의 워드 라인들에 인가된 상기 제2 구동 전압들을 방전시키는 제2 리커버리 동작을 수행하고(단계 S400), 상기 제2 리커버리 동작이 완료된 이후에, 상기 복수의 워드 라인들에 제3 구동 전압들을 인가하여, 상기 메모리 블록에 대해 제3 동작을 수행할 수 있다(단계 S500). 이후에 리커버리 동작 및 특정 구동 동작이 교번적/반복적으로 수행될 수 있다. 다시 말하면, 상기 메모리 블록에 포함된 모든 페이지들에 대해 리커버리 동작 및 특정 구동 동작이 교번적/반복적으로 수행될 수 있다.
도 25, 26 및 27은 도 24의 메모리 장치의 동작 방법의 구체적인 예들을 나타내는 순서도들이다. 이하 도 6, 14 및 22와 중복되는 설명은 생략한다.
도 24 및 25를 참조하면, 단계 S110, S210 및 S310은 도 6을 참조하여 상술한 것과 실질적으로 동일할 수 있다. 단계 S400에서, 복수의 워드 라인들(WL_PG11~WL_PG1k)에 대해 제2 리커버리 동작을 수행할 수 있다(단계 S410). 단계 S500에서, 제3 워드 라인과 연결되는 제3 페이지에 대해 제3 독출 동작을 수행할 수 있다(단계 S510). 단계 S410 및 S510은 각각 단계 S210 및 S310과 유사할 수 있다.
도 24 및 26을 참조하면, 단계 S120, S220 및 S320은 도 14를 참조하여 상술한 것과 실질적으로 동일할 수 있다. 단계 S400에서, 복수의 워드 라인들(WL_PG11~WL_PG1k)에 대해 제2 리커버리 동작을 수행할 수 있다(단계 S420). 단계 S500에서, 제1 페이지(PG11)에 대해 제2 프로그램 동작을 수행할 수 있다(단계 S520). 단계 S420 및 S520은 각각 단계 S220 및 S120과 유사할 수 있다.
이후에, 복수의 워드 라인들(WL_PG11~WL_PG1k)에 대해 제3 리커버리 동작을 수행하고(단계 S620), 제1 페이지(PG11)에 대해 제2 프로그램 검증 동작을 수행하며(단계 S720), 복수의 워드 라인들(WL_PG11~WL_PG1k)에 대해 제4 리커버리 동작을 수행할 수 있다(단계 S820). 단계 S620, S720 및 S820은 각각 단계 S220, S320 및 S420과 유사할 수 있다.
도 24 및 27을 참조하면, 단계 S130, S230 및 S330은 도 22를 참조하여 상술한 것과 실질적으로 동일할 수 있다. 단계 S400에서, 복수의 워드 라인들(WL_PG11~WL_PG1k)에 대해 제2 리커버리 동작을 수행할 수 있다(단계 S430). 단계 S500에서, 제1 페이지(PG11)에 대해 제3 프로그램 동작을 수행할 수 있다(단계 S530). 단계 S430 및 S530은 각각 단계 S230 및 S330과 유사할 수 있다.
한편, 도 26 및 27의 예에서, 제1 페이지(PG11)에 대한 프로그램이 성공적으로 완료되면, 나머지 페이지들(PG12~PG1k)에 대한 프로그램이 순차적으로 수행될 수 있다.
도 28은 본 발명의 실시예들에 따른 메모리 장치 및 이를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 28을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 메모리 장치 또는 비휘발성 메모리 장치(50)를 포함한다.
메모리 장치(50)는 메모리 컨트롤러(20)의 제어에 따라 데이터 소거, 기입 및/또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 메모리 장치(50)는 입출력 라인을 통해 메모리 컨트롤러(20)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 컨트롤러(20)와 프로그램 동작 또는 독출 동작을 위한 데이터(DAT)를 송수신할 수 있다. 또한, 메모리 장치(50)는 제어 라인을 통해 메모리 컨트롤러(20)로부터 제어 신호(CTRL)를 수신하고, 전원 라인을 통해 메모리 컨트롤러(20)로부터 전원 전압(PWR)을 제공받을 수 있다.
메모리 장치(50)는 본 발명의 실시예들에 따른 메모리 장치이며, 본 발명의 실시예들에 따른 동작 방법을 수행하며, 전하 재활용 제어 회로(60)를 포함할 수 있다.
도 29는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 단면도이다.
도 29를 참조하면, 메모리 장치 또는 비휘발성 메모리 장치(5000)는 C2C(chip to chip) 구조일 수 있다. 여기서, C2C 구조는 셀 영역(CREG)을 포함하는 적어도 하나의 상부 칩과 주변 회로 영역(PREG)을 포함하는 하부 칩을 각각 제작한 후, 상기 적어도 하나의 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴을 서로 전기적으로 또는 물리적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 메탈 패턴들이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 예로, 상기 본딩 메탈 패턴들은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(5000)는 셀 영역을 포함하는 상부 칩을 적어도 하나 이상 포함할 수 있다. 예를 들어, 도 29에 도시된 바와 같이, 메모리 장치(5000)는 두 개의 상부 칩들을 포함하도록 구현될 수 있다. 다만, 이는 예시적인 것이며, 상부 칩의 개수는 이에 제한되지 않는다. 메모리 장치(5000)가 두 개의 상부 칩들을 포함하도록 구현되는 경우, 제1 셀 영역(CREG1)을 포함하는 제1 상부 칩, 제2 셀 영역(CREG2)을 포함하는 제2 상부 칩 및 주변 회로 영역(PREG)을 포함하는 하부 칩을 각각 제조한 후에, 상기 제1 상부 칩, 제2 상부 칩 및 하부 칩을 본딩 방식에 의해 서로 연결함으로써 메모리 장치(5000)가 제조될 수 있다. 제1 상부 칩은 반전(反轉)하여 하부 칩에 본딩 방식으로 연결될 수 있고, 제2 상부 칩도 반전하여 제1 상부 칩에 본딩 방식으로 연결될 수 있다. 이하의 설명에서는, 제1 상부 칩 및 제2 상부 칩이 반전되기 전을 기준으로 제1 및 제2 상부 칩들의 상부와 하부가 정의된다. 즉, 도 29에서 하부 칩의 상부는 +Z축 방향을 기준으로 정의된 상부를 의미하고, 제1 및 제2 상부 칩들 각각의 상부는 -Z축 방향을 기준으로 정의된 상부를 의미한다. 다만 이는 예시적인 것이며, 제1 상부 칩 및 제2 상부 칩 중 어느 하나만이 반전되어 본딩 방식으로 연결될 수도 있다.
메모리 장치(5000)의 주변 회로 영역(PREG)과 제1 및 제2 셀 영역(CREG1, CREG2) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PREG)은 제1 기판(5210) 및 제1 기판(5210)에 형성되는 복수의 회로 소자들(5220a, 5220b, 5220c)을 포함할 수 있다. 복수의 회로 소자들(5220a, 5220b, 5220c) 상에는 하나 또는 그 이상의 절연층들을 포함하는 층간 절연층(5215)이 제공될 수 있으며, 상기 층간 절연층(5215) 내에는 상기 복수의 회로 소자들(5220a, 5220b, 5220c)을 연결하는 복수의 메탈 배선들이 제공될 수 있다. 예를 들어, 상기 복수의 메탈 배선들은 복수의 회로 소자들(5220a, 5220b, 5220c) 각각과 연결되는 제1 메탈 배선(5230a, 5230b, 5230c), 제1 메탈 배선(5230a, 5230b, 5230c) 상에 형성되는 제2 메탈 배선(5240a, 5240b, 5240c)을 포함할 수 있다. 상기 복수의 메탈 배선들은 다양한 도전성 재료들 중 적어도 하나로 이루어질 수 있다. 예를 들어, 제1 메탈 배선(5230a, 5230b, 5230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈 배선(5240a, 5240b, 5240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈 배선(5230a, 5230b, 5230c)과 제2 메탈 배선(5240a, 5240b, 5240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈 배선(5240a, 5240b, 5240c) 상에 적어도 하나 이상의 추가 메탈 배선이 더 형성될 수도 있다. 이 경우, 제2 메탈 배선(5240a, 5240b, 5240c)은 알루미늄으로 형성될 수 있다. 그리고, 제2 메탈 배선(5240a, 5240b, 5240c) 상에 형성된 추가 메탈 배선 중 적어도 일부는, 제2 메탈 배선(5240a, 5240b, 5240c)의 알루미늄보다 더 낮은 전기적 비저항을 갖는 구리 등으로 형성될 수 있다.
층간 절연층(5215)은 제1 기판(5210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
제1 및 제2 셀 영역(CREG1, CREG2)은 각각 적어도 하나의 메모리 블록을 포함할 수 있다. 제1 셀 영역(CREG1)은 제2 기판(5310)과 공통 소스 라인(5320)을 포함할 수 있다. 제2 기판(5310) 상에는, 제2 기판(5310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(5331-5338; 5330)이 적층될 수 있다. 워드라인들(5330)의 상부 및 하부에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(5330)이 배치될 수 있다. 마찬가지로, 제2 셀 영역(CREG2)은 제3 기판(5410)과 공통 소스 라인(5420)을 포함하며, 제3 기판(5410)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(5431-5438: 5430)이 적층될 수 있다. 제2 기판(5310) 및 제3 기판(5410)은, 다양한 재료로 이루어질 수 있으며, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)을 갖는 기판일 수 있다. 제1 및 제2 셀 영역(CREG1, CREG2) 각각에는 복수의 채널 구조체(CH)들이 형성될 수 있다.
일 실시예에 있어서, A1에 도시된 바와 같이, 채널 구조체(CH)는 비트라인 본딩 영역(BLBA)에 제공되며, 제2 기판(5310)의 상면에 수직하는 방향으로 연장되어 워드라인들(5330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있다. 채널층은 비트라인 본딩 영역(BLBA)에서 제1 메탈 배선(5350c) 및 제2 메탈 배선(5360c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈 배선(5360c)은 비트라인일 수 있으며, 상기 제1 메탈 배선(5350c)을 통해 상기 채널 구조체(CH)에 연결될 수 있다. 비트라인(5360c)은 제2 기판(5310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
일 실시예에 있어서, A2에 도시된 바와 같이, 채널 구조체(CH)는 서로 연결된 하부 채널(LCH) 및 상부 채널(UCH)을 포함할 수도 있다. 예를 들어, 채널 구조체(CH)는 하부 채널(LCH)에 대한 공정 및 상부 채널(UCH)에 대한 공정을 통해 형성될 수 있다. 하부 채널(LCH)은 제2 기판(5310)의 상면에 수직하는 방향으로 연장되어 공통 소스 라인(5320) 및 하부 워드라인들(5331, 5332)을 관통할 수 있다. 하부 채널(LCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)과 연결될 수 있다. 상부 채널(UCH)은 상부 워드라인들(5333~5338)을 관통할 수 있다. 상부 채널(UCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)의 채널층은 제1 메탈 배선(5350c) 및 제2 메탈 배선(5360c)과 전기적으로 연결될 수 있다. 채널의 길이가 길어질수록 공정 상의 이유로 인해 일정한 폭을 갖는 채널을 형성하는 것은 어려워질 수 있다. 본 발명의 실시예에 따른 메모리 장치(5000)는 순차적인 공정으로 형성되는 하부 채널(LCH)과 상부 채널(UCH)을 통해 개선된 폭 균일성을 갖는 채널을 구비할 수 있다.
A2에 도시된 바와 같이 채널 구조체(CH)가 하부 채널(LCH) 및 상부 채널(UCH)을 포함하도록 형성된 경우, 하부 채널(LCH) 및 상부 채널(UCH)의 경계 부근에 위치하는 워드라인은 더미 워드라인일 수 있다. 예를 들어, 하부 채널(LCH) 및 상부 채널(UCH)의 경계를 형성하는 워드라인(5332) 및 워드라인(5333)은 더미 워드라인일 수 있다. 이 경우, 더미 워드라인에 연결된 메모리 셀들에는 데이터가 저장되지 않을 수 있다. 또는, 더미 워드라인에 연결된 메모리 셀들에 대응하는 페이지들(page)의 개수는 일반적인 워드라인에 연결된 메모리 셀들에 대응하는 페이지들의 개수보다 적을 수 있다. 더미 워드라인에 인가되는 전압 레벨은 일반적인 워드라인에 인가되는 전압 레벨과 다를 수 있으며, 이에 따라 하부 채널(LCH)과 상부 채널(UCH) 간의 불균일한 채널 폭이 메모리 장치의 동작에 미치는 영향을 감소시킬 수 있다.
한편, A2에서, 하부 채널(LCH)이 관통하는 하부 워드라인들(5331, 5332)의 개수가 상부 채널(UCH)이 관통하는 상부 워드라인들(5333~5338)의 개수보다 적은 것으로 도시되어 있다. 다만, 이는 예시적인 것이며, 본 발명은 이에 제한되지 않는다. 다른 예로, 하부 채널(LCH)을 관통하는 하부 워드라인들의 개수가 상부 채널(UCH)이 관통하는 상부 워드라인들의 개수와 동일하거나 더 많도록 형성될 수도 있다. 또한, 이상에서 설명된 제1 셀 영역(CREG1)에 배치된 채널 구조체(CH)의 구조 및 연결 관계는 제2 셀 영역(CREG2)에 배치된 채널 구조체(CH)에도 동일하게 적용될 수 있다.
비트라인 본딩 영역(BLBA)에서, 제1 셀 영역(CREG1)에는 제1 관통 전극(THV1)이 제공되고, 제2 셀 영역(CREG2)에는 제2 관통 전극(THV2)이 제공될 수 있다. 도 29에 도시된 바와 같이, 제1 관통 전극(THV1)은 공통 소스 라인(5320) 및 복수의 워드라인들(5330)을 관통할 수 있다. 다만, 이는 예시적인 것이며, 제1 관통 전극(THV1)은 제2 기판(5310)을 더 관통할 수도 있다. 제1 관통 전극(THV1)은 전도성 물질을 포함할 수 있다. 또는, 제1 관통 전극(THV1)은 절연 물질로 둘러 쌓인 전도성 물질을 포함할 수 있다. 제2 관통 전극(THV2)도 제1 관통 전극(THV1)과 동일한 형태 및 구조로 제공될 수 있다.
일 실시예에 있어서, 제1 관통 전극(THV1)과 제2 관통 전극(THV2)은 제1 관통 메탈 패턴(5372d) 및 제2 관통 메탈 패턴(5472d)을 통해 전기적으로 연결될 수 있다. 제1 관통 메탈 패턴(5372d)은 제1 셀 영역(CREG1)을 포함하는 제1 상부 칩의 하단에 형성될 수 있고, 제2 관통 메탈 패턴(5472d)은 제2 셀 영역(CREG2)을 포함하는 제2 상부 칩의 상단에 형성될 수 있다. 제1 관통 전극(THV1)은 제1 메탈 배선(5350c) 및 제2 메탈 배선(5360c)과 전기적으로 연결될 수 있다. 제1 관통 전극(THV1)과 제1 관통 메탈 패턴(5372d) 사이에 하부 비아(5371d)가 형성될 수 있고, 제2 관통 전극(THV2)과 제2 관통 메탈 패턴(5472d) 사이에 상부 비아(5471d)가 형성될 수 있다. 제1 관통 메탈 패턴(5372d)과 제2 관통 메탈 패턴(5472d)은 본딩 방식으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PREG)의 최상부 메탈층에는 상부 메탈 패턴(5252)이 형성되고, 제1 셀 영역(CREG1)의 최상부 메탈층에는 상기 상부 메탈 패턴(5252)과 동일한 형태의 상부 메탈 패턴(5392)이 형성될 수 있다. 제1 셀 영역(CREG1)의 상부 메탈 패턴(5392)과 주변 회로 영역(PREG)의 상부 메탈 패턴(5252)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 비트라인 본딩 영역(BLBA)에서, 비트 라인(5360c)은 주변 회로 영역(PREG)에 포함된 페이지 버퍼와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PREG)의 회로 소자들(5220c) 중 일부는 페이지 버퍼를 제공할 수 있으며, 비트라인(5360c)은 제1 셀 영역(CREG1)의 상부 본딩 메탈(5370c)과 주변 회로 영역(PREG)의 상부 본딩 메탈(5270c)을 통하여 페이지 버퍼를 제공하는 회로 소자들(5220c)과 전기적으로 연결될 수 있다.
계속해서, 도 29를 참조하면, 워드라인 본딩 영역(WLBA)에서, 제1 셀 영역(CREG1)의 워드라인들(5330)은 제2 기판(5310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(5341-5347; 5340)과 연결될 수 있다. 워드라인들(5330)에 연결되는 셀 컨택 플러그들(5340)의 상부에는 제1 메탈 배선(5350b)과 제2 메탈 배선(5360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(5340)은 워드라인 본딩 영역(WLBA)에서 제1 셀 영역(CREG1)의 상부 본딩 메탈(5370b)과 주변 회로 영역(PREG)의 상부 본딩 메탈(5270b)을 통해 주변 회로 영역(PREG)과 연결될 수 있다.
셀 컨택 플러그들(5340)은 주변 회로 영역(PREG)에 포함된 로우 디코더와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PREG)의 회로 소자들(5220b) 중 일부는 로우 디코더를 제공하며, 셀 컨택 플러그들(5340)은 제1 셀 영역(CREG1)의 상부 본딩 메탈(5370b)과 주변 회로 영역(PREG)의 상부 본딩 메탈(5270b)을 통해 로우 디코더를 제공하는 회로 소자들(5220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더를 제공하는 회로 소자들(5220b)의 동작 전압은, 페이지 버퍼를 제공하는 회로 소자들(5220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼를 제공하는 회로 소자들(5220c)의 동작 전압이 로우 디코더를 제공하는 회로 소자들(5220b)의 동작 전압보다 클 수 있다.
마찬가지로, 워드라인 본딩 영역(WLBA)에서, 제2 셀 영역(CREG2)의 워드라인들(5430)은 제3 기판(5410)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(5441-5447; 5440)과 연결될 수 있다. 셀 컨택 플러그들(5440)은 제2 셀 영역(CREG2)의 상부 메탈 패턴, 제1 셀 영역(CREG1)의 하부 메탈 패턴 및 상부 메탈 패턴, 그리고 셀 컨택 플러그(5348)를 통하여 주변 회로 영역(PREG)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 제1 셀 영역(CREG1)에는 상부 본딩 메탈(5370b)이 형성되고, 주변 회로 영역(PREG)에는 상부 본딩 메탈(5270b)이 형성될 수 있다. 제1 셀 영역(CREG1)의 상부 본딩 메탈(5370b)과 주변 회로 영역(PREG)의 상부 본딩 메탈(5270b)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 상부 본딩 메탈(5370b)과 상부 본딩 메탈(5270b)은 알루미늄, 구리 또는 텅스텐 등으로 형성될 수 있다.
외부 패드 본딩 영역(PA)에서, 제1 셀 영역(CREG1)의 하부에는 하부 메탈 패턴(5371e)이 형성될 수 있고, 제2 셀 영역(CREG2)의 상부에는 상부 메탈 패턴(5472a)이 형성될 수 있다. 제1 셀 영역(CREG1)의 하부 메탈 패턴(5371e) 및 제2 셀 영역(CREG2)의 상부 메탈 패턴(5472a)은, 외부 패드 본딩 영역(PA)에서 본딩 방식에 의해 연결될 수 있다. 마찬가지로, 제1 셀 영역(CREG1)의 상부에는 상부 메탈 패턴(5372a)이 형성될 수 있고, 주변 회로 영역(PREG)의 상부에는 상부 메탈 패턴(5272a)이 형성될 수 있다. 제1 셀 영역(CREG1)의 상부 메탈 패턴(5372a) 및 주변 회로 영역(PREG)의 상부 메탈 패턴(5272a)은 본딩 방식에 의해 연결될 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그들(5380, 5480)이 배치될 수 있다. 공통 소스 라인 컨택 플러그들(5380, 5480)은 금속, 금속 화합물, 또는 도핑된 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 제1 셀 영역(CREG1)의 공통 소스 라인 컨택 플러그(5380)는 공통 소스 라인(5320)과 전기적으로 연결되고, 제2 셀 영역(CREG2)의 공통 소스 라인 컨택 플러그(5480)는 공통 소스 라인(5420)과 전기적으로 연결될 수 있다. 제1 셀 영역(CREG1)의 공통 소스 라인 컨택 플러그(5380) 상부에는 제1 메탈 배선(5350a)과 제2 메탈 배선(5360a)이 차례로 적층되고, 제2 셀 영역(CREG2)의 공통 소스 라인 컨택 플러그(5480) 상부에는 제1 메탈 배선(5450a)과 제2 메탈 배선(5460a)이 차례로 적층될 수 있다.
외부 패드 본딩 영역(PA)에는 입출력 패드들(5205, 5405, 5406)이 배치될 수 있다. 도 29를 참조하면, 하부 절연막(5201)이 제1 기판(5210)의 하면을 덮을 수 있으며, 하부 절연막(5201) 상에 제1 입출력 패드(5205)가 형성될 수 있다. 제1 입출력 패드(5205)는 제1 입출력 컨택 플러그(5203)를 통해 주변 회로 영역(PREG)에 배치되는 복수의 회로 소자들(5220a) 중 적어도 하나와 연결되며, 하부 절연막(5201)에 의해 제1 기판(5210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(5203)와 제1 기판(5210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(5203)와 제1 기판(5210)을 전기적으로 분리할 수 있다.
제3 기판(5410)의 상부에는 제3 기판(5410)의 상면을 덮는 상부 절연막(5401)이 형성될 수 있다. 상부 절연막(5401) 상에는 제2 입출력 패드(5405) 및/ 또는 제3 입출력 패드(5406)가 배치될 수 있다. 제2 입출력 패드(5405)는 제2 입출력 컨택 플러그들(5403, 5303)을 통해 주변 회로 영역(PREG)에 배치되는 복수의 회로 소자들(5220a) 중 적어도 하나와 연결되고, 제3 입출력 패드(5406)는 제3 입출력 컨택 플러그들(5404, 5304)을 통해 주변 회로 영역(PREG)에 배치되는 복수의 회로 소자들(5220a) 중 적어도 하나와 연결될 수 있다.
일 실시예에 있어서, 입출력 컨택 플러그가 배치되는 영역에는 제3 기판(5410)이 배치되지 않을 수 있다. 예를 들어, B에 도시된 바와 같이, 제3 입출력 컨택 플러그(5404)는 제3 기판(5410)의 상면에 평행한 방향에서 제3 기판(5410)과 분리되며, 제2 셀 영역(CREG2)의 층간 절연층(5415)을 관통하여 제3 입출력 패드(5406)에 연결될 수 있다. 이 경우, 제3 입출력 컨택 플러그(5404)는 다양한 공정으로 형성될 수 있다.
예시적으로, B1에 도시된 바와 같이, 제3 입출력 컨택 플러그(5404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(5401)으로 갈수록 직경이 커지도록 형성될 수 있다. 즉, A1에서 설명된 채널 구조체(CH)의 직경은 상부 절연막(5401)으로 갈수록 작아지도록 형성됨에 반하여, 제3 입출력 컨택 플러그(5404)의 직경은 상부 절연막(5401)으로 갈수록 커지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(5404)는 제2 셀 영역(CREG2)과 제1 셀 영역(CREG1)이 본딩 방식으로 결합된 후에 형성될 수 있다.
또한, 예시적으로, B2에 도시된 바와 같이, 제3 입출력 컨택 플러그(5404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(5401)으로 갈수록 직경이 작아지도록 형성될 수 있다. 즉, 제3 입출력 컨택 플러그(5404)의 직경은 채널 구조체(CH)와 마찬가지로 상부 절연막(5401)으로 갈수록 작아지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(5404)는 제2 셀 영역(CREG2)과 제1 셀 영역(CREG1)의 본딩 결합 전에 셀 컨택 플러그들(5440)과 함께 형성될 수 있다.
다른 실시예에 있어서, 입출력 컨택 플러그는 제3 기판(5410)과 오버랩 되도록 배치될 수도 있다. 예를 들어, C에 도시된 바와 같이, 제2 입출력 컨택 플러그(5403)는 제2 셀 영역(CREG2)의 층간 절연층(5415)을 제3 방향(Z축 방향)으로 관통하여 형성되되, 제3 기판(5410)을 통하여 제2 입출력 패드(5405)에 전기적으로 연결될 수 있다. 이 경우, 제2 입출력 컨택 플러그(5403)와 제2 입출력 패드(5405)의 연결 구조는 다양한 방식으로 구현될 수 있다.
예시적으로, C1에 도시된 바와 같이, 제3 기판(5410)을 관통하는 개구부(5408)가 형성되고, 제2 입출력 컨택 플러그(5403)는 제3 기판(5410)에 형성된 개구부(5408)를 통하여 직접 제2 입출력 패드(5405)에 연결될 수 있다. 이 경우, C1에서 도시된 바와 같이, 제2 입출력 컨택 플러그(5403)의 직경은 제2 입출력 패드(5405)로 갈수록 커지도록 형성될 수 있다. 다만, 이는 예시적인 것이며, 제2 입출력 컨택 플러그(5403)의 직경은 제2 입출력 패드(5405)로 갈수록 작아지도록 형성될 수도 있다.
예시적으로, C2에 도시된 바와 같이, 제3 기판(5410)을 관통하는 개구부(5408)가 형성되고, 개구부(5408) 내에는 컨택(5407)이 형성될 수 있다. 컨택(5407)의 일 단부는 제2 입출력 패드(5405)에 연결되고, 다른 단부는 제2 입출력 컨택 플러그(5403)에 연결될 수 있다. 이에 따라, 제2 입출력 컨택 플러그(5403)가 개구부(5408) 내의 컨택(5407)을 통하여 제2 입출력 패드(5405)에 전기적으로 연결될 수 있다. 이 경우, C2에 도시된 바와 같이, 컨택(5407)의 직경은 제2 입출력 패드(5405)로 갈수록 커지고, 제2 입출력 컨택 플러그(5403)의 직경은 제2 입출력 패드(5405)로 갈수록 작아지도록 형성될 수도 있다. 예를 들어, 제3 입출력 컨택 플러그(5403)는 제2 셀 영역(CREG2)과 제1 셀 영역(CREG1)의 본딩 결합 전에 셀 컨택 플러그들(5440)과 함께 형성되고, 컨택(5407)은 제2 셀 영역(CREG2)과 제1 셀 영역(CREG1)의 본딩 결합 후에 형성될 수 있다.
또한, 예시적으로, C3에 도시된 바와 같이, 제3 기판(5410)의 개구부(5408)의 상면에는 C2에 비하여 스토퍼(stopper, 5409)가 더 형성될 수도 있다. 스토퍼(5409)는 공통 소스 라인(5420)과 동일한 층에 형성된 메탈 배선일 수 있다. 다만, 이는 예시적인 것이며, 스토퍼(5409)는 워드라인들(5430) 중 적어도 하나와 동일한 층에 형성된 메탈 배선일 수도 있다. 제2 입출력 컨택 플러그(5403)는 컨택(5407) 및 스토퍼(5409)를 통하여 제2 입출력 패드(5405)에 전기적으로 연결될 수 있다.
한편, 제2 셀 영역(CREG2)의 제2 및 제3 입출력 컨택 플러그(5403, 5404)와 유사하게, 제1 셀 영역(CREG1)의 제2 및 제3 입출력 컨택 플러그(5303, 5304)는 각각 하부 메탈 패턴(5371e)으로 갈수록 직경이 작아지거나, 또는 하부 메탈 패턴(5371e)으로 갈수록 직경이 커지도록 형성될 수 있다.
한편, 실시예들에 따라, 제3 기판(5410)에는 슬릿(slit, 5411)이 형성될 수 있다. 예를 들어, 슬릿(5411)은 외부 패드 본딩 영역(PA)의 임의의 위치에 형성될 수 있다. 일 예로, D에 도시된 바와 같이, 슬릿(5411)은 평면에서 봤을 때에 제2 입출력 패드(5405)와 셀 컨택 플러그들(5440) 사이에 위치할 수 있다. 다만, 이는 예시적인 것이며, 평면에서 봤을 때에, 제2 입출력 패드(5405)가 슬릿(5411)과 셀 컨택 플러그들(5440) 사이에 위치하도록, 슬릿(5411)이 형성될 수도 있다.
예시적으로, D1에 도시된 바와 같이, 슬릿(5411)은 제3 기판(5410)을 관통하도록 형성될 수 있다. 슬릿(5411)은, 예를 들어, 개구부(5408)를 형성할 때에 제3 기판(5410)이 미세하게 갈라지는 것을 방지하는 용도로 사용될 수 있다. 다만, 이는 예시적인 것이며, 슬릿(5411)은 제3 기판(5410)의 두께에 대해 약 60~70% 정도의 깊이로 형성될 수도 있다.
또한, 예시적으로, D2에 도시된 바와 같이, 슬릿(5411) 내에는 도전 물질(5412)이 형성될 수도 있다. 도전 물질(5412)은, 예를 들어, 외부 패드 본딩 영역(PA) 내의 회로 소자들의 구동 중에 발생한 누설 전류를 외부로 방전(discharge)하기 위한 용도로 사용될 수 있다. 이 경우, 도전 물질(5412)은 외부의 접지 라인에 연결될 수도 있다.
또한, 예시적으로, D3에 도시된 바와 같이, 슬릿(5411) 내에는 절연 물질(5413)이 형성될 수도 있다. 절연 물질(5413)은, 예를 들어, 외부 패드 본딩 영역(PA)에 배치된 제2 입출력 패드(5405) 및 제2 입출력 컨택 플러그(403)를 워드라인 본딩 영역(WLBA)과 전기적으로 분리하기 위하여 형성될 수 있다. 슬릿(5411) 내에 절연 물질(5413)을 형성함으로써, 제2 입출력 패드(5405)를 통하여 제공되는 전압이 워드라인 본딩 영역(WLBA) 내의 제3 기판(5410) 상에 배치된 메탈층에 영향을 미치는 것을 차단할 수 있다.
한편, 실시예들에 따라, 제1 내지 제3 입출력 패드(5205, 5405, 5406)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(5000)는 제1 기판(5201)의 상부에 배치되는 제1 입출력 패드(5205)만을 포함하거나, 또는 제3 기판(5410)의 상부에 배치되는 제2 입출력 패드(5405)만을 포함하거나, 또는 상부 절연막(5401)의 상부에 배치되는 제3 입출력 패드(5406)만을 포함하도록 구현될 수 있다.
한편, 실시예들에 따라, 제1 셀 영역(CREG1)의 제2 기판(5310) 및 제2 셀 영역(CREG2)의 제3 기판(5410) 중 적어도 하나는 희생 기판으로 사용될 수 있으며, 본딩 공정 이전 또는 이후에 완전히 또는 일부만 제거될 수 있다. 기판 제거 이후에 추가막이 적층될 수 있다. 예를 들어, 제1 셀 영역(CREG1)의 제2 기판(5310)은 주변 회로 영역(PREG)과 제1 셀 영역(CREG1)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(5320)의 상면을 덮는 절연막 또는 연결을 위한 도전막이 형성될 수 있다. 이와 유사하게, 제2 셀 영역(CREG2)의 제3 기판(5410)은 제1 셀 영역(CREG1)과 제2 셀 영역(CREG2)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(5420)의 상면을 덮는 상부 절연막(5401) 또는 연결을 위한 도전막이 형성될 수 있다.
본 발명의 실시예들은 메모리 장치를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC, 서버 컴퓨터, 데이터 센터, 워크스테이션, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, PDA, PMP, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔, 네비게이션 기기, 웨어러블 기기, IoT 기기, IoE 기기, e-북, VR 기기, AR 기기, 드론, 오토모티브 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 워드 라인들과 연결되는 메모리 블록을 포함하는 메모리 장치의 동작 방법으로서,
    상기 복수의 워드 라인들에 제1 구동 전압들을 인가하여, 상기 메모리 블록에 대해 제1 동작을 수행하는 단계;
    상기 제1 동작이 완료된 이후에, 상기 복수의 워드 라인들에 인가된 상기 제1 구동 전압들을 방전시키는 제1 리커버리 동작을 수행하는 단계; 및
    상기 제1 리커버리 동작이 완료된 이후에, 상기 복수의 워드 라인들에 제2 구동 전압들을 인가하여, 상기 메모리 블록에 대해 제2 동작을 수행하는 단계를 포함하고,
    상기 제1 리커버리 동작에서, 상기 제1 구동 전압들에 의해 저장된 전하들 중 제1 전하들은 적어도 하나의 전하 재활용 워드 라인과 연결되는 전하 재활용 메모리 블록에 저장되고,
    상기 제2 동작에서, 상기 전하 재활용 메모리 블록에 저장된 상기 제1 전하들을 이용하여 상기 복수의 워드 라인들에 상기 제2 구동 전압들을 인가하는 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 제1 전하들을 상기 전하 재활용 메모리 블록에 저장하는 동작 및 상기 제1 전하들을 이용하여 상기 제2 구동 전압들을 인가하는 동작은 전하 공유(charge sharing)에 의해 수행되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  3. 제 1 항에 있어서,
    상기 제1 동작은 상기 메모리 블록에 포함되고 상기 복수의 워드 라인들 중 제1 워드 라인과 연결되는 제1 페이지에 대해 수행되는 제1 독출 동작이고,
    상기 제2 동작은 상기 메모리 블록에 포함되고 상기 복수의 워드 라인들 중 상기 제1 워드 라인과 다른 제2 워드 라인과 연결되는 제2 페이지에 대해 수행되는 제2 독출 동작인 것을 특징으로 하는 메모리 장치의 동작 방법.
  4. 제 3 항에 있어서, 상기 제1 리커버리 동작을 수행하는 단계는,
    상기 복수의 워드 라인들과 상기 전하 재활용 워드 라인을 전기적으로 연결시키는 단계; 및
    상기 복수의 워드 라인들의 전압 레벨을 감소시키는 제1 방전 동작을 수행하는 단계를 포함하고,
    전하 공유에 의해 상기 제1 전하들이 상기 전하 재활용 워드 라인을 통해 상기 전하 재활용 메모리 블록으로 이동하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  5. 제 4 항에 있어서, 상기 제1 리커버리 동작을 수행하는 단계는,
    상기 복수의 워드 라인들과 상기 전하 재활용 워드 라인을 전기적으로 분리시키는 단계; 및
    상기 복수의 워드 라인들의 전압 레벨을 추가적으로 감소시키는 제2 방전 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  6. 제 3 항에 있어서, 상기 제2 동작을 수행하는 단계는,
    상기 복수의 워드 라인들과 상기 전하 재활용 워드 라인을 전기적으로 연결시키는 단계; 및
    상기 복수의 워드 라인들의 전압 레벨을 증가시키는 제1 충전 동작을 수행하는 단계를 포함하고,
    전하 공유에 의해 상기 제1 전하들이 상기 전하 재활용 워드 라인을 통해 상기 복수의 워드 라인들로 이동하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  7. 제 6 항에 있어서, 상기 제2 동작을 수행하는 단계는,
    상기 복수의 워드 라인들과 상기 전하 재활용 워드 라인을 전기적으로 분리시키는 단계;
    전하 펌프와 상기 전하 재활용 워드 라인을 전기적으로 연결시키는 단계; 및
    상기 전하 펌프를 이용하여 상기 복수의 워드 라인들의 전압 레벨을 추가적으로 증가시키는 제2 충전 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  8. 제 1 항에 있어서,
    상기 제1 동작은 상기 메모리 블록에 포함되고 상기 복수의 워드 라인들 중 제1 워드 라인과 연결되는 제1 페이지에 대해 수행되는 제1 프로그램 동작이고,
    상기 제2 동작은 상기 제1 페이지에 대해 수행되는 제1 프로그램 검증 동작인 것을 특징으로 하는 메모리 장치의 동작 방법.
  9. 제 8 항에 있어서, 상기 제1 리커버리 동작을 수행하는 단계는,
    상기 복수의 워드 라인들 중 상기 제1 워드 라인을 제외한 워드 라인들과 상기 전하 재활용 워드 라인을 전기적으로 연결시키는 단계; 및
    상기 복수의 워드 라인들 모두의 전압 레벨을 감소시키는 제1 방전 동작을 수행하는 단계를 포함하고,
    전하 공유에 의해 상기 제1 전하들이 상기 전하 재활용 워드 라인을 통해 상기 전하 재활용 메모리 블록으로 이동하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  10. 복수의 워드 라인들과 연결되는 메모리 블록, 및 적어도 하나의 전하 재활용 워드 라인과 연결되는 전하 재활용 메모리 블록을 포함하는 메모리 셀 어레이;
    상기 복수의 워드 라인들에 인가되는 복수의 구동 전압들을 생성하는 전압 생성기;
    상기 메모리 셀 어레이 및 상기 전압 생성기의 동작을 제어하여, 상기 복수의 워드 라인들에 제1 구동 전압들을 인가하여 상기 메모리 블록에 대해 제1 동작을 수행하고, 상기 제1 동작이 완료된 이후에 상기 복수의 워드 라인들에 인가된 상기 제1 구동 전압들을 방전시키는 제1 리커버리 동작을 수행하며, 상기 제1 리커버리 동작이 완료된 이후에 상기 복수의 워드 라인들에 제2 구동 전압들을 인가하여 상기 메모리 블록에 대해 제2 동작을 수행하는 제어 회로를 포함하고,
    상기 제1 리커버리 동작에서, 상기 제1 구동 전압들에 의해 저장된 전하들 중 제1 전하들은 적어도 하나의 전하 재활용 워드 라인과 연결되는 전하 재활용 메모리 블록에 저장되고,
    상기 제2 동작에서, 상기 전하 재활용 메모리 블록에 저장된 상기 제1 전하들을 이용하여 상기 복수의 워드 라인들에 상기 제2 구동 전압들을 인가하는 메모리 장치.
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