JPS626489A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS626489A JPS626489A JP60143782A JP14378285A JPS626489A JP S626489 A JPS626489 A JP S626489A JP 60143782 A JP60143782 A JP 60143782A JP 14378285 A JP14378285 A JP 14378285A JP S626489 A JPS626489 A JP S626489A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- precharge
- precharging
- memory cell
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置に関するもので、特にビッ
ト線プリチャージ回路を有するダイナミック形ＭＯＳメ
モリに係わる。
ト線プリチャージ回路を有するダイナミック形ＭＯＳメ
モリに係わる。
一般に、ダイナミック形ＭＯＳメモリにおけるメモリセ
ルアレイの周辺回路は、例えば第８図に示すように構成
されている。第８図において、ＷＬ 、 ＷＩ−・・・
・はワード線、ＢＬ 、 ＢＬはビット線対で、これら
ワード線ＷＬ 、 ＷＬ 、 ・・・とピット線対ＢＬ
、 ＢＬとの各交差位置にはメモリセル１ノ。
ルアレイの周辺回路は、例えば第８図に示すように構成
されている。第８図において、ＷＬ 、 ＷＩ−・・・
・はワード線、ＢＬ 、 ＢＬはビット線対で、これら
ワード線ＷＬ 、 ＷＬ 、 ・・・とピット線対ＢＬ
、 ＢＬとの各交差位置にはメモリセル１ノ。
１ノ、・・・が配設される。また、上記ビット線ＢＬと
孔間には、センスアンｆ１２が設けられ、選択されたメ
モリセル１１からのｒ−夕読み出し時、ビット線ＢＬと
Ｂｌ、との電位差を増幅するようになっている。１３＊
、１３ｂはビット線対ＢＬ 、 ＢＬの電位を均等にプ
リチャージするためのプリチャージ用ＭＯ８）ランジス
タで・ ビット線プリチャージ信号φＢの制御により・
プリチャージ電位φムを所定のタイミングでビット線対
ＢＬ 、 ＢＬに印加する。
孔間には、センスアンｆ１２が設けられ、選択されたメ
モリセル１１からのｒ−夕読み出し時、ビット線ＢＬと
Ｂｌ、との電位差を増幅するようになっている。１３＊
、１３ｂはビット線対ＢＬ 、 ＢＬの電位を均等にプ
リチャージするためのプリチャージ用ＭＯ８）ランジス
タで・ ビット線プリチャージ信号φＢの制御により・
プリチャージ電位φムを所定のタイミングでビット線対
ＢＬ 、 ＢＬに印加する。
第９図は、ｎ個に分割設定されたメモリセルアレイ（Ｃ
Ａ１． ＣＡ、 、 ・・・、 ＣＡｎ）へビット線プ
リチャージ信号を供給するための回路を示している。メ
モリセルアレイＣＡ１． ＣＡ、 、・・・ＣＡｎには
それぞれ、ビット線プリチャージ信号供給回路１４から
ビット線プリチャージ信号φＢが供給される。上記プリ
チャージ信号供給回路１４は、駆動回路１５の出力で制
御される。
Ａ１． ＣＡ、 、 ・・・、 ＣＡｎ）へビット線プ
リチャージ信号を供給するための回路を示している。メ
モリセルアレイＣＡ１． ＣＡ、 、・・・ＣＡｎには
それぞれ、ビット線プリチャージ信号供給回路１４から
ビット線プリチャージ信号φＢが供給される。上記プリ
チャージ信号供給回路１４は、駆動回路１５の出力で制
御される。
第１０図は、前記第８図および第９図における各信号の
タイミングチャートを示している。
タイミングチャートを示している。
プリチャージ電位φ、は所定のハイ（“Ｈ”）レベルに
設定されており、時刻ｔ０にビットミプリチャージ信号
φＢが”Ｈ°レベルとなると、プリチャージ用ＭＯＳト
ランジスタ１３ｈ、１３ｂがオン状態となって、ビット
線ＢＬ 、 ＢＬがプリチャージされる。このプリチャ
ージの際、分割されたメモリセルアレ４ ＣＡ１． Ｃ
Ａ、 、・・・ＣＡｎの各ビット線は、上記ビット線
プリチャージ信号φ３により、同時にプリチャージされ
る（時刻１．）。
設定されており、時刻ｔ０にビットミプリチャージ信号
φＢが”Ｈ°レベルとなると、プリチャージ用ＭＯＳト
ランジスタ１３ｈ、１３ｂがオン状態となって、ビット
線ＢＬ 、 ＢＬがプリチャージされる。このプリチャ
ージの際、分割されたメモリセルアレ４ ＣＡ１． Ｃ
Ａ、 、・・・ＣＡｎの各ビット線は、上記ビット線
プリチャージ信号φ３により、同時にプリチャージされ
る（時刻１．）。
ところで、上述したように各メモリセルアレイのビット
線対をビット線プリチャージ信号φｌによシ同時にプリ
チャージすると、ビット線対の電位が同時に均等化され
るが、この時各ピット線のプリチャージを流が同時に流
れるため、時刻ｔ１に示すように大きなピークを持った
プリチャージを流が回路を流れることになる。
線対をビット線プリチャージ信号φｌによシ同時にプリ
チャージすると、ビット線対の電位が同時に均等化され
るが、この時各ピット線のプリチャージを流が同時に流
れるため、時刻ｔ１に示すように大きなピークを持った
プリチャージを流が回路を流れることになる。
上記ピーク電流は、半導体記憶装置の雑音源とな）、そ
の動作マージンを狭くする原因となっている。
の動作マージンを狭くする原因となっている。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、プリチャージを流のピークを
制御することができ、動作マージンの悪化を防止できる
半導体記憶装置を提供することである。
その目的とするところは、プリチャージを流のピークを
制御することができ、動作マージンの悪化を防止できる
半導体記憶装置を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、複数に分割設定されたメモリセルアレイを有す
るダイナミック形メモリにおいて、各メモリセル毎に相
いに異なるタイミングでビット線のプリチャージを行な
うためのビット線プリチャージタイミング設定回路を設
けたものである。
ために、複数に分割設定されたメモリセルアレイを有す
るダイナミック形メモリにおいて、各メモリセル毎に相
いに異なるタイミングでビット線のプリチャージを行な
うためのビット線プリチャージタイミング設定回路を設
けたものである。
以下、この発明の一実施例について図面を参照して説明
する。第１図は、分割設定された各メモリセルアレイＣ
Ａ、 、 ＣＡ、 、・・・、 ＧＡｎのプリチャージ
を異なるタイミングで行なうためのビット線プリチャー
ジタイミング設定回路を示している。プリチャージ信号
φＢは、ＭＯＳトランジスタＱＩＩＱ！＋・・・、Ｑｎ
’＆介して各メモリセルアレイＣＡ１ ＋ Ｃｋｌ 、
・・・、 ＣＡｎに供給される。
する。第１図は、分割設定された各メモリセルアレイＣ
Ａ、 、 ＣＡ、 、・・・、 ＧＡｎのプリチャージ
を異なるタイミングで行なうためのビット線プリチャー
ジタイミング設定回路を示している。プリチャージ信号
φＢは、ＭＯＳトランジスタＱＩＩＱ！＋・・・、Ｑｎ
’＆介して各メモリセルアレイＣＡ１ ＋ Ｃｋｌ 、
・・・、 ＣＡｎに供給される。
上記ＭＯ８）ランジスタＱ１＊Ｑｚ＋・・・ｒ Ｑ ｎ
はそれぞれ、プリチャージ制御信号φｃ１およびこの信
号φｃ１を遅延回路１６１１１６ｇ＋・・・。
はそれぞれ、プリチャージ制御信号φｃ１およびこの信
号φｃ１を遅延回路１６１１１６ｇ＋・・・。
１６ｉｎ−１によって遅延したφＣ２１φＣ５１・・・
φＣｆｉなる信号によって導通制御される。上記プリチ
ャージ制御信号φＣ１ｒφＣ２ｒ・・・、φＣｆｌはそ
れぞれ、第２図に示すように、プリチャージ制御信号φ
Ｃ，に対して、各遅延回路１６１．１６．。
φＣｆｉなる信号によって導通制御される。上記プリチ
ャージ制御信号φＣ１ｒφＣ２ｒ・・・、φＣｆｌはそ
れぞれ、第２図に示すように、プリチャージ制御信号φ
Ｃ，に対して、各遅延回路１６１．１６．。
・・・、１６ｎの遅延時間Δシだけ順次遅れたタイミン
グとなっている。
グとなっている。
このような構成によれば、第３図のタイミングチャート
に示すように、分割設定された各メモリセルアレイＣＡ
、 、 ＣＡオ、・・・、 ＣＡｎには、時間的にΔｔ
だけ順次ずれたビット線プリチャージ信号φ８１１φ１
２１・・・、φ！Ｉｎが供給嘔れることになる。従りて
、ビット線プリチャージ電流のピークが破線で示すよう
に時間的に分散され、全体のプリチャージ電流のピーク
を実線で示すように下げることができる。これによって
、ビット線のプリチャージ時に発生する雑音を抑制でき
、動作マージンの悪化を低減できる。
に示すように、分割設定された各メモリセルアレイＣＡ
、 、 ＣＡオ、・・・、 ＣＡｎには、時間的にΔｔ
だけ順次ずれたビット線プリチャージ信号φ８１１φ１
２１・・・、φ！Ｉｎが供給嘔れることになる。従りて
、ビット線プリチャージ電流のピークが破線で示すよう
に時間的に分散され、全体のプリチャージ電流のピーク
を実線で示すように下げることができる。これによって
、ビット線のプリチャージ時に発生する雑音を抑制でき
、動作マージンの悪化を低減できる。
ところで、通常のメモリ動作時においては、前記第８図
に示した回路構成において、ビット線対ＢＬ 、 ＢＬ
のプリチャージ前は、ビット線ＢＬと庇のレベルは異な
っている。すなわち、ビット線ＢＬが“Ｈ゛レベル時は
、ＢＬはロー（“Ｌｏ）レベル、ビット線ＢＬが”Ｌ”
レベルの時には几が゛Ｈ°レベルとなっている・従って
、例えばビット線ＢＬがＬ”レベル、庇が“Ｈ″レベル
時にこれらのビット線対ＢＬ 、 ＢＬ ｇプリチャー
ジしようとする場合には、まずプリチャージ信号φｓ’
を所定のレベルまで上昇させてピット線ＢＬヲプリチャ
ージし、その後さらにプリチャージ信号φＢの電位を昇
圧させてビット線孔側をプリチャージしている。このた
め、例えば第４図に示すようにプリチャージ信号φＢを
キヤｉ４シタノアによる容量結合によシ所定のタイミン
グでφＤなる電位まで昇圧している。従って、ビット線
対ＢＬ 、 ＢＬは、第５図のタイミングチャートに示
すような若干の時間的ずれを持ったタイミングで所定の
レベルにプリチャージされる。
に示した回路構成において、ビット線対ＢＬ 、 ＢＬ
のプリチャージ前は、ビット線ＢＬと庇のレベルは異な
っている。すなわち、ビット線ＢＬが“Ｈ゛レベル時は
、ＢＬはロー（“Ｌｏ）レベル、ビット線ＢＬが”Ｌ”
レベルの時には几が゛Ｈ°レベルとなっている・従って
、例えばビット線ＢＬがＬ”レベル、庇が“Ｈ″レベル
時にこれらのビット線対ＢＬ 、 ＢＬ ｇプリチャー
ジしようとする場合には、まずプリチャージ信号φｓ’
を所定のレベルまで上昇させてピット線ＢＬヲプリチャ
ージし、その後さらにプリチャージ信号φＢの電位を昇
圧させてビット線孔側をプリチャージしている。このた
め、例えば第４図に示すようにプリチャージ信号φＢを
キヤｉ４シタノアによる容量結合によシ所定のタイミン
グでφＤなる電位まで昇圧している。従って、ビット線
対ＢＬ 、 ＢＬは、第５図のタイミングチャートに示
すような若干の時間的ずれを持ったタイミングで所定の
レベルにプリチャージされる。
第６図は、上述したプリチャージ動作を行なう半導体記
憶装置にこの発明を適用する際の回路構成例を示してい
る。図において、前記第１図と同一構成部には同じ符号
を付してその詳細な説明は省略する。プリチャージ信号
φＢは、ダイオード接続されたＭｏＳトランジスタ１８
１ ｊ１８８．・・・、１８ｎを介して分割設定された
メモリセルアレイＣＡ、 、 ＣＡ、 、・・・、 Ｃ
Ａｎにそれぞれ同時に供給される。上記各メモリセルア
レイＣＡ、 ｌ ＣＡ、 、・・・ＣＡｎＫ供給される
プリチャージ信号φＢｌ ｌφ８２１・・・、φ■はそ
れぞれ、第７図のタイミングチャートに示すようにキヤ
・やシタ７７、．１７．、・・・、１７ｎの一端から供
給されるプリチャージ制御信号φＤ１および遅延回路１
６１＊ １６． ＋用＋ １６ｎ−＜の出力φＤ２＋
φＤ３゜・・・、φＤｎによって、それぞれ時間Δｔだ
けずれたタイミングで昇圧される。これによって、前記
実施例と同様にビット線対ＢＬ 、 ＢＬのプリチャー
ジ時に発生するプリチャージ電流のピークを各メモリセ
ルアレイＣＡ１ ＊ Ｃ１２＋・・・５ＣＡｎ毎に分散
できるため、ピーク電流により発生する雑音等を低減で
き、動作マージンの悪化を防止できる。
憶装置にこの発明を適用する際の回路構成例を示してい
る。図において、前記第１図と同一構成部には同じ符号
を付してその詳細な説明は省略する。プリチャージ信号
φＢは、ダイオード接続されたＭｏＳトランジスタ１８
１ ｊ１８８．・・・、１８ｎを介して分割設定された
メモリセルアレイＣＡ、 、 ＣＡ、 、・・・、 Ｃ
Ａｎにそれぞれ同時に供給される。上記各メモリセルア
レイＣＡ、 ｌ ＣＡ、 、・・・ＣＡｎＫ供給される
プリチャージ信号φＢｌ ｌφ８２１・・・、φ■はそ
れぞれ、第７図のタイミングチャートに示すようにキヤ
・やシタ７７、．１７．、・・・、１７ｎの一端から供
給されるプリチャージ制御信号φＤ１および遅延回路１
６１＊ １６． ＋用＋ １６ｎ−＜の出力φＤ２＋
φＤ３゜・・・、φＤｎによって、それぞれ時間Δｔだ
けずれたタイミングで昇圧される。これによって、前記
実施例と同様にビット線対ＢＬ 、 ＢＬのプリチャー
ジ時に発生するプリチャージ電流のピークを各メモリセ
ルアレイＣＡ１ ＊ Ｃ１２＋・・・５ＣＡｎ毎に分散
できるため、ピーク電流により発生する雑音等を低減で
き、動作マージンの悪化を防止できる。
なお、上記各実施例においては、ビット線！リチャージ
信号φＢを供給するための信号線は、信号遅延が小さい
ものを想定したが、例えばこの信号線に高抵抗のものを
用い、この実効抵抗と浮遊容量とから成る遅延回路を利
用することもできる。また、前記第１図の回路と第６図
の回路とを組合わせても良いのはもちろんである。
信号φＢを供給するための信号線は、信号遅延が小さい
ものを想定したが、例えばこの信号線に高抵抗のものを
用い、この実効抵抗と浮遊容量とから成る遅延回路を利
用することもできる。また、前記第１図の回路と第６図
の回路とを組合わせても良いのはもちろんである。
以上説明したようにこの発明によれば、プリチャージ電
流のピークを抑制することができ、動作マージンの悪化
を防止できる半導体記憶装置が得られる。
流のピークを抑制することができ、動作マージンの悪化
を防止できる半導体記憶装置が得られる。
第１図はこの発明の一実施例に係わる半導体記憶装置に
ついて説明するための回路図、第２図および第３図はそ
れぞれ上記第１図の回路の動作を説明するためのタイミ
ングチャート、第４図ないし第７図はそれぞれこの発明
の他の実施例について説明するための図、第８図ないし
第１０図はそれぞれ従来の半導体記憶装置について説明
するための図である。 ＣＡＩ ＠ Ｃ１２＊・・・、 ＣＡ、・・・メモリセ
ルアレイ、ＢＬ 、 Ｂｌ−・・・ビット線、φ、、φ
、１．φｌ１２＋”’ｅφ□・・・プリチャージ信号、
φＣ１＋φＣ２１・・・、φＣ１１＋φＤ１φＤ２＃・
・・、φＤｎ・・・プリチャージ制御信号、１６ｍ。 １６１．・・・、１６ｎ・・・遅延回路（遅延手段）、
Ｑｌ ＊ Ｑ＠ ＊・・・、Ｑｎ・・・Ｍｏ８ ）
ランジスタ（スイッチ手段）、φム・・・プリチャージ
電位、１７１．１７．、・・・、１７ｎ・・・キャノぐ
シタ。 田願人代理人 弁理士 鈴 江 武 彦ＣＡＴ
ＣＡ２ ＣＡｎ 第１図 第３図 第６ｖ！Ｊ 第７図 ｊＩ９ 図 労Ａ
ついて説明するための回路図、第２図および第３図はそ
れぞれ上記第１図の回路の動作を説明するためのタイミ
ングチャート、第４図ないし第７図はそれぞれこの発明
の他の実施例について説明するための図、第８図ないし
第１０図はそれぞれ従来の半導体記憶装置について説明
するための図である。 ＣＡＩ ＠ Ｃ１２＊・・・、 ＣＡ、・・・メモリセ
ルアレイ、ＢＬ 、 Ｂｌ−・・・ビット線、φ、、φ
、１．φｌ１２＋”’ｅφ□・・・プリチャージ信号、
φＣ１＋φＣ２１・・・、φＣ１１＋φＤ１φＤ２＃・
・・、φＤｎ・・・プリチャージ制御信号、１６ｍ。 １６１．・・・、１６ｎ・・・遅延回路（遅延手段）、
Ｑｌ ＊ Ｑ＠ ＊・・・、Ｑｎ・・・Ｍｏ８ ）
ランジスタ（スイッチ手段）、φム・・・プリチャージ
電位、１７１．１７．、・・・、１７ｎ・・・キャノぐ
シタ。 田願人代理人 弁理士 鈴 江 武 彦ＣＡＴ
ＣＡ２ ＣＡｎ 第１図 第３図 第６ｖ！Ｊ 第７図 ｊＩ９ 図 労Ａ
Claims (3)
- （１）複数に分割設定されたメモリセルアレイを有する
ダイナミック形の半導体記憶装置において、ビット線の
プリチャージ時、上記複数のメモリセルアレイのプリチ
ャージタイミングをそれぞれ異ならせるビット線プリチ
ャージタイミング設定回路を設けたことを特徴とする半
導体記憶装置。 - （２）前記ビット線プリチャージタイミング設定回路は
、プリチャージ制御信号を順次遅延する複数の遅延手段
と、前記分割設定されたメモリセルアレイに各対応して
設けられ、上記各遅延手段から出力されるビット線プリ
チャージ信号に基づいて各メモリセルアレイにプリチャ
ージ電位を印加するスイッチ手段とから成ることを特徴
とする特許請求の範囲第１項記載の半導体記憶装置。 - （３）前記ビット線プリチャージタイミング設定回路は
、プリチャージ制御信号を順次遅延する複数の遅延手段
と、これら各遅延手段の出力に基づいて前記分割設定さ
れたメモリセルアレイへ印加されるプリチャージ電位を
容量結合により昇圧する複数のキャパシタとを備えるこ
とを特徴とする特許請求の範囲第１項記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143782A JPS626489A (ja) | 1985-06-29 | 1985-06-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143782A JPS626489A (ja) | 1985-06-29 | 1985-06-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS626489A true JPS626489A (ja) | 1987-01-13 |
Family
ID=15346877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60143782A Pending JPS626489A (ja) | 1985-06-29 | 1985-06-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS626489A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273491A (ja) * | 1985-09-25 | 1987-04-04 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| US7140855B2 (en) | 2002-02-01 | 2006-11-28 | Kohjin Co., Ltd. | Inner mandrel |
| US7835191B2 (en) * | 2001-02-22 | 2010-11-16 | Samsung Electronics Co., Ltd. | Bit line setup and discharge circuit for programming non-volatile memory |
-
1985
- 1985-06-29 JP JP60143782A patent/JPS626489A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273491A (ja) * | 1985-09-25 | 1987-04-04 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| US7835191B2 (en) * | 2001-02-22 | 2010-11-16 | Samsung Electronics Co., Ltd. | Bit line setup and discharge circuit for programming non-volatile memory |
| US7140855B2 (en) | 2002-02-01 | 2006-11-28 | Kohjin Co., Ltd. | Inner mandrel |
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