TW525175B - Bit line setup and discharge circuit for programming non-volatile memory - Google Patents

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525175 8098pif.doc/008 A7 _________B7 五、發明說明（丨） 發明背景 發明領域 本發明是有關於非揮發性半導體記憶元件以及非揮發 性半導體§3憶兀件之寫入或程式化程序。 相關技藝之說明 EEPROM ’不像許多其他的非揮發性記憶體，可以電 性地抹除舊資料及寫入新資料◦此種在資料管理上的彈性 使得EEPROM變成系統程式中較佳的非揮發性記憶體，其 中的資料可以被更新，並且在系統開啓時可以使用資料。 在EEPROM中的習知記憶胞包括N通道胞電晶體， 其在P型基底中的N+源極與汲極之間定義通道區上面具 有浮動閘極，以及壓在浮動閘極上的控制閘極。浮動閘極 及控制閛極是以導電性金屬製造的，諸如多晶矽、矽化物、 或金屬，並且浮動閘極與控制閘極之間以及浮動閘極與通 道區之間具有絕緣層。 在快閃EEPROM中，用以抹除及程式化記憶胞的共同 機構是 Folwer-Nordhiem(F-N)隧道（tunneling)。F-N 隧道藉 由改變胞電晶體的浮動閘極中困住的電荷量來改變胞電晶 體的啓始電壓（threshold voltage)。例如，在一個抹除動作 的實例中，將高電壓施加至基底，而將低電壓或負電壓施 加至N通道胞電晶體的控制閘極。浮動閘極，其在控制閘 極與基底之間，具有一電壓，其取決於困在浮動閘極的淨 電荷，控制閘極與浮動閘極之間的電容，以及浮動閘極與 基底之間的電容。假如在浮動閘極與基底之間的電壓差大 於F-N隧道所需的電壓間隙，則在浮動閘極中抓住的電子 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注咅？事項再填寫本頁) 裝--------訂---------線· 經濟部智慧財產局員工消費合作社印製 525175 8098pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（V) 會由浮動閘極穿透至基底。由浮動閘極至基底的電子穿透 會降低胞電晶體的啓始電壓Vt。 當啓始電壓Vt夠低時，在0V被施加至胞電晶體的控 制閘極及源極以及正電壓被施加至胞電晶體的汲極時，胞 電晶體會傳導一電流。具有此種降低的啓始電壓的胞電晶 體稱爲“抹除的記憶胞”或是在“抹除的狀態”，其代表資料 値 “1，，。 在一個程式化動作的實例中，其將資料値“〇，，寫入胞 電晶體中，低電壓（例如，ον)被施加至胞電晶體的源極及 汲極，以及高電壓（通常超過10V)被施加至胞電晶體的控 制閘極。其反應爲，在浮動閘極下方的通道區中會形成反 向層。此通道區（亦即，反向層）具有和源極及汲極相同的 電壓（0V)。>當浮動閘極與通道電壓之間的電壓差變得高到 足以造成F-N隧道時，電子會由通道區穿透至浮動閘極， 因而增加胞電晶體的啓始電壓。程式化動作在正讀取電壓 被施加至控制閘極，源極被接地時，以及正電壓被施加至 汲極時，將胞電晶體的啓始電壓提昇至足以避免經過胞電 晶體的通道電流。具有此種提昇的啓始電壓的胞電晶體稱 爲“程式化的記憶胞”或是在“程式化的狀態”，其代表資 料値“0”。 EEPROM亦可以用低廉的非揮發性記憶體所需的高積 體密度來實現。特別是，達到高積體密度的快閃EEPROM 適用於大容量輔助儲存構件，並且更特別地，NAND型式 快閃EEPROM可比其他已知型式的EEPROM(例如，NOR 或AND型式的EEPROM)提供更高的積體密度。 (請先閱讀背面之注意事項再填寫本頁) -裝---- 訂---------線. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 525175 8098pif.doc/008 ___B7 五、發明說明（$ ) 習知的NAND型式EEPROM包括包含NAND線串（string) 的胞陣列，其中每一 NAND線串包括包括一組串聯的胞電 晶體◦第1圖繪示的NAND型式快閃EEPROM 100包括包 含多個NAND線串112的胞陣列110。在胞陣列110中， 每一 NAND線串112包括串聯的第一選擇電晶體ST、M+1 個（例如，16)胞電晶體M0至MM、以及第二選擇電晶體GT。 每一第一選擇電晶體ST具有一汲極，連接至對應的位元 線。通常，在胞陣列110的一個行的所有NAND線串共用 相同的位元線。在每一 NAND中的第二選擇電晶體GT具 有一源極，連接至用於包括該NAND線串的扇區的共同源 極線CSL。在一列NAND線串112的第一及第二選擇電晶 體的閘極分別耦接至對應於該列的線串選擇線SSL及地選 擇線GSL。胞陣列110中的每一字元線連接至在胞陣列11 〇 中的對應列的所有胞電晶體的控制閘極。 NAND型式快閃EEPROM 100更包括包含閂鎖電路130 的頁緩衝器、感測電路(未繪示）、及Y或行解碼器(Y傳輸 閘140)。感測電路可在讀取動作期間感測所選擇的位元線 的狀態，藉以輸出資料。閂鎖電路130用以在寫入動作時 控制所選擇的位元線的電壓，如以下更進一步的說明。X 或列解碼器（未繪示）啓動線串選擇線，藉以選擇一列NAND 線串以及字元線，其耦合至要存取的胞電晶體的控制閘 極。爲了下面更進一步敘述的原因，開關電晶體126及122e 或122〇將偶數編號的位元線或奇數編號的位元線連接至 感測電路或閂鎖電路130。Y傳輸閘14Q控制及選擇感測 及問鎖電路的貧料輸入/輸出。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -----------AW ^--------訂---------線" (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 525175 A7 B7 〇98pif.doc/008 五、發明說明（V ) 在陣列110中，一個記憶頁(page)包括稱接至與該記 憶頁連結的字兀線的一組胞電晶體，以及一個區塊(block) 或扇區（sector)則是一群記憶頁。一個區塊可以包括一個或 多個NAND線串112每位元線。典型地，一個讀取或寫入 動作同時讀取或程式化以及整個記憶頁的記憶胞，以及抹 除動作抹除整個區塊或扇區。 要程式化在NAND快閃記憶體100中的所選擇的記憶 胞Ml，分配至包括所選擇的記憶胞Ml的位元線BL0被 偏壓爲0V。用於包含該所選擇的記憶胞Ml的線串選擇線 SSL被偏壓爲電源供應電壓Vcc，藉以使第一選擇電晶體 ST導通，以及地選擇線GSL被偏壓爲0V，藉以使第二選 擇電晶體GT關閉。連接至所選擇的記憶胞Ml的控制閘 極的字元線WL1被偏壓爲高電壓。控制閘極與浮動閘極 之間的電容性耦合將浮動閘極提昇至接近該高電壓的電 壓。回應所選擇的記憶胞Ml的控制閘極與浮動閘極之間 的電壓差，電子由通道區穿透至所選擇的記憶胞Ml的浮 動閘極，因而使所選擇的記憶胞Ml的啓始電壓增加至正 電位。 在所選擇的記憶頁中包括的所有記憶胞的控制閘極爲 在高電壓，對於一個寫入動作。然而，該記憶頁典型地包 括要程式化爲儲存位元値“0”的記憶胞以及其他要保留在 抹除狀態（亦即，未被程式化）及代表資料値“Γ的記憶胞。 在記憶胞被程式化時爲了避免程式化在相同記憶頁中的記 憶胞，該記憶胞的通道電壓被提昇，藉以減小浮動閘極與 通道區之間的電壓間隔。降低的電壓間隔可防止顯著的F- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) 裳--------訂---------線 經濟部智慧財產局員工消費合作社印製 525175 8098pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（<) N隧道以及在相同記憶頁中的其他記憶胞被程式化時使該 記憶胞保持在抹除狀態。 一個用來選擇性地增加記憶胞的通道電壓的有用技術 通常稱爲“自我提昇（self-boostmg)”。在自我提昇期間，當 字元線及浮動閘極電壓增加時，浮動閘極與通道區之間的 電容性耦合會增加記憶胞的通道電壓。此外，對應的位元 線（亦即’未連接至要被程式化的記fe胞位兀線）及線串選 擇線SSL是在電源供應電壓Vcc。所選擇的字元線以外的 字元線是在電壓Vpass，其爲在記憶胞導通所需的控制閘 極電壓與高到足以造成程式化的電壓之間範圍。以此偏 壓，當在對應線串的胞電晶體的通道電壓達到電壓Vcc-Vth 時，其中Vth爲線串選擇電晶體的啓始電壓，線串選擇電 晶體，其具有在供應電壓Vcc的閘極，會關閉。通道電壓 可以沿著在程式化電壓的字元線更進一步地由Vcc-Vth上 昇至更高。 在程式化以前，“位元線設定”預充電至0V，對於要被 程式化的所選擇的記憶胞的位元線，以及預充電至供應電 壓Vcc，對於未連接至要被程式化的記憶胞的位元線。在 程式化以後’在“位元線放電”期間’所有的位元線都會放 電。 近來的NAND快閃EEPROM晶片使用更密集的設計規 貝I](例如，線間距更窄），藉以達到更高程度的整合度。增 加的密度增加相鄰導線間，諸如位元線，的耦合電容。相 鄰位元線間的耦合電容更大，當相鄰位元線被充電用以寫 入不同的資料値時，更可能產生問題。特別是，在0V的 (請先閱讀背面之注音3事項再填寫本頁) 裝 訂---------線. 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 525175 A7 B7 8〇98pif.d〇c/〇〇8 五、發明說明（6 ) 位元線可能將要成爲供應電壓Vcc的相鄰的位元線的電壓 下拉’以及寫入動作可能干擾或程式化打算要保留在抹除 的胞電晶體的啓始電壓。 一個用以克服位元線耦合造成的問題的提議是使相鄰 位元線耦接至不同記憶頁的記憶胞。因此，在此架構中， 也就是說使用“隔離位元線，，，感測放大器及閂鎖電路130 只可用在位元線的一半以及頁選擇電晶體122e及122〇選 擇一頁（偶數或奇數位元線），以供讀取或程式化動作。讀 取或程式化仍是在一個記憶頁的單位中進行，但是未選擇 的位元線的作用如在所選擇的記憶頁中的相鄰位元線間的 隔離物◦因此，可以大幅地減少所選擇的位元線間的影響。 然而’在隔離位元線架構中的程式化抑制會對分配給 未選擇的記憶頁的位元線（以下稱之爲“隔離位元線，，)以及 連接至所選擇的記憶頁中的但未被程式化的記憶胞的位元 線充電。頁緩衝器135可以會將所選擇的記憶頁中的位元 線充電至供應電壓Vcc或0V，依照保持在對應閂鎖電路130 中的對應位元線。隔離位元線充電至供應電壓Vcc需要額 外的電路，因爲選擇的記憶頁的存取需要頁緩衝器130。 第1圖的記憶體100包括執行位元線設定及放電的習 知電路。如第1圖所繪示，MOSFET 102e及102〇的汲極 當作將個別的偶數及奇數位元線連接至虛擬電源節點 (virtual power node)VIRPWR 的連接電路。MOSFET 150e 及 150◦的源極一起連接至節點VIRPWR，以及反相器104在 位元線設定期間將節點VIRPWR充電至供應電壓Vcc以及 在所有的位元線放電時將其充電至地(0V)。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂—-----線 (請先閱讀背面之注音2事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 525175 〇98pif . doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（？） 對於位元線設定，反相器104將節點VIRPWR充電至 供應電壓Vcc。假設偶數編號的位元線被選擇爲要程式化， 信號VBLo被啓動，藉以使MOSFET 102◦導通以及因而將 未選擇的位元線（亦即，奇數編號的位元線）充電至供應電 壓Vcc。（閘極選擇信號VBLe在位元線設定期間保持未動 作，假使是偶數編號的位元線被選擇爲要程式化。）在完 成程式化動作以後，節點VIRPWR變爲0V，以及信號VBLe 及VBLo都被啓動，藉以使MOSFET 102〇及l〇2e導通， 因而將所有的位元線放電至0V。 當電路密度，資料存取率，及所需的充電及放電增加 時，位元線設定及位元線放電會在電源供應電壓Vcc及地 電壓上造成更多的雜訊。特別是，當驅動虛擬節點VIRPWR 至供應電壓Vcc或地時的快速切換會產生很大的暫態雜訊 尖峰（peak)。當記憶體電路密度增加時，因爲在程式化之 前，位元線設定將一半的位元線（偶數編號或奇數編號）提 昇至供應電壓Vcc，此種雜訊的影響可能會更嚴重。更進 一步，位元線放電至地(0V)是在最壞的情況，在程式化之 後將所有的位元線放電。 發明總結 依照本發明，揭露電路及方法，用以減小在位元線充 電至供應電壓Vcc或位元線放電至地時所產生的電源及地 雜訊。特別是，本發明的一個實施例是具有隔離位元線架 構之NAND EEPR0M。該EEPR0M具有一虛擬電源節點， 其連接至位元線，用以供位元線充電或放電。一 PM0S上 拉電晶體及一 NM0S下拉電晶體連接至該虛擬電源節點， (請先閱讀背面之注意事項再填寫本頁) 裝---- 訂---------線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 525175 A7 B7 8098pif.doc/008 五、發明說明（％ ) 以及用以對位元線充電或放電的控制電路控制該PMOS上 拉電晶體及該NMOS下拉電晶體的閘極電壓，藉以在對位 元線充電或放電時限制峰値電流。特別是，該控制電路操 作該PMOS或NMOS電晶體在非飽和模式下來限制電流。 一個如此的控制電路建立一電流鏡或供應一參考電壓來控 制閘極電壓。 依照本發明的一個程式化動作，其設定位元線是藉著 經由虛擬電源節點及具有控制的閘極電壓的該PMOS上拉 電晶體對未選擇的位元線預充電。EEPROM的程式化電路 中的閂鎖器依照儲存的個別資料位元對選擇的位元線充電 或放電。在程式化動作的末尾，經由虛擬電源節點及NM〇S 下拉電晶體，其此時具有控制的閘極電壓，將所有的位元 線放電。 另一種位元線設定包括兩個階段。第一階段經由虛擬 電源節點及PMOS上拉對所有的位元線預充電。第二階段 使用頁緩衝器中的閂鎖器，依據儲存的個別資料位元對選 擇的位元線放電或保留充電。可以控制程式化電路中的 NM〇S電晶體的閘極電壓，藉以減小由於經由閂鎖器對選 擇的位元線放電所產生的雜訊。 本發明的再一實施例是一種非揮發性記憶體元件，諸 如具有隔離位元線架構的NAND快閃EEPROM。該非揮發 性記憶體包括一記憶胞之陣列及一位元線偏壓電路。該記 憶胞之陣列包括耦接至該陣列的個別的行的記憶胞的位元 線以及耦接至該陣列的個別的列的記憶胞的字元線。該偏 壓電路耦接至該些位元線，以及包括一開關及一控制電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝----I---訂---------線· 經濟部智慧財產局員工消費合作社印製 525175 A7 B7 8098pif.doc/008 五、發明說明（q ) 路。該控制電路操作該開關，藉以在同時改變一組該位元 線上之電壓時限制汲取的電流。 在一個實施例中，該開關包括一第一 PMOS電晶體， 耦接在一供應電壓與一虛擬電源節點之間以及/或一第一 NMOS電晶體，耦接在一地與該虛擬電源節點之間。一連 接電路選擇性地連接該虛擬電源節點至奇數或偶數位元 線。在另一實施例中，該偏壓電路NMOS電晶體，其在位 元線與用於該記憶體元件之頁緩衝器中的個別的閂鎖器之 間。 該控制電路控制該PMOS電晶體及/或NMOS電晶體 的閘極電壓。特別是，該控制電路可以偏壓PMOS電晶體 在小於飽和電流下傳導，藉以在位元線充電時控制電流， 啓動該PMOS電晶體，藉以保持該些位元線的充電狀態， 以及關閉該PMOS電晶體，藉以將該些位元線放電。類似 的，該控制電路可以偏壓NMOS電晶體在小於飽和電流下 傳導，藉以在位元線放電時控制電流，啓動該NMOS電晶 體，藉以保持該些位元線的放電狀態，以及關閉該NMOS 電晶體，藉以對該些位元線充電。因此，該非揮發性記憶 體元件在虛擬電源節點用來對位元線充電或放電時或是在 頁緩衝器將位元線放電時，可以限制電流以及減小雜訊。 在一個實施例中，該控制電路包括：一輸出端，連接 至該第一 PMOS電晶體之閘極；一參考電壓、該供應電壓、 及一地之電源；以及一開關電路，可操作地將連接該參考 電壓、該供應電壓、及該地之任一個連接至該輸出端。該 參考電壓之電源可以包括一第二PMOS電晶體及一第二 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 525175 A7 B7 8098pif.doc/008 五、發明說明（p) NMOS電晶體，串接於該供應電壓與該地之間。該第二PMOS 電晶體之閘極及汲極連接在一起以及提供該參考電壓’以 及在該開關電路操作將該參考電壓連接至該輸出端時’流 經該第一 PMOS電晶體之電流鏡射於流經該第二PMOS電 晶體之一電流。 本發明的另一個示範實施例爲一種非揮發性記憶體， 包括一胞陣列，一虛擬電源節點以及一連接電路。該連接 電路控制該虛擬電源節點至該胞陣列之位元線間之連接’ 用以對當時連接至該虛擬電源節點該些位元線充電或放 電。一 PMOS電晶體，一 NMOS電晶體，以及一控制電路 控制流經該虛擬電源節點之電流。該PMOS電晶體耦接在 該虛擬電源節點與一供應電壓之間，以及該NMOS電晶體 耦接在該虛擬電源節點與一地之間。該控制電路施加一第 一控制信號至該PMOS電晶體之閘極以及施加一第二控制 信號至該NMOS電晶體之閘極。 此控制電路的一個實施例包括一第一開關，耦接在一 第一參考電壓之電源與用以輸出該第一控制信號之一第一 節點之間。當該第一開關啓動時，該第一控制信號在該第 一參考電壓，以及施加至該PMOS電晶體之閘極之該第一 參考電壓使得該PMOS電晶體傳導一非飽和電流。 該控制電路典型地更包括一第二開關，耦接在一第二 參考電壓之電源與用以輸出該第二控制信號之一第二節點 之間。當該第二開關啓動時，該第二控制信號在該第二參 考電壓，以及施加至該NMOS電晶體之閘極之該第二參考 電壓使得該NMOS電晶體傳導一非飽和電流。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音3事項再填寫本頁) 裝--------訂---------線_ 經濟部智慧財產局員工消費合作社印製 525175 A7 B7 8098pif.doc/008 五、發明說明（丨丨） 該控制電路可以更包括第一對及第二對串聯電晶體。 該第一對電晶體串聯地連接在該供應電壓與地之間，其中 該第一節點係在該第一對電晶體之間。該第二對電晶體串 聯地連接在該供應電壓與地之間，其中該第二節點係在該 第二對電晶體之間。啓動任一對的電晶體中的一個可以設 定該第一及第二控制信號在地或供應電壓，藉以保持該虛 擬電源節點如位元線的充電或放電所需。 非揮發性記憶體的此實施例可以更包括：一頁緩衝 器；複數個NMOS電晶體，耦接在該頁緩衝器至該胞陣列 之該些位元線之間；以及一控制電路。該控制電路運作該 些NMOS電晶體，藉以在該頁緩衝器對該些位元線之一個 或多個放電時傳導一非飽和電流。 本發明的另一實施例是一種非揮發性記憶體程式化方 法。該程式化方法包括藉由操作一開關將位元線預充電至 一第一電壓，該開關在該第一電壓與該些位元線之間，並 且因而限制流過該開關至該些複數個位元線之峰値電流。 施加一第二電壓至一選擇的字元線’藉以程式化耦接至該 選擇的字元線之一個或多個選擇的記憶胞，但是保持在該 些位元線之一之該第一電壓避免耦接至該位元線及該選擇 的字元線之一記憶胞之程式化。典型的，該開關包括一電 晶體以及操作該開關包括控制該電晶體，藉以傳導小於一 飽和電流，例如，藉由連接該電晶體至一電流鏡電路裡， 其限制流經該電晶體之電流。 該預充電可以對所有位元線或只是未選擇的位元線充 電。當只對未選擇的位元線充電時，該記憶體之一頁緩衝 本紙標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------線- 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 525175 8098pif.doc/〇〇8 A7 _ B7 五、發明說明 器中的問鎖器依據要被寫入的對應資料位元對選擇的位元 線充電或放電。當預充電對所有位元線充電時，該頁緩衝 器只需依據要被寫入的對應資料位元放電或保持選擇的位 元線的充電狀態。當流經該些閂鎖器的唯一電流爲將位元 線放電至地時，將該些閂鎖器連接至該些位元線的NMOS 電晶體的閘極電壓可以控制該電流以及減小由於流經該些 閂鎖器的電流所造成的雜訊。 本發明的再一實施例是一種程式化方法，其包括：使 用流經一 PMOS電晶體之電流將選擇的位元線及未選擇的 位元線預充電至一第一電壓，該PMOS電晶體具有一被控 制的閘極電壓，藉以限制流至該些選擇的及未選擇的位元 線之電流。該些未選擇的位元線係交錯在該些選擇的位元 線之間。預充電之後，該程式化方法更包括經由複數個 NMOS電晶體將至少一些選擇的位元線放電至對應的資料 閂鎖器，該些NMOS電晶體在該些選擇的位元線與該些資 料閂鎖器之間。控制該些NMOS電晶體之閘極電壓，藉以 在該放電期間限制流經該些NMOS電晶體之電流。將一第 二電壓施加至一選擇的字元線，藉以程式化耦接至該選擇 的字元線之一個或多個選擇的記憶胞，其中保持在該些位 元線之一之該第一電壓避免賴接至該位元線及該選擇的字 元線之一記憶胞之程式化。 圖式夕簡單說明 第1圖繪示習知的NAND快閃EEPROM。 第2圖繪示依照本發明之一實施例之NAND快閃 EEPROM。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) _裝 ----訂---------線. 525175 A7 B7 8098pif.doc/008 五、發明說明（p ) 第3A圖及第3B圖是適合使用在第2圖的NAND快閃 EEPROM的控制電路的電路圖。 第4圖是參考電壓產生器的電路圖。 第5圖是第3A圖的控制電路的變化的電路圖。 第6圖是在第2圖的NAND快閃EEPROM中的程式化 動作的時序圖。 第7圖是依照本發明之一實施例之感測及閂鎖電路的 電路圖。 第8圖是在第2圖的NAND快閃EEPROM中的替代的 程式化動作的時序圖。 圖式中標示之簡單說明 100 NAND 型式快閃 EEPROM l〇2e 及 l〇2o MOSFET 104反相器 110胞陣列 112、112〇 及 112e NAND 線串 122e及或122ο開關電晶體 126開關電晶體 130閂鎖電路 135頁緩衝器 140 Υ傳輸閘
150e 及 15〇〇 MOSFET M0至MM胞電晶體 ST第一選擇電晶體 GT第二選擇電晶體 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------線· 經濟部智慧財產局員工消費合作社印製 525175 8098pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（W)
2〇〇NAND快閃EEPROM 202PMOS電晶體 204NMOS電晶體 210及220控制電路 302及306 PMOS電晶體 304及308 NMOS電晶體 310開關 352 PMOS電晶體 354 NMOS電晶體 360開關 400電路 410參考電壓產生器 412節點 420位準位移器 422差動放大器 R卜R2、R3、R4及R5電阻器 MN1及MN2 NMOS電晶體 MP1 PMOS電晶體 720感測節點 732及734反相器 738電晶體 詳細說明 依照本發明之一觀點，電晶體被偏壓至在小於飽和電 流下傳導，可以藉由在程式化動作中的位元線的充電及放 電期間減小峰値電流來減小在供應及地電壓上的雜訊。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --------訂---------· 525175 A7 B7 經濟部智慧財產局員工消費合作社印製 8098pif . doc / 008 五、發明說明（（〈） 第2圖繪示依照本發明之一實施例之NAND快閃 EEPROM 200，其在位元線的充電及放電時可減小峰値電 流。NAND快閃EEPROM 200包括胞陣列11〇，其可以是 諸如關於上述第1圖之習知NAND陣列。特別是，胞陣列 110包括附屬於位元線BL0至BLN的NAND線串112 ◦雖 然第2圖只繪示單一 NAND線串（stnng)112耦接至每一位 元線，但一個典型的實施例會有多個NAND線串耦接至每 一位元線。 每一 NAND線串112包括第一及第二選擇電晶體ST 及GT及串聯連接的M+1個胞電晶體M0至MM。每一第 一選擇電晶體具有一汲極，耦接至位元線BL0至BLN中 的一個以及一源極，耦接至在聯結的NAND線串中的胞電 晶體M0。在每一列中的第一選擇電晶體ST具有一閘極， 鍋接至線串選擇線SSL ◦每一第二選擇電晶體GT具有一 汲極’耦接至在聯結的NAND線串中的胞電晶體MM以及 一源極’連接至共同源極線CSL。在每一列中的第二選擇 電晶體GT具有一閘極，耦接至地選擇線GSL ^ 胞_列110使用隔離位元線架構。特別是，在胞陣列 110的每〜列中，在NAND線串112e中的胞電晶體連接至 形成一個記憶頁的偶數編號的位元線BL0至BL(N-l)以及 在NAND線串η2〇中的胞電晶體耦接至形成另一個記憶 頁的奇數編號的位元線BL1至BLN。選擇電晶體122e及 122◦選擇偶數記憶頁或是奇數記憶頁的胞電晶體以供存 取。每〜字元線WL0至WLM連接至在一列的NAND線串 112中的每個NAND線串112中的胞電晶體，以及特定的 本紙張尺度適用中_家標準（CNS)A4規格⑵◦ χ视公董） ϋ ·1· ϋ ϋ ϋ ϋ I I .^1 ^1 ϋ 一 0、 me— ϋ ϋ I I n I I I ϋ ϋ ϋ n iw 1.— ϋ ϋ ϋ ^1 ϋ n ϋ ^1 ^1 ·.1 ϋ ϋ (請先閱讀背面之注意事項再填寫本頁) 525175 A7 B7 8098pif.doc/008 五、發明說明（（4) 字元線的啓動會選擇與該啓動的字元線聯結的陣列110中 的列。 通常，具有隔離位元線架構的記憶體陣列中的字元線 可以對應至兩個以上的記憶頁，例如，四個記憶頁。在每 列四個記憶頁的情況下，一個存取動作會將四分之一的位 元線（亦即，與選擇的記憶頁聯結的位元線）連接至感測及 閂鎖電路130。四分之三的位元線（亦即，與未選擇的記憶 頁聯結的位元線）提供隔離作用，藉以減少位元線間的耦 合電容。對於具有每列兩個以上的記憶頁的記憶體，其隔 離程序實質上和具有每列兩個記憶頁的記憶體相同。爲了 便於說明，在此將更完整地說明每列兩個記憶頁的實例。 在習知NAND快閃記憶體中使用反相器來對虛擬電源 節點及位元線做充電及放電，而NAND快閃記憶體200使 用PMOS電晶體202及NMOS電晶體204，其中PMOS電 晶體202的閘極接受控制信號VIRPWRP以及NMOS電晶 體204的閘極接受控制信號VIRPWRN。PMOS電晶體202 將節點VIRPWR向上充電供應電壓Vcc，以及NMOS電晶 體204將節點VIRPWR下拉至0V。控制電路210產生控制 信號VIRPWRP，以及控制電路220產生控制信號 VIRPWRN。 第3A圖及第3B圖是控制電路210及220的實施例的 架構圖，其分別產生控制信號VIRPWRP及VIRPWRN。 請參照第3A圖，控制電路210包括兩個PMOS電晶 體302及306,兩個NMOS電晶體304及308,以及開關310。 PMOS電晶體302及NMOS電晶體304串接在供應電壓Vcc 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------線· 經濟部智慧財產局員工消費合作社印製 525175 A7 B7 8〇98pif.cioc/008 五、發明說明（ο) 與地之間，以及由電晶體302及304之間的輸出節點產生 控制信號VIRPWRP°PMOS電晶體306及NMOS電晶體308 也是串接在供應電壓Vcc與地之間，以及電晶體306的閘 極耦接至電晶體306及308之間的節點。開關310控制電 晶體306及308之間的節點是否電性連接至電晶體302及 304之間的輸出節點。在示範的實施例中，開關310包括 傳輸閘，在低電位或高電位下能夠以最小的壓降來傳導。 控制電路210的輸入信號包括三個控制信號PCTLP、 REFCTLP、及NCTLP以及參考電壓VREF。控制信號PCTLP 被施加至PMOS電晶體302的閘極。控制信號REFCTLP 控制開關310，以及控制信號NCTLP被施加至NMOS電晶 體304的閘極。諸如狀態機(state machine)(未繪示）的電路 可以依照記憶胞的程式化所需的時序來啓動控制信號 PCTLP、REFCTLP、及NCTLP，以下將更進一步地說明。 當控制信號PCTLP在低位準時，PMOS電晶體302將 控制信號VIRPWRP拉至高位準，使PMOS電晶體202關 閉（第2圖）。或者，假如控制信號NCTLP是在供應電壓Vcc， 則NMOS電晶體304導通以及將控制信號VIRPWRP拉至 0V，使PMOS電晶體202導通。 爲了減少程式化之前的峰値電流，在節點VIRPWR由 0V至供應電壓Vcc的位元線設定週期的期間，控制信號 NCTLP及PCTLP分別變成低位準及高位準，以及電晶體302 及304皆關閉。啓動控制信號REFCTLP，藉以將電晶體306 與308之間的節點連接至PMOS電晶體202的閘極(第2 圖）。此組態建立一電流鏡，其中流經PMOS電晶體202的 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音3事項再填寫本頁)
-裳--------訂---------線II 經濟部智慧財產局員工消費合作社印製 525175 8098pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（（¾) 電流鏡射於流經PMOS電晶體306的電流。參考電壓 VREF，其被施加至NMOS電晶體的閘極，控制流經串聯 的電晶體308及306的電流，因而控制流經PMOS電晶體 202的電流。流經PMOS電晶體202的不飽和電流造成節 點VIRPWR的電壓的控制的上昇，其使得連接的偶數或奇 數編號位元線的電壓對應地增加。於是，可以控制在位元 線設定期間汲取的電流，藉以避免突波，因而可以減少電 源雜訊。 當位元線達到夠高的電壓時，控制信號REFCTLP不 動作，以及控制信號NCTLP被啓動至供應電壓Vcc，使電 晶體304導通。於是，控制信號VIRPWRP降至地電壓(0V)， 使電晶體202導通，藉以使位元線保持在供應電壓Vcc。 請參照第3B圖，控制電路220包括PMOS電晶體352、 NMOS電晶體354、及開關360。PMOS電晶體352及NMOS 電晶體354串接在供應電壓Vcc與地之間，以及由電晶體 352及354之間的輸出節點產生控制信號VIRPWRN。在示 範的實施例中，開關360控制參考電壓VREF是否施加至 電晶體352及354之間的輸出節點。 NMOS電晶體204，其連接在節點VIRPWR與地之間， 導通，以回應控制信號VIRPWRN變成供應電壓Vcc。特 別是，當控制信號PCTLN在0V時，電晶體352導通，藉 以將控制信號向上拉至供應電壓Vcc。這將使NMOS電晶 體204導通，其將節點VIRPWR的電壓向拉至0V。或者， 當控制信號NCTLN在供應電壓Vcc時，NMOS電晶體354 導通以及將控制信號VIRPWRN拉至0V，其使NMOS電晶 (請先閱讀背面之注音？事項再填寫本頁) 裝---- 訂---------線_ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 525175 8098pif.doc/008 A7 _____________ B7 五、發明說明（d) 體204關閉，藉以使節點VIRPWR保持在供應電壓Vcc ◦ 在放電週期期間要減少峰値電流及系統雜訊，電晶體 352及354都關閉，以及控制信號REFCTLN被啓動，使得 開關360供應參考電壓VREF至電晶體352與354之間的 輸出節點。因此，控制信號VIRPWRN及NMOS電晶體204 的閘極是在參考電壓VREF，其限制流經NMOS電晶體204 的電流。此限制的電流減少地雜訊，否則在位元線同時放 電時可能造成很大的峰値電流。 在第3A圖及第3B圖所繪示的本發明的示範性實施例 中，參考電壓VREF，其可以使用參考電壓產生器細心地 控制，控制在位元線設定週期期間及在位元線放電週期期 間的電流。第4圖繪示的實例電路400，包括產生參考電 壓VREF0的參考電壓產生器410以及將參考電壓VREF0 轉換成所需位準的參考電壓VREF的位準位移器420。 在參考電壓產生器410中，電阻器R1、電阻器R2、NMOS 電晶體MN1、及電阻器R3串接於供應電壓Vcc與地之間。 電晶體MN1的閘極連接至電阻器R1與電阻器R2之間的 節點412。另一個NMOS電晶體MN2連接在節點412與地 之間。以此組態，當供應電壓Vcc或溫度改變時，來自NMOS 電晶體MN1的參考電壓VREF0仍可保持固定。 位準位移器420包括PMOS電晶體MP1、電阻器R4、 及電阻器R5，其串接於供應電壓Vcc與地之間。差動放 大器422，其控制電晶體MP1的閘極電壓，具有負輸入及 正輸入，分別連接至接受參考電壓VREF0及來自電阻器R4 與電阻器R5之間的節點的電壓。於是從PMOS電晶體MP1 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) I I I I I I I 訂 ----I I I . 經濟部智慧財產局員工消費合作社印製 525175 8098pif.doc/008 A7 B7 五、發明說明（π) 的汲極產生的參考電壓VREF，具有取決於VREFO及電阻 器R4及R5的比例的位準。 由電路400或由其他任何適合的參考電壓產生器產生 的參考電壓，可以直接控制NMOS或PMOS電晶體的閘極 電壓，藉以限制放電或充電電流以及避免會造成雜訊的峰 値電流。如上所述的電流鏡可以使用相同的參考電壓，藉 以產生適當的控制電壓，對於互補傳導型態的PMOS或 NMOS電晶體。或者，實施例可以使用獨立的機構，用於 經由差動傳導型態的電晶體的電流控制。例如，第5圖繪 示控制電路210的另外的實施例。在第5圖中，電流源508 控制流經電晶體306以及流經電流鏡的電流，在位元線設 定週期期間建立的。一個類似及獨立的電流鏡電路可以限 制在位元線放電週期期間的電流流動。 第6圖是繪示在實例的程式化動作期間的信號位準的 時序圖。此實例的程式化動作程式化在所選擇的偶數編號 的NAND線串112e的胞電晶體以及將奇數編號的位元線 B/Lo預充電至供應電壓Vcc。在此所敘述的第6圖的程式 化動作是關聯於第2圖的NAND快閃記憶體，包括如第3A 圖及第3B圖分別繪示的控制電路210及220。 在第6圖中，位元線設定週期開始於時間T0以及延 伸至時間T1。對於奇數編號的位元線B/L◦的充電，控制 信號 PCTLP、REFCTLP、PCTLN、NCTLN、及 VBLo 被啓 動(亦即，在供應電壓Vcc)。控制信號NCTLP、REFCTLN、 及VBLe保持不動作(亦即，在0V)。其結果爲，控制信號 PCTLN、NCTLN、及REFCTLN使控制電路220中的電晶 24 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝---- 訂---------線· 經濟部智慧財產局員工消費合作社印製 525175 8098pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（j ) 體354將信號VIRPWRN下拉至0V，其將NMOS電晶體204 關閉。控制信號PCTLP及NCTLP將電晶體302及304關 閉’以及控制信號REFCTLP將PMOS電晶體202連接在 包括電晶體306及308的電流鏡電路。流經PMOS電晶體 202的電流，其對節點VIRPWR充電，因而被限制，依照 流經電晶體306及308的電流。信號VBL◦使電晶體102〇 導通，其將節點VIRPWR電性連接至奇數編號的位元線 B/Lo。因此，奇數編號的位元線B/Lo以一控制的速率充 電至供應電壓Vcc，如節點VIRPWR —般。如此可減小由 於以未控制的速率對奇數編號的位元線B/Lo充電所造成 的供應電壓雜訊。 在第6圖的程式化動作中，節點VIRPWR不會對偶數 編號的位元線B/Le充電，因爲信號VBLe將電晶體l〇2e 關閉，藉以使節點VIRPWR與偶數編號的位元線B/Le分 開。在設定週期期間，包含閂鎖電路130的頁緩衝器135 將偶數編號的位元線B/Le充電至一位準，其取決於儲存 在個別的胞電晶體的位元値。特別是，閂鎖電路130將來 自Y傳輸閘140的個別輸入資料位元閂鎖住，以及每一閂 鎖電路130產生一輸出信號，其在高位準或低位準(供應電 壓Vcc或0V)，假如對應的輸入資料位元爲“Γ或“〇”。對 於位元線設定週期，信號BLST及BLSHFe被啓動，藉以 使電晶體122e及126導通，以及將閂鎖電路130連接至個 別的偶數位元線。信號BLSHFq保持在低位準，藉以使奇 數編號的位元線與感測及閂鎖電路130分開。 在位元線設定週期之後，程式化動作由時間T1延伸 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ϋ ϋ ϋ ϋ ϋ ^1 ^1 I ϋ ϋ H ϋ ϋ .^1 ϋ ϋ 一 ϋ I ϋ I ϋ ^1 ϋ I ϋ I ^1 -ϋ I ϋ —^1 ^1 ϋ I ϋ I I n I ϋ ^1 I I (請先閱讀背面之注意事項再填寫本頁) 525175 A7 B7 8098pif.doc/008 五、發明說明（〕〜） 至時間T2。在時間T1，控制信號REFCTLP變成不動作， 以及控制信號NCTLP變成動作。其結果爲，控制電路210 中的電晶體304將節點VIRPWR從中間電位下拉至0V， 以及信號VIRPWRP使PMOS電晶體202導通。然後以一 般所熟知的習知方式對NAND快閃記憶體進行程式化。特 別是，列解碼電路使選擇線SSL及CSL充電至供應電壓Vcc 以及使所選擇的字元線充電至程式化電壓，典型地約10V。 在程式化期間，在耦接至一胞電晶體的字元線上的高程式 化電壓和在耦接至包含該胞電晶體的NAND線串的位元線 上的低電壓的組合，使該胞電晶體由抹除狀態（代表位元 値“1”)充電至程式化狀態(代表位元値“0”）。 在程式化週期之後，位元線放電週期由時間T2延伸 至時間T3。對於偶數及奇數編號的位元線B/Le及B/Lo， 控制信號PCTLN、REFCTLN、VBLe、及VBLo被啓動(亦 即，在供應電壓Vcc)。控制信號PCTLP、NCTLP、REFCTLP、 及NCTLN變成或保持不動作(亦即，在〇V)。其結果爲， 控制信號PCTLP、NCTLP、REFCTLP使控制電路210中的 電晶體302將信號VIRPWRP上拉至供應電壓Vcc，其將 PMOS電晶體202關閉。控制信號PCTLN及NCTLN將電 晶體352及354關閉，以及控制信號REFCTLN將信號 VIRPWRN設定至參考電壓VREF，其限制流經NM0S電晶 體204的電流。信號VBLe及VBLo使電晶體l〇2e及102〇 導通’其將節點VIRPWR電性連接至偶數及奇數編號的位 元線B/Le及B/Lo。因此，位元線以一控制的速率放電至 0V，如節點VIRPWR —般。如此可減少由於所有的位元線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝--------訂---------線—| 經濟部智慧財產局員工消費合作社印製 525175 A7 B7 8〇98pif.doc/〇〇8 五、發明說明) B/Lo同時且以未控制的速率對放電所造成的地雜訊。 如上所述，該位元線設定程序可減小由於未選擇的（例 如，奇數)位元線的充電所造成的雜訊。然而，頁緩衝器135 中的閂鎖電路130對選擇的（例如，偶數)位元線充電。在 最壞的情況下，所有的資料位元爲“高”，以及頁緩衝器135 將約一半的位元線快速地充電至供應電壓Vcc。如此會造 成很大的峰値電流，並且很難減小供應電壓雜訊。特別是， NM0S電晶體126及122，其將位元線連接至頁緩衝器135 中的閂鎖電路130，不太適合用於電流限制，在將選擇的 位元線充電至供應電壓Vcc時。更進一步，增加電路構件 (例如，PM0S電晶體）用來控制流過每一閂鎖電路130與 個別的位元線間的電流是很困難的，因爲高積體密度的半 導體記憶體中的位元線之間的空間很窄。（相對的，PM0S 電晶體202不需要和位元線的間距一樣，因爲共同節點 VIRPWR可用於所有的位元線）。 依照本發明的另一觀點，使用兩部分位元線設定動作 以及經由感測及閂鎖電路130放電，藉以避免由於閂鎖電 路130對所選擇的記憶頁的位元線同時充電或放電所產生 的電流突波。第7圖是關於單一資料位元的感測及閂鎖電 路的電路圖。如上面所提到的，頁選擇電晶體122e及122〇 將偶數位元線或是奇數位元線連接至用於存取的感測節點 720。對於寫入動作，只有在閂鎖電路130保持的資料値 爲“0”，當信號BLSLT使電晶體125導通時，閂鎖電路130 才將所連接的位元線放電。 第8圖是程式化動作的時序圖，其減小由於閂鎖電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝--------訂---------線—| 經濟部智慧財產局員工消費合作社印製 525175 A7 B7 8098pif.doc/008 五、發明說明（>φ) 130對選擇的位元線充電及放電所產生供應電壓雜訊。第 8圖的程式化動作使用包括兩個部分的位元線設定，在第 一部分期間，所有的位元線（偶數及奇數）都以一控制的速 率充電。在第二部分期間，閂鎖電路130將所選擇的位元 線放電，最好以一控制的速率。 如第8圖所繪示，控制信號VBLe及VBLo都被啓動， 藉以在位元線設定的第一部分SETUP(l)期間供應供應電壓 Vcc。因此，節點VIRPWR電性地連接至所有的位元線。 lb匕夕f ，控芾!H言號 PCTLP、REFCTLP、PCTLN、及 NCTLN 被啓動，以及控制信號NCTLP及REFCTLN不動作。如上 所述的控制信號PCTLN、NCTLN、及REFCTLN的這些狀 態使控制電路220中的電晶體354將信號VIRPWRN下拉 至0V，其將NM0S電晶體204關閉。控制信號PCTLP及 NCTLP將電晶體302及304關閉，以及控制信號REFCTLP 將PM0S電晶體202連接在包括電晶體306及308的電流 鏡電路。流經PM0S電晶體202的電流，其對節點VIRPWR 充電，因而被限制，依照流經電晶體306及308的電流。 信號VBLe及VBLo使電晶體102e及102〇導通，其將節點 VIRPWR電性連接至所有的位元線。因此，所有的位元線 以一控制的速率充電至供應電壓Vcc，如節點VIRPWR — 般。
在位元線設定的第一部分期間或之前，閂鎖電路130 可以將來自聯結的資料線的資料位元閂鎖住。例如，在第 7圖的電路中，預充電信號PRE可以被啓動(低位準），藉 以對節點720及閂鎖電路130預充電。然後致能信號PBENB 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音3事項再填寫本頁) 裝--------訂---------線· 經濟部智慧財產局員工消費合作社印製 525175 A7 B7 8098pif.doc/008 五、發明說明（/) 禁能閂鎖電路130中的反相器732，以及Y傳輸閘140被 啓動，藉以將來自資料線的資料信號傳導至反相器734的 輸入端。閂鎖信號LATCH關閉電晶體738，使得資料信號 控制反相器734的輸出信號，其爲反相器732的輸入信號。 當反相器734的輸出信號穩定時，信號PBENB啓動反相 器732。在此時期中，信號BLSLT使電晶體126維持關閉， 以及Y傳輸閘140是關閉的，在信號BLSLT使電晶體導 通之前，在位元線設定的第二部分SETUP(2)期間。 在位元線設定的第一部分的末尾，信號REFCTLP被 停止動作，藉以使PMOS電晶體202與電流鏡分開，以及 信號NCTLP被啓動，藉以驅動信號VIRPWRP至0V以及 使PMOS電晶體202完全導通。 在設定的第一部分期間控制信號BLSLT是在低位準 (0V)，藉以關閉NMOS電晶體126以及使閂鎖電路130與 位元線分開。在位元線設定的第二部分SETUP(2)期間，參 考電壓VREF被供應至NMOS電晶體126的閘極。信號 BLSHFe被啓動，藉以使電晶體122e導通以及將閂鎖電路 130連接至個別的偶數位元線B/Le。（在程式化的胞電晶體 耦接至奇數編號位元線B/Lo的另外的程式化動作中，信 號BLSHFo會取代信號BLSHFe而被啓動。）同樣的，在位 元線設定的第二部分SETUP(2)期間控制信號VBLe不動
作’藉以關閉電晶體102e以及將偶數位元線B/Le與節點 VIRPWR 當位元線設定的第二部分SETUP(2)開始時，所有的位 元線都被充電。閂鎖電路130將對應於要程式化的胞電晶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注咅？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ^ atm— ι ϋ ϋ ·1 ϋ-*-Γ口、1 ϋ .^1 ϋ ϋ ϋ ^1 ϋ I ϋ ϋ ί ^1 ϋ I ϋ ϋ I- ^1 ^1 ϋ n ϋ — ϋ I 1 1^— · 525175 A7 B7 8 0 9 8 pif . doc/008 五、發明說明（d) 體的位元線放電，藉以儲存位元値“0”，以及保持對應於 儲存位元値“ Γ的胞電晶體的位元線的充電。不像將位元 線充電至供應電壓Vcc的情況，當將所選擇的位元線放電 時，NMOS電晶體126相當適合於控制電流。控制電路230， 其與控制電路220類似或相同，可以設定參考電壓VREF， 使得電晶體126傳導非飽和電流。（信號BLSHFe及BLSHFo 可以類似地控制電晶體122e及122〇的閘極電壓。）以電晶 體126限制電流，閂鎖電路130不會在電流上造成突波。 因此，第8圖的程式化動作減小雜訊，其爲閂鎖電路13〇 可能在供應電壓Vcc或地上造成的。 接著位元線設定的第二部分之後，第8圖的程式化動 作進行程式化所選擇的胞電晶體以及將所有的位元線放 電，以與上面所敘述的關於第6圖的相同方式。 雖然本發明已參照特定的實施例說明如上，但本說明 只是本發明的應用的實例，而非做爲限制。所揭露的實施 例的特徵的各種修改及組合皆在本發明的範圍內，其由後 面的申請專利範圍來定義。 (請先閱讀背面之注意事項再填寫本頁)
-裝--------訂---------線II 經濟部智慧財產局員工消費合作社印製 ' ϋ .1 H ϋ ϋ 1« 1« 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公釐）

Claims (1)

  1. 525175 經濟部智慧財產局員工消費合作社印製 T50 8〇98pif.d〇c/〇〇8 C8 —_ D8 六、申請專利範圍 1.一種非揮發性記憶體元件，包括： _ 一記憶胞之陣列，包括耦接至該陣列的個別的行的記 憶胞的位元線以及耦接至該陣列的個別的列的記憶胞的字 元線； 一偏壓電路，耦接至該些位元線，其中該偏壓電路包 括一開關及一控制電路，其操作該開關，藉以在同時改變 一組該位元線上之電壓時限制汲取的電流。 2. 如申請專利範圍第1項所述之非揮發性記憶體元 件，其中： 該開關包括一第一電晶體，耦接在一第一電壓與該些 位元線之間；以及 該控制電路控制該第一電晶體之閘極電壓，使得在該 些位元線改變期間，該閘極電壓小於一供應電壓以及大於 一地電壓。 3. 如申請專利範圍第2項所述之非揮發性記憶體元 件，其中： 該第一電壓係一供應電壓；以及 該第一電晶體係一第一 PMOS電晶體。 4. 如申請專利範圍第3項所述之非揮發性記憶體元 件，其中該控制電路包括： 一輸出端，連接至該第一 PMOS電晶體之閘極； 一參考電壓、該供應電壓、及一地之電源；以及 一開關電路，可操作地將連接該參考電壓、該供應電 壓、及該地之任一個連接至該輸出端。 5. 如申請專利範圍第4項所述之非揮發性記憶體元 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項寫本頁) »:裝 訂· 線- 525175 A8 B8 8098pif.doc/008 ^ L)〇 六、申請專利範圍 件，其中： 該參考電壓之電源包括一第二PMOS電晶體及一 NMOS電晶體，串接於該供應電壓與該地之間；以及 該第二PMOS電晶體之閘極及汲極連接在一起以及由 該第二PMOS電晶體之閘極及汲極提供該參考電壓，藉以 在該開關電路操作將該參考電壓連接至該輸出端時，流經 該第一 PMOS電晶體之電流鏡射於流經該第二PMOS電晶 體之一電流。 6. 如申請專利範圍第2項所述之非揮發性記憶體元 件，其中： 該第一電壓係一地；以及 該第一電晶體係一 NMOS電晶體。 7. 如申請專利範圍第2項所述之非揮發性記憶體元 件，其中該控制電路操作，藉以由一第一電壓、一第二電 壓、及一第三電壓之中選擇，用以連接至該第一電晶體之 閘極。 8. 如申請專利範圍第7項所述之非揮發性記憶體元 件，其中： 該第一電壓允許一限制的電流流經該第一電晶體； 經濟部智慧財產局員工消費合作社印制衣 該第二電壓使該第一電晶體導通；以及 該第三電壓使該第一電晶體關閉。 9. 如申請專利範圍第2項所述之非揮發性記憶體元 件，其中： 該偏壓電路更包括一第二電晶體，耦接在一第二電壓 與該些位元線之間；以及 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 525175 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 8098pif.doc/008 申請專利範圍 該控制電路控制該第二電晶體之閘極電壓，使得在該 些位元線放電時，該第二電晶體傳導一電流，其小於該第 二電晶體之飽和電流。 10. 如申請專利範圍第1項所述之非揮發性記憶體元 件，其中： 該些位元線包括偶數編號之位元線及奇數編號之位元 線，其爲交錯的；以及 該偏壓電路在同時改變該些偶數位元線上之電壓時以 及在同時改變該些奇數位元線上之電壓時限制汲取的電 流。 11. 如申請專利範圍第1項所述之非揮發性記憶體元 件，其中該非揮發性記憶體係一 NAND型式快閃記憶體。 12. 如申請專利範圍第1項所述之非揮發性記憶體元 件，其中： 該開關包括一第一電晶體，耦接在一第一電壓與該些 位元線之間；以及 該控制電路控制該第一電晶體之閘極電壓，使得在該 些位元線充電期間，該電晶體傳導一電流，其鏡射於一參 考電流。 13. 如申請專利範圍第1項所述之非揮發性記憶體元 件，更包括一頁緩衝器，經由該偏壓電路耦接至該些位元 線。 14. 一種非揮發性記憶體，包括： 一胞陣列； 一^虛擬電源節點； 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 525175 8098pif.doc/008 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 一連接電路，控制該虛擬電源節點至該胞陣列之位元 線間之連接，用以對當時連接至該虛擬電源節點該些位元 線充電或放電； 一 PMOS電晶體，耦接在該虛擬電源節點與一供應電 壓之間； 一 NMOS電晶體，耦接在該虛擬電源節點與一地之 間；以及 一控制電路，耦接成施加一第一控制信號至該PMOS 電晶體之閘極以及施加一第二控制信號至該NMOS電晶體 之閘極。 15. 如申請專利範圍第14項所述之非揮發性記億體， 其中： 該控制電路包括一第一開關，耦接在一第一參考電壓 之電源與用以輸出該第一控制信號之一第一節點之間； 當該第一開關啓動時，該第一控制信號在該第一參考 電壓；以及 施加至該PMOS電晶體之閘極之該第一參考電壓使得 該PMOS電晶體減小峰値電流。 16. 如申請專利範圍第15項所述之非揮發性記憶體’ 其中： 該控制電路更包括一第二開關，耦接在一第二參考電 壓之電源與用以輸出該第二控制信號之一第二節點之間； 當該第二開關啓動時，該第二控制信號在該第二參考 電壓；以及 施加至該NMOS電晶體之閘極之該第二參考電壓使得 (請先閱讀背面之注意事項再_寫本頁)
    . 線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 525175 A8 B8 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 該NMOS電晶體傳導一非飽和電流。 17. 如申請專利範圍第16項所述之非揮發性記憶體， 其中該第一參考電壓之電源包括： 一第二PMOS電晶體，具有一源極，耦接至該供應電 壓，以及一閘極及一汲極，連接在一起，該第一參考電壓 係由該第二PMOS電晶體之閘極輸出；以及 一第二NMOS電晶體，具有一汲極，耦接至該第二 PMOS電晶體之汲極，一源極，耦接至地，以及一閘極耦 接至接受該第二參考電壓。 18. 如申請專利範圍第16項所述之非揮發性記憶體， 其中該控制電路更包括： 一第一對電晶體，串聯地連接在該供應電壓與地之 間，其中該第一節點係在該第一對電晶體之間；以及 一第二對電晶體，串聯地連接在該供應電壓與地之 間，其中該第二節點係在該第二對電晶體之間。 19. 如申請專利範圍第14項所述之非揮發性記憶體， 其中： 該胞陣列包括一第一複數個位元線及一第二複數個位 元線，其中該些第一複數個位元線與該些第二複數個位元 線爲交錯的；以及 該連接電路包括一第一複數個電晶體，連接在該虛擬 電源節點與該些第一複數個位元線之間，以及一第二複數 個電晶體，連接在該虛擬電源節點與該些第二複數個位元 線之間。 20. 如申請專利範圍第14項所述之非揮發性記憶體， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 525175 ^___ 經濟部智慧財產局員工消費合作社印製 A8 B8 8098pif.doc/008 申請專利範圍 更包括： 一頁緩衝器； 複數個NMOS電晶體，耦接在該頁緩衝器至該胞陣列 之該些位元線之間；以及 一控制電路，耦接成運作該些NMOS電晶體，藉以在 該頁緩衝器對該些位元線之一個或多個放電時傳導一非飽 和電流。 21. —種非揮發性記憶體程式化方法，包括： 將複數個位元線預充電至一第一電壓，其中該預充電 包括操作一開關，其在一供應電壓與該些複數個位元線之 間，藉以限制流過該開關至該些複數個位元線之峰値電 流；以及 施加一第二電壓至一選擇的字元線，藉以程式化耦接 至該選擇的字元線之一個或多個選擇的記憶胞，其中保持 在該些位元線之一之該第一電壓避免耦接至該位元線及該 選擇的字元線之一記憶胞之程式化。 22. 如申請專利範圍第21項所述之方法，其中該開關 包括一電晶體以及操作該開關包括控制該電晶體，藉以傳 導小於該電晶體之一飽和電流。 23. 如申請專利範圍第21項所述之方法，其中該開關 包括一電晶體以及操作該開關包括連接該電晶體至一電流 鏡裡，其限制流經該電晶體之電流。 24. 如申請專利範圍第21項所述之方法，其中該預充 電對連接至記憶胞之所有位元線充電，該些記憶胞連接至 該選擇的字元線。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 六、申請專利範圍 25. 如申請專利範圍第24項所述之方法，更包括將選 擇的一組位元線放電，該選擇的一組位元線連接至要被程 式化的記憶胞。 26. 如申請專利範圍第25項所述之方法，其中放電包 括操作一電晶體，傳導來自該些選擇的位元線之一電流， 使得該電晶體傳導小於該電晶體之飽和電流。 27. 如申請專利範圍第21項所述之方法，其中該預充 電包括只充電未選擇的位元線。 2 8.如申請專利範圍第21項所述之方法，其中該第一 電壓係小於該供應電壓。 29.—種非揮發性記憶體程式化方法，包括： 使用流經一 PMOS電晶體之電流將選擇的位元線及未 選擇的位元線預充電至一第一電壓，該PMOS電晶體具有 一被控制的閘極電壓，藉以限制流至該些選擇的及未選擇 的位元線之電流，其中該些未選擇的位元線係交錯在該些 選擇的位元線之間； 經由複數個NMOS電晶體將該些選擇的位元線之一些 放電至對應的資料閂鎖器，該些NMOS電晶體在該些選擇 的位元線與該些資料閂鎖器之間，其中控制該些NMOS電 晶體之閘極電壓，藉以在該放電期間限制流經該些NMOS 電晶體之電流；以及 將一第二電壓施加至一選擇的字元線，藉以程式化耦 接至該選擇的字元線之一個或多個選擇的記憶胞，其中保 持在該些位元線之一之該第一電壓避免耦接至該位元線及 該選擇的字元線之一記憶胞之程式化。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 525175 A8 B8 8 0 9 8 pif .doc/ 0 0 8_g_^ 六、申請專利範圍 30.如申請專利範圍第29項所述之方法，其中該放電 係經由電晶體，其被偏壓至傳導小於該電晶體之一飽和電 流。 經濟部智慧財產局員工消費合作社印製
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