CN109427393B - 具有受限尺寸的非易失性存储器 - Google Patents

具有受限尺寸的非易失性存储器 Download PDF

Info

Publication number
CN109427393B
CN109427393B CN201810879079.8A CN201810879079A CN109427393B CN 109427393 B CN109427393 B CN 109427393B CN 201810879079 A CN201810879079 A CN 201810879079A CN 109427393 B CN109427393 B CN 109427393B
Authority
CN
China
Prior art keywords
memory
control gate
recess
semiconductor
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810879079.8A
Other languages
English (en)
Other versions
CN109427393A (zh
Inventor
F·塔耶特
M·巴蒂斯塔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Rousset SAS
Original Assignee
STMicroelectronics Rousset SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Rousset SAS filed Critical STMicroelectronics Rousset SAS
Publication of CN109427393A publication Critical patent/CN109427393A/zh
Application granted granted Critical
Publication of CN109427393B publication Critical patent/CN109427393B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

本公开涉及具有受限尺寸的非易失性存储器。一种存储器设备包括：存储器平面，包括第一导电类型的一系列相邻半导体凹槽，其中每个半导体凹槽容纳包括多个存储器单元的多个存储器字，其中每个存储器单元包括具有浮置栅极和控制栅极的状态晶体管。存储器设备还包括被分别分配给多个存储器字中的每个存储器字的多个控制栅极选择晶体管，其中每个控制栅极选择晶体管被耦合到该控制栅极选择晶体管被分配给的存储器字的状态晶体管的控制栅极，其中每个控制栅极选择晶体管位于容纳该控制栅极选择晶体管被分配给的存储器字的半导体凹槽的相邻半导体凹槽中和该相邻半导体凹槽上。

Description

具有受限尺寸的非易失性存储器
相关申请的交叉引用
本申请要求于2017年8月28日提交的法国专利申请No.1757908的优先权，该申请在此通过引用并入本文。
技术领域
实施例涉及存储器，特别是非易失性存储器，并且在特定实施例中涉及具有受限(例如紧凑)尺寸的非易失性存储器。
背景技术
通常在EEPROM存储器设备中，存储器单元包括旨在存储信息项的状态晶体管。状态晶体管包括与存取晶体管或位线选择晶体管串联的控制栅极和浮置栅极。存取晶体管由字线信号控制并且使得可以电存取状态晶体管，特别是以便从其中读取数据项或向其写入数据项。
控制栅极选择晶体管连接在栅极控制线与存储器字的状态晶体管的控制栅极之间。控制栅极选择晶体管由专用控制信号控制，并且使得可以电存取存储器单元，特别是以便从其中读取数据项或向其写入数据项。
在数据写入过程中实现的电压(一般地包括擦除循环和编程循环)必须足够高以通过福勒-诺德海姆(Fowler-Nordheim)效应注入或提取状态晶体管的浮置栅极的电荷。
然而，存取晶体管和控制栅极选择晶体管固有地展现出电压限制，超过该电压限制它们有击穿的风险，诸如源极-衬底或漏极-衬底结的雪崩以及过早磨损。
这些物理限制特别源自电子部件的布置的致密化和大小的减小。
诸如集成存储器电路的存取晶体管和控制栅极选择晶体管之类的部件的大小减小的结果是它们不再能够传输写入数据所需的高电压。
实际上，在擦除循环期间，14V至15V的高擦除电压被施加到存储器字的状态晶体管的控制栅极。存储器字以通常方式包括一组存储器单元，例如八位字节或字节。
这些高擦除电压被传输通过其源极-衬底或漏极-衬底结的击穿电压为12V量级的控制栅极选择晶体管。
在编程循环期间，14V至15V的高编程电压经由存取晶体管被传输到存储器单元的状态晶体管。
同样，存取晶体管具有为12V量级的源极-衬底或漏极-衬底结的击穿电压。
涉及最大化浮置栅极的耦合因子并且减小隧道氧化物厚度的解决方案降低了耐久性和数据保持性能，并且还已经达到了它们的技术限制(其中耦合因子超过80％并且隧道氧化物厚度小于7nm)。
涉及增加写入时间的解决方案是无效的，并且与提升存储器速度的目标相反。
分离电压解决方案简单地涉及施加负电势和正电势的组合，以便达到所需的高电压，而不超过部件的击穿电压。
也就是说，分离电压技术特别地需要两个电荷泵(一个生成负电势，并且另一个生成正电势)，每个电荷泵在存储器的存储器平面的外围使用大量且相对显著的表面面积。
然而，期望限制支持集成电路的半导体衬底的表面面积的使用，因此分离电压解决方案可能是不适合的，例如对于包括已经较小的存储器平面的低密度存储器，其因此不能在外围接受大的表面面积。
发明内容
根据一个实施例，一种设备包括导电轨道，该导电轨道将每个控制栅极选择晶体管耦合到它被分配给的存储器字的状态晶体管的控制栅极，每个导电轨道在产生于容纳存储器字的凹槽中的至少一个控制栅极选择晶体管上方经过。
根据一个实施例，在每个凹槽中，控制栅极选择晶体管被一起分组成N个控制栅极选择晶体管的组，并且被分别分配给属于同一凹槽的N个存储器字，N是整数，例如N＝4。
根据一个实施例，一系列凹槽包括交替的第一凹槽和第二凹槽，第一凹槽被相互电耦合并且第二凹槽被相互电耦合。
根据一个实施例，存储器字以行和列被布置在存储器平面中，同一行的存储器字中的一半存储器字形成偶数页面，并且该行的存储器字的存储器字中的另一半存储器字形成奇数页面，其中偶数页面产生在第一凹槽中并且奇数页面产生在第二凹槽中，存储器能够按页面方式存取。
有利地，该设备包括擦除电路，该擦除电路被配置为通过以下来擦除所选择的存储器字的存储器单元：经由被分配给所选择的存储器字的控制栅极选择晶体管的导电端子，将擦除电压施加在所选择的存储器字的存储器单元的状态晶体管的控制栅极上，以及在包含控制栅极选择晶体管的凹槽中施加第一补偿电压，该第一补偿电压适于防止控制栅极选择晶体管与包含它的凹槽之间的结击穿。
例如，擦除电路被配置为施加等于基本上15伏特的高擦除电压以及等于基本上3伏特的第一补偿电压。
根据一个实施例，其中每个存储器单元包括与存储器单元的状态晶体管串联耦合的存取晶体管，该设备包括编程电路，该编程电路被配置为通过以下来对属于所选择的存储器字的所选择的存储器编程：将编程电压施加到所选择的存储器字的存取晶体管的导电端子，以及在包含所选择的存储器字的凹槽中施加第二补偿电压，该第二补偿电压适于防止存取晶体管与包含它的凹槽之间的结击穿。
例如，编程电路被配置为施加等于基本上15伏特的高编程电压和等于基本上3伏特的第二补偿电压。
附图说明
在细阅完全非限制性实施例和实现模式以及附图的详细描述时，本发明的其他优点和特点将显而易见，其中：
图1至图6图示了本发明的实施例和实现模式的示例。
具体实施方式
提出了一种解决方案，使得可以解决部件的电压限制，同时降低在存储器平面中和外围处两者消耗的表面面积。
因此在这方面提出了一种电可擦可编程非易失性存储器类型的、包括存储器平面的存储器设备，该存储器平面包括一系列第一导电类型的相互电绝缘的相邻半导体凹槽，每个凹槽容纳具有存储器单元的存储器字、以及被分配给每个存储器字的相应控制栅极选择晶体管，每个存储器单元包括具有浮置栅极和控制栅极的状态晶体管，每个控制栅极选择晶体管被耦合到它被分配给的存储器字的状态晶体管的控制栅极，每个控制栅极选择晶体管位于容纳它被分配给的存储器字的半导体凹槽的相邻半导体凹槽中和上。
因此，可以增加包括控制栅极选择晶体管的凹槽的电势，以便不超过其击穿电压，而不会偏置在包括存储器字的凹槽中存在的电压，并且不需要产生专用于控制栅极选择晶体管的凹槽。也就是说，所提出的设备与分离电压技术兼容。
例如，该设备包括：第二导电类型的半导体阱，第二导电类型与第一导电类型相反，并且第二导电类型的半导体阱被配置为将两个相邻的凹槽横向绝缘；以及第二导电类型的半导体埋层，第二导电类型的半导体埋层被配置为将每个凹槽与第一导电类型的半导体下方衬底的剩余部分竖直绝缘。
图1表示形成在第一导电类型的半导体衬底中和在第一导电类型的半导体衬底上的电可擦可编程类型EE的非易失性存储器的存储器平面PM的一部分。
存储器平面PM包括存储器单元CEL，每个存储器单元包括存取晶体管TA以及具有浮置栅极和控制栅极的状态晶体管TE。
存储器单元被分组为存储器字WD，每个存储器字WD包括例如八个存储器单元。
每个存储器字WD属于列COL且属于行RG，从而以矩阵方式组织存储器平面PM。列在存储器平面PM的第一方向X上彼此跟随(follow)，并且行在存储器平面PM的第二方向Y上彼此跟随。
在这个示例中，属于同一行RG的存储器字中的一半存储器字形成页面。行可以包括偶数页面和奇数页面。
页面例如表示可以在单一写入循环中由存储器写入的最大数量的数据。然后，存储器被称为可按页面方式存取。
存储器单元可经由相应的位线BL(在图1中示出为BL0-BL15)存取，每个位线被耦合到相应单元的存取晶体管TA的漏极。
通过施加到字线WL的字线信号，存取晶体管TA在其栅极上被控制，字线WL对于同一行RG的所有存储器单元CEL是共用的。
对状态晶体管TE而言其由施加到其控制栅极的控制信号CG控制。控制信号CG经由被分配给每个存储器字WD的控制栅极选择晶体管CGT的导电端子而被施加到存储器字的所有状态晶体管的控制栅极。
同一行的控制栅极选择晶体管CGT在它们的栅极上由专用于控制栅极选择晶体管并且由控制线CGL传输的同一信号控制。
状态晶体管TE的源极被链接到源极线SL，源极线SL对于位于存储器平面PM的同一凹槽中的所有存储器单元是共用的。
在该示例中，表示存储器平面的一系列相邻半导体凹槽B0、B1。
第一凹槽B0是第一导电类型的，例如类型P(另外被称为P型)，第二凹槽B1也是第一导电类型的。
如将在下文特别地结合图3看出的，通过与第一导电类型相反的第二导电类型(例如类型N(另外被称为n型))的单个半导体阱，第一凹槽B0和第二凹槽B1彼此电绝缘并且与衬底的剩余部分电绝缘。
如将在下文特别地结合图2所看出的，在一系列凹槽中的相同导电类型的第一凹槽B0和第二凹槽B1的交替允许优化由位于存储器平面外围处的控制和解码元件(图中未示出)占据的表面区域的量。
被分配给在第一凹槽B0中和在第一凹槽B0上产生的存储器字WD的控制栅极选择晶体管CGT在第二凹槽B1中和在第二凹槽B1上产生。
被分配给在第二凹槽B1中和在第二凹槽B1上产生的存储器字WD的控制栅极选择晶体管CGT在第一凹槽B0中和在第一凹槽B0上产生。
实际上，存储器平面包括成交替近邻的一系列的众多第一凹槽B0和第二凹槽B1。所有的第一凹槽B0被电耦合；同样地，所有的第二凹槽B1被电耦合。被分配给在第一凹槽B0中产生的存储器字的每个控制栅极选择晶体管CGT在两个第二凹槽B1中的一个中产生，这两个第二凹槽B1是相应的第一凹槽B0的近邻；同样地，被分配给在第二凹槽B1中产生的存储器字的每个控制栅极选择晶体管CGT在两个第一凹槽B0中的一个中产生，这两个第一凹槽B0是相应的第二凹槽B1的近邻。
总之，存储器包括存储器平面PM，存储器平面PM包括一系列的为近邻并且彼此电绝缘的第一导电类型的半导体凹槽B0、B1。每个凹槽B0、B1容纳存储器字WD、和分别地被分配给每个存储器字WD的控制栅极选择晶体管CGT，每个控制栅极选择晶体管CGT被耦合到它被分配给的存储器字的状态晶体管TE的控制栅极，控制栅极选择晶体管CGT位于容纳它被分配给的存储器字WD的半导体凹槽B0、B1的相邻半导体凹槽B1、B0中和上。
图2表示上文所描述类型的64K非易失性存储器EE的一个示例性存储器平面PM。
在该示例中，考虑到位于横向端部的两个半凹槽(沿着第一方向X，即图中在存储器平面的左端和右端)形成单个凹槽，存储器平面PM包括四个第一凹槽B0。
存储器平面PM在该示例中还包括四个第一凹槽B1。
一系列凹槽包括交替的第一凹槽B0和第二凹槽B1，第一凹槽B0相互电耦合并且第二凹槽B1相互电耦合。
因此，每个第一凹槽B0在存储器平面PM中是两个第二凹槽B1的近邻，并且每个第二凹槽B1在存储器平面PM中是两个第一凹槽B0的近邻(除了位于存储器平面PM的端部处的凹槽)。
这种组织使得可以在存储器平面的硬件设置中以与另一半页面(所谓的奇数页面OP)交错的方式设置一半页面(所谓的偶数页面EP)。
实际上，页面的奇偶性在其逻辑组织的意义上被认为是“存储器平面中的布置”，特别是在于它们在存储器平面的布置中总是彼此连续的(就是说在偶数页面之后或之前的页面是奇数页面，并且在奇数页面之后或之前的页面是偶数页面)。
在该示例中，每个凹槽包括8个存储器字WD，并且因此根据每凹槽8列的存储器平面PM中的布置。
因此，列Col0至Col31(即Col<0:3>、Col<4:11>、Col<12:19>、Col<20:27>、Col<28:31>)形成在第一凹槽B0中，行WL与这些32个连续列的交叉形成偶数页面EP。
同样地，列Col32至Col63(即Col<32:39>、Col<40:47>、Col<48:55>、Col<56:63>)形成在第二凹槽B1中，行WL与这些32个连续列的交叉形成奇数页面OP。
在该示例性64K EEPROM存储器中，存储器平面因此根据64列(Col<0:63>)和128行(WL)被布置。此外，四个附加的行被设置在存储器平面PM的边缘上(在第二方向Y上)，但未被电使用。这些“虚拟”的附加行使得可以避免电活跃行中的不期望的边缘效应。
偶数页面EP和奇数页面OP的这种纵横交错的组织使得可以通过以纵横交错的方式将它们设置在列的布置中(在第一方向X)将存储器平面PM的物理行(在第二方向Y)的数目减半。
因此，一方面，行解码器的大小被减半，另一方面，列解码器的大小也沿着第二方向Y减小。
实际上，列解码器(基本地包括位线锁存器并且使得可以存取每个位线)有利地朝向偶数行的列或朝向奇数行的列而被复用。在第一方向X上给予两倍的空间以设置一样多的位线锁存器的这种组织使得可以相应地减小在第二方向Y上的列解码器的占用空间。复用电路的占用空间还被认为是相对于列解码器可忽略不计的。
例如，在32个物理列和256个物理行的通常架构中，物理行包括32列的页面，存储器需要在第一方向X上被设置在32个物理列的长度上的8×32＝256个位线锁存器、以及在第二方向Y上的256个行解码器；而在64个物理列和128个物理行的这种组织的示例中，物理行包括32列的2页面，存储器需要在第一方向X上被设置在64个物理列的长度上的8×32＝256个复用位线锁存器、以及在第二方向Y上的128个行解码器。
换言之，已经描述了一种存储器设备EE，其中存储器字WD在存储器平面PM中被布置成行和列，同一行的存储器字WD形成页面EP、OP，并且其中在第一凹槽B0中产生偶数页面EP，并且在第二凹槽B1中产生奇数页面OP，存储器可按页面方式存取。
因此，写入三个完整且连续的页面(例如开始于偶数页面EP)包括对第一行WLi和在它们相应的第一凹槽B0中的列Col0至Col31的存取，接着对相同的第一行WLi和在它们相应的第二凹槽中的列Col31至Col63的存取，随后对第二行WLi+1和在它们相应的第一凹槽B0中的列Col0至Col31的存取。
被分配给第一凹槽B0的列Col<0:3>和Col<28:31>的存储器字的控制栅极选择晶体管CGT<0:3>和CGT<28:31>形成在分别包括列Col<32:39>和Col<56:63>的相邻第二凹槽B1中；被分配给第一凹槽B0的列Col<4:11>的存储器字的控制栅极选择晶体管CGT<4:7>和CGT<8:11>形成在分别包括列Col<32:39>和列<40:47>的相邻第二凹槽B1中；被分配给第一凹槽B0的列Col<12:19>的存储器字的控制栅极选择晶体管CGT<12:15>和CGT<16:19>形成在分别包括列Col<40:47>和Col<48:55>的相邻第二凹槽B1中；被分配给第一凹槽B0的列Col<20:27>的存储器字的控制栅极选择晶体管CGT<20:23>和CGT<24:27>形成在分别包括列Col<48:55>和列<56:63>的相邻第二凹槽B1中；被分配给第二凹槽B1的列Col<32:39>的存储器字的控制栅极选择晶体管CGT<32:35>和CGT<36:39>形成在分别包括列Col<0:3>和Col<4:11>的相邻第一凹槽B0中；被分配给第二凹槽B1的列Col<40:47>的存储器字的控制栅极选择晶体管CGT<40:43>和CGT<44:47>形成在分别包括列Col<4:11>和Col<12:19>的相邻第一凹槽B0中；被分配给第二凹槽B1的列Col<48:55>的存储器字的控制栅极选择晶体管CGT<48:51>和CGT<52:55>形成在分别包括列Col<12:19>和Col<20:27>的相邻第一凹槽B0中；被分配给第二凹槽B1的列Col<56:63>的存储器字的控制栅极选择晶体管CGT<56:59>和CGT<60:63>形成在分别包括列Col<20:27>和Col<28:31>的相邻第一凹槽B0中。
控制栅极选择晶体管CGT<i:j>形成在它们相应的凹槽的横向外围(沿着第一方向X)上，也就是说尽可能接近包括它们被分配给的存储器字的相邻凹槽。
因此，在同一写入循环的过程中，可以使用位于第二凹槽B1中并且被分配给偶数页面EP的位于第一凹槽B0中的存储器字WD的所有控制栅极选择晶体管CGT，或者可以使用位于第一凹槽B0并且被分配给奇数页面OP的位于第二凹槽B1中的存储器字WD的所有控制栅极选择晶体管CGT。
图3表示先前结合图1所描述的示例的截面图。
在该示例中，表示了存储器平面的两个相邻凹槽B0、B1。
第一凹槽B0和第二凹槽B1是第一导电类型的，这里是类型P。
第一凹槽B0和第二凹槽B1通过与第一导电类型相反的第二导电类型(这里是类型N)的单个半导体阱NW横向(即，沿着第一方向X)电绝缘。
此外，第一凹槽B0和第二凹槽B1通过第二导电类型的掩埋半导体层Niso和横向半导体阱NW而与第一导电类型的衬底Psub的剩余部分电绝缘。横向半导体阱围绕存储器平面PM并且与将两个相邻凹槽绝缘的半导体阱NW具有相同的性质。
每个控制栅极选择晶体管CGT通过导电轨道M而电耦合到它被分配给的存储器字WD的状态晶体管TE的控制栅极，导电轨道M在至少一个控制栅极选择晶体管CGT上方经过，至少一个控制栅极选择晶体管CGT在容纳存储器字WD的凹槽中产生。
有利地，每个控制栅极选择晶体管CGT位于其相应凹槽的横向外围上，也就是说位于被容纳在该凹槽中的存储器字与绝缘半导体阱NW之间。
图4表示先前结合图2所描述的示例的截面图。
在该示例中，在每个凹槽B0、B1中，控制栅极选择晶体管CGT被一起地分组成N个控制栅极选择晶体管的组NCGT，并且分别被分配给容纳在同一的相邻凹槽中的N个存储器字NWD，其中N为整数，例如4。
在下文中，由术语“N元组”指定N个元件(诸如晶体管或导电轨道)的组。
有利的是，控制栅极选择晶体管的N元组NCGT位于它们相应的凹槽的横向外围上，也就是说它们产生在该凹槽的存储器字与绝缘半导体阱NW之间。
N个存储器字NWD有利地在存储器平面PM的布置中连续地布置。
因此，将N元组NCGT的控制栅极选择晶体管CGT分别耦合到它们分别地被分配给的N个存储器字NWD的导电轨道的每个N元组在位于相邻凹槽中的N元组的N个控制栅极选择晶体管的上方经过。
值N基本与必须相互交叉的互连有关。在集成电路中存在的互连水平越多，和/或互连的间隔越小(互连的间隔对应于金属轨道的宽度和两个邻近轨道之间的距离)，则金属轨道的数目N以及因此的可以在凹槽中被分组在一起的控制栅极选择晶体管CGT的数目N将越大。
图5表示要被施加到存储器平面PM的所选择或未选择的存储器单元的电压的以伏特为单位的值的两个表EF(EP)、PG(EP)。在诸如前面结合图1至图4所描述的存储器的偶数页面EP的示例中，这些电压值使得可以以择优方式来实现擦除EF(EP)或编程EF(EP)。
详细地，表格包括要被施加到专用于控制栅极选择晶体管的控制线CGL、到字线WL、到第一凹槽B0、到第二凹槽B1、到控制栅极CG、到位线BL、到第一源极线SL0以及到第二源极线SL1的电压；根据选择行或未选择行WL(Sel)、WL(Non Sel)和未选择COL列(Nonsel)，或者在选择列的情况下、选择位线COL(Sel BL＝1)的情况下、或未COL(Sel BL＝0)的情况下。
各种电压值有利地使得可以特别地将15V的高擦除电压施加到所选择的存储器字的存储器单元的状态晶体管的控制栅极，以及将15V的高编程电压施加到所选择的存储器单元的状态晶体管的漏极区，同时连带地遵从击穿约束、栅极电压约束和未选择存储器单元干扰约束。
击穿约束对应于在存储器平面的晶体管中在源极与凹槽之间或漏极与凹槽之间维持小于12V的电压。这使得可以避免晶体管PN结的击穿。
栅极电压约束对应于在存储器平面的晶体管中在栅极与沟道区之间维持小于12V的电压。这使得可以避免晶体管的过早磨损。
未选择存储器单元干扰约束对应于在未选择的存储器单元的状态晶体管中在控制栅极与源极或漏极区之间维持小于3V的电压。这使得可以避免在另一存储器单元的写入期间浮置栅极的电荷的损失。
要回顾的是，所呈现的值的示例适用于在偶数页EP中的写入，也就是说其存储器单元属于第一凹槽B0。
在擦除EF(EP)期间，15V的高擦除电压CGT经由控制栅极选择晶体管的导电端子CG(例如通过擦除电路)而被传输，因此为了遵从击穿约束，3V的第一击穿补偿电压被施加在第二凹槽B1中。
该15V的擦除电压被施加到所选择列的所有控制栅极选择晶体管的导电端子，3V的栅极电压补偿电压被施加到未选择的控制栅极选择晶体管的栅极。
为了传输15V的擦除电压，将18V的电压施加到属于相同行的控制栅极选择晶体管的栅极CGL，因此，为了遵从栅极电压约束，6V的栅极电压补偿电压被施加在未选择的控制栅极选择晶体管的沟道区中。
因此，这个6V的电压被传输到相同行的未选择的存储器字的状态晶体管的控制栅极，因此，为了遵从未选择存储器单元干扰约束，3V的干扰补偿电压被施加到第二源极线S1。
在编程PG(EP)期间，15V的高编程电压BL经由所选择位线的单元的状态晶体管的导电端子(例如通过编程电路)传输，因此为了遵从击穿约束，在第一凹槽B0中施加3V的第二击穿补偿电压。
为了传输15V的编程电压，18V的电压被施加到属于相同行的存取晶体管的栅极WL，因此为了遵从栅极电压约束，6V的栅极电压补偿电压被施加在该行的其他存取晶体管的沟道区中。
因此，该6V的电压被传输到相同行的未选择的存储器单元的状态晶体管的漏极区，因此为了遵从未选择存储器单元干扰约束，3V的干扰补偿电压被施加到状态晶体管的栅极。
该3V的干扰补偿电压由相应的控制栅极选择晶体管通过施加到它们的栅极CGL的6V的电压来传输。
此外，在编程期间第一源极线S0的9V电压对应于预充电，使得可以在编程时避免单元中的不期望的电流流动。
另外，先前结合图1至图4所描述的实施例与分离电压技术兼容。事实上，在先前呈现和描述的设备中联合使用分离电压技术可能是有利的。
例如，为了被生成，18V的电压可能需要特定的技术，诸如电荷泵或各种开关电路。
例如，某些制造方法产生耐受性最高不能超过16V的晶体管。
因此，将图5的表格中所提到的所有电压降低3V使得可以对这些限制示例做出响应，因此要被施加的最大电压减少至15V，同时引入-3V的负电压。
生成-3V可以比生成18V简单或不简单，这取决于集成存储器EE的集成电路的技术环境。
图6表示诸如先前结合图1至图5所描述的非易失性存储器EE，包括存储器平面PM和写入电路CMD，写入电路CMD包括分别被配置为实现擦除和编程的擦除电路和编程电路，诸如先前结合图5所描述的。
在该示例中，存储器EE被并入到电子装置APP中，电子装置APP诸如例如移动电话或平板计算机。对于本领域技术人员显而易见的是，诸如先前详述的存储器的实施例可以被包括在这里未描述的任何其他已知产品中。
此外，本发明不限于这些实施例，而是包含其所有变体，例如，上文结合图2所描述的存储器的64K密度是作为示例给出，特别是因为它适合于表示。

Claims (20)

1.一种存储器设备，包括：
存储器平面，包括第一导电类型的一系列相邻半导体凹槽，其中每个半导体凹槽容纳包括多个存储器单元的多个存储器字，其中每个存储器单元包括具有浮置栅极和控制栅极的状态晶体管；以及
多个控制栅极选择晶体管，所述多个控制栅极选择晶体管分别被分配给所述多个存储器字中的每个存储器字，其中每个控制栅极选择晶体管被耦合到所述控制栅极选择晶体管被分配给的存储器字的所述状态晶体管的所述控制栅极，其中每个控制栅极选择晶体管位于如下半导体凹槽的相邻半导体凹槽中和所述相邻半导体凹槽上，该半导体凹槽容纳所述控制栅极选择晶体管被分配给的所述存储器字。
2.根据权利要求1所述的存储器设备，其中所述存储器设备包括电可擦可编程非易失性存储器。
3.根据权利要求1所述的存储器设备，其中所述一系列相邻半导体凹槽包括所述第一导电类型的相互绝缘的相邻半导体凹槽。
4.根据权利要求1所述的存储器设备，还包括与所述第一导电类型相反的第二导电类型的半导体阱，并且所述半导体阱被配置为将直接相邻的半导体凹槽横向绝缘。
5.根据权利要求4所述的存储器设备，还包括所述第二导电类型的半导体埋层，所述半导体埋层被配置为将每个半导体凹槽与所述第一导电类型的半导体下方衬底的剩余部分竖直绝缘。
6.根据权利要求1所述的存储器设备，还包括导电轨道，所述导电轨道将每个控制栅极选择晶体管耦合到所述控制栅极选择晶体管被分配给的所述存储器字的所述状态晶体管的所述控制栅极。
7.根据权利要求6所述的存储器设备，其中每个导电轨道在产生于容纳所述存储器字的所述半导体凹槽中的至少一个控制栅极选择晶体管上方经过。
8.根据权利要求1所述的存储器设备，其中在每个半导体凹槽中，所述控制栅极选择晶体管被一起分组成N个控制栅极选择晶体管的组，并且被分别分配给属于同一半导体凹槽的N个存储器字。
9.根据权利要求1所述的存储器设备，其中所述一系列相邻半导体凹槽包括交替的第一凹槽和第二凹槽，所述第一凹槽被相互电耦合并且所述第二凹槽被相互电耦合。
10.根据权利要求9所述的存储器设备，其中所述存储器字以行和列被布置在所述存储器平面中，其中同一行的所述存储器字中的一半存储字形成偶数页面，并且所述同一行的所述存储器字中的另一半存储器字形成奇数页面，其中所述偶数页面产生在所述第一凹槽中并且所述奇数页面产生在所述第二凹槽中，并且其中所述存储器设备是按页面方式可存取的。
11.根据权利要求1所述的存储器设备，还包括擦除电路，所述擦除电路被配置为通过以下来擦除所选择的存储器字的存储器单元：经由被分配给所述所选择的存储器字的所述控制栅极选择晶体管的导电端子，将擦除电压施加到所述所选择的存储器字的所述存储器单元的所述状态晶体管的所述控制栅极，以及在包含所述控制栅极选择晶体管的所述半导体凹槽中施加第一补偿电压，所述第一补偿电压适于防止所述控制栅极选择晶体管与包含所述控制栅极选择晶体管的凹槽之间的结击穿。
12.根据权利要求1所述的存储器设备，其中每个存储器单元包括与所述存储器单元的所述状态晶体管串联耦合的存取晶体管，所述存储器设备还包括编程电路，所述编程电路被配置为通过以下来对属于所选择的存储器字的所选择的存储器单元编程：将编程电压施加到所述所选择的存储器单元的所述存取晶体管的导电端子，以及在包含所述所选择的存储器字的所述半导体凹槽中施加第二补偿电压，所述第二补偿电压适于防止所述存取晶体管与包含所述所选择的存储器字的凹槽之间的结击穿。
13.一种电子装置，包括：
存储器设备，所述存储器设备包括：
存储器平面，包括第一导电类型的相邻半导体凹槽，其中每个半导体凹槽容纳包括多个存储器单元的多个存储器字，其中每个存储器单元包括具有浮置栅极和控制栅极的状态晶体管；
多个控制栅极选择晶体管，所述多个控制栅极选择晶体管被分别分配给所述多个存储器字中的每个存储器字，其中每个控制栅极选择晶体管被耦合到所述控制栅极选择晶体管被分配给的存储器字的所述状态晶体管的所述控制栅极，其中每个控制栅极选择晶体管位于如下半导体凹槽的相邻半导体凹槽中和所述相邻半导体凹槽上，该半导体凹槽容纳所述控制栅极选择晶体管被分配给的所述存储器字；以及
第二导电类型的半导体阱，所述第二导电类型与所述第一导电类型相反，并且所述半导体阱被配置为将直接相邻的半导体凹槽横向绝缘，其中所述存储器设备包括电可擦可编程非易失性存储器。
14.根据权利要求13所述的电子装置，其中所述装置包括移动电话或听觉假体设备。
15.根据权利要求13所述的电子装置，其中所述存储器设备还包括所述第二导电类型的半导体埋层，所述半导体埋层被配置为将每个半导体凹槽与所述第一导电类型的半导体下方衬底的剩余部分竖直绝缘。
16.根据权利要求13所述的电子装置，其中所述存储器设备还包括导电轨道，所述导电轨道将每个控制栅极选择晶体管耦合到所述控制栅极选择晶体管被分配给的所述存储器字的所述状态晶体管的所述控制栅极，每个导电轨道在产生于容纳所述存储器字的所述半导体凹槽中的至少一个控制栅极选择晶体管上方经过。
17.根据权利要求13所述的电子装置，其中一系列的相邻半导体凹槽包括交替的第一凹槽和第二凹槽，其中所述存储器字以行和列被布置在所述存储器平面中，其中相应行的所述存储器字中的一半存储器字形成偶数页面，并且所述相应行的所述存储器字中的另一半存储器字形成奇数页面，其中所述偶数页面产生在所述第一凹槽中并且所述奇数页面产生在所述第二凹槽中，并且其中所述存储器设备是按页面方式可存取的。
18.根据权利要求17所述的电子装置，其中所述第一凹槽被相互电耦合并且所述第二凹槽被相互电耦合。
19.根据权利要求13所述的电子装置，其中在每个半导体凹槽中，所述控制栅极选择晶体管被一起分组成N个控制栅极选择晶体管的组，并且被分别分配给属于同一半导体凹槽的N个存储器字。
20.根据权利要求13所述的电子装置，其中所述存储器设备还包括擦除电路，所述擦除电路被配置为通过以下来擦除所选择的存储器字的存储器单元：经由被分配给所述所选择的存储器字的所述控制栅极选择晶体管的导电端子，将擦除电压施加到所述所选择的存储器字的所述存储器单元的所述状态晶体管的所述控制栅极，以及在包含所述控制栅极选择晶体管的所述半导体凹槽中施加第一补偿电压，所述第一补偿电压适于防止所述控制栅极选择晶体管与包含所述控制栅极选择晶体管的凹槽之间的结击穿。
CN201810879079.8A 2017-08-28 2018-08-03 具有受限尺寸的非易失性存储器 Active CN109427393B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1757908A FR3070537A1 (fr) 2017-08-28 2017-08-28 Memoire non-volatile a encombrement restreint
FR1757908 2017-08-28

Publications (2)

Publication Number Publication Date
CN109427393A CN109427393A (zh) 2019-03-05
CN109427393B true CN109427393B (zh) 2023-03-17

Family

ID=60515527

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810879079.8A Active CN109427393B (zh) 2017-08-28 2018-08-03 具有受限尺寸的非易失性存储器
CN201821247401.7U Withdrawn - After Issue CN208521611U (zh) 2017-08-28 2018-08-03 存储器设备和存储器装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201821247401.7U Withdrawn - After Issue CN208521611U (zh) 2017-08-28 2018-08-03 存储器设备和存储器装置

Country Status (3)

Country Link
US (1) US10559575B2 (zh)
CN (2) CN109427393B (zh)
FR (1) FR3070537A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3107139B1 (fr) 2020-02-06 2022-07-29 St Microelectronics Rousset Dispositif de mémoire EEPROM et procédé d’écriture correspondant
FR3113976B1 (fr) * 2020-09-07 2023-07-28 St Microelectronics Rousset Mémoire type mémoire morte électriquement programmable et effaçable

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105390154A (zh) * 2014-09-03 2016-03-09 意法半导体(鲁塞)公司 页或字可擦除复合非易失性存储器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040068552A (ko) * 2001-11-27 2004-07-31 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 반도체 디바이스
US6850438B2 (en) * 2002-07-05 2005-02-01 Aplus Flash Technology, Inc. Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations
JP4163610B2 (ja) * 2003-12-22 2008-10-08 株式会社東芝 不揮発性半導体記憶装置
KR100598107B1 (ko) * 2004-09-21 2006-07-07 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성 방법
KR100764060B1 (ko) * 2006-09-29 2007-10-09 삼성전자주식회사 불휘발성 메모리 장치 및 시스템 그리고 그것을 위한메모리 셀 어레이 구조
US8462553B2 (en) * 2009-12-29 2013-06-11 Aplus Flash Technology, Inc. Cell array for highly-scalable, byte-alterable, two-transistor FLOTOX EEPROM non-volatile memory
IT1397227B1 (it) * 2009-12-30 2013-01-04 St Microelectronics Srl Dispositivo di memoria con programmazione e cancellazione basata su effetto fowler-nordheim
FR2987696B1 (fr) * 2012-03-05 2014-11-21 St Microelectronics Rousset Procede de lecture ecriture de cellules memoire non volatiles
FR3029343B1 (fr) * 2014-11-27 2018-03-30 Stmicroelectronics (Rousset) Sas Dispositif compact de memoire de type electriquement effacable et programmable

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105390154A (zh) * 2014-09-03 2016-03-09 意法半导体(鲁塞)公司 页或字可擦除复合非易失性存储器

Also Published As

Publication number Publication date
FR3070537A1 (fr) 2019-03-01
US20190067307A1 (en) 2019-02-28
US10559575B2 (en) 2020-02-11
CN208521611U (zh) 2019-02-19
CN109427393A (zh) 2019-03-05

Similar Documents

Publication Publication Date Title
US5465231A (en) EEPROM and logic LSI chip including such EEPROM
US7212434B2 (en) Semiconductor memory device with MOS transistors, each including a floating gate and a control gate, and a memory card including the same
US7339822B2 (en) Current-limited latch
US7355876B2 (en) Memory array circuit with two-bit memory cells
US11145371B2 (en) Semiconductor memory device
KR20070079936A (ko) 불휘발성 반도체 기억 장치
US20050237817A1 (en) Semiconductor memory device with MOS transistors, each having a floating gate and a control gate, and memory card including the same
EP2779173B1 (en) 2T AND flash memory array
US7349251B2 (en) Integrated memory circuit arrangement
CN109427393B (zh) 具有受限尺寸的非易失性存储器
CN106611618B (zh) 非易失性半导体存储装置
CN109658965A (zh) 半导体存储装置
US6011717A (en) EEPROM memory programmable and erasable by Fowler-Nordheim effect
CN113539333A (zh) 在源极线下拉电路中使用带状单元的非易失性存储器系统
CN102376367B (zh) 于一存储集成电路上进行擦除操作的方法与装置
EP3267442A1 (en) Non-volatile memories and data reading methods thereof
KR100490605B1 (ko) 비휘발성 반도체기억장치
JP5261003B2 (ja) 半導体記憶装置
US9025355B2 (en) Non-volatile memory device with clustered memory cells
CN103943136A (zh) 一种存储器电路及其操作方法
US9025391B2 (en) Circuit arrangement and method for operating a circuit arrangement
CN114694729A (zh) 包含对关联于存储器块的扩散区的电压控制的存储器装置
Campardo et al. The Organization of the Memory Array
US20150049560A1 (en) Circuit Arrangement and Method for Operating a Circuit Arrangement
KR20120085946A (ko) 3차원 비휘발성 메모리 어레이 및 그 동작 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant