KR20070079936A

KR20070079936A - 불휘발성 반도체 기억 장치

Info

Publication number: KR20070079936A
Application number: KR1020070011103A
Authority: KR
Inventors: 요시히꼬 구사까베; 겐이찌 오또; 사또시 가와사끼
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2006-02-03
Filing date: 2007-02-02
Publication date: 2007-08-08
Also published as: US7859909B2; US8085598B2; TW200741722A; JP2007207380A; US20080273396A1; US20110058426A1; CN101013600A; CN101013600B; US7411834B2; US20070183213A1; US7596033B2; US20090310410A1

Abstract

워드선 각각에 대응하여 형성되는 서브 디코더 소자를 동일 도전형의 MOS 트랜지스터(N1, N2)로 구성한다. 서브 디코더 소자를 복수열로 배치하고, 서브 디코더 소자가 형성되는 활성 영역(ARR)을, Y방향에서 그 레이아웃을 반전시키고 또한 1서브 디코더 소자분 X방향으로 어긋나게 하여 배치한다. Y방향에서 인접하는 게이트 전극 사이(TG0-TG3)에서 모두 고전압이 인가되지 않도록, 서브 디코더 소자의 배치를 조정한다. 또한, 서브 디코더 소자군이 형성되는 웰 영역의 웰 전압(WELL)은, 그 서브 디코더 소자의 트랜지스터의 소스-기판 사이가, 깊은 역바이어스 상태로 되도록 하는 전압 레벨로 설정한다. 불휘발성 반도체 기억 장치에서 양 또는 음의 고전압이 공급되는 서브 디코더 회로(워드선 구동 회로)에서의 기생 MOS에 의한 리크를 억제할 수 있다.

메모리 서브 어레이, 선택 회로, 블록 어시스트 게이트 블록, 게이트 디코더, 서브 디코더, 웰 디코더

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMIC0NDUCTOR MEMORY DEVICE}

도 1은 본 발명에 따른 불휘발성 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면.

도 2는 도 1에 도시하는 불휘발성 반도체 기억 장치의 1개의 메모리 블록의 구성을 보다 구체적으로 도시하는 도면.

도 3은 도 2에 도시하는 메모리 서브 어레이에서의 메모리셀의 전기적 등가 회로를 도시하는 도면.

도 4는 도 3에 도시하는 메모리셀의 단면 구조를 개략적으로 도시하는 도면.

도 5는 도 3에 도시하는 메모리셀의 기입 동작 시의 인가 전압을 도시하는 도면.

도 6은 도 3에 도시하는 메모리셀에 대한 소거 동작 시의 인가 전압을 도시하는 도면.

도 7은 도 3에 도시하는 메모리셀에 대한 판독 동작을 행할 때의 인가 전압을 도시하는 도면.

도 8은 본 발명의 실시예 1에 따른 서브 디코더 회로의 서브 디코더 소자의 레이아웃을 개략적으로 도시하는 도면.

도 9는 도 8에 도시하는 선 9A-9A를 따라 취한 단면 구조를 개략적으로 도시 하는 도면.

도 10은 도 8에 도시하는 선 10A-10A를 따라 취한 단면 구조를 개략적으로 도시하는 도면.

도 11은 본 발명의 실시예 1의 변경예에 따른 서브 디코더 회로의 서브 디코더 소자의 레이아웃을 개략적으로 도시하는 도면.

도 12는 본 발명의 실시예 1에서의 서브 디코더에 대한 전압을 발생하는 부분의 구성을 개략적으로 도시하는 도면.

도 13은 본 발명의 실시예 2에 따른 서브 디코더 회로의 서브 디코더 소자의 레이아웃을 개략적으로 도시하는 도면.

도 14는 도 13에 도시하는 서브 디코더 소자의 배치의 전기적 등가 회로를 도시하는 도면.

도 15는 본 발명의 실시예 3에 따른 서브 디코더 회로의 서브 디코더 소자의 배치를 개략적으로 도시하는 도면.

도 16은 도 15에 도시하는 실드 배선부의 단면 구조를 개략적으로 도시하는 도면.

도 17은 본 발명의 실시예 4에 따른 서브 디코더 회로의 서브 디코더 소자의 레이아웃을 개략적으로 도시하는 도면.

도 18은 본 발명의 실시예 5에 따른 서브 디코더 소자의 구성의 전기적 등가 회로를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1a, 1b: 메모리 서브 어레이

2a, 2b: 소스측 블록 선택 회로

3a, 3b: 드레인측 블록 선택 회로

4a, 4b: 블록/어시스트 게이트 디코더

5a: 게이트 디코더

6ae, 6be: 서브 디코더

7a, 7b: 웰 디코더

[문헌 1] 일본 특허 공개 공보 제2003-141887호

[문헌 2] 일본 특허 공개 공보 제2001-028428호

[문헌 3] 일본 특허 공개 공보 제2005-243211호

[문헌 4] 일본 특허 공개 공보 제2004-185660호

본 발명은, 불휘발성 반도체 기억 장치에 관한 것으로, 특히, 워드선을 선택하여, 구동하는 디코더부의 구성에 관한 것이다. 보다 특정적으로는, 본 발명은, 고전압 인가 시에서도 안정적으로 동작하는 고집적화된 디코더부의 구성에 관한 것이다.

플래시 메모리는, 휴대성 및 내충격성이 우수하고, 또한, 전기적으로 일괄 소거가 가능한 특징을 갖는다. 이 때문에, 최근, 휴대형 퍼스널 컴퓨터 및 디지털 스틸 카메라 등의 소형 휴대 정보 기기의 파일 스토리지로서 플래시 메모리에 대한 수요가 급속히 확대되고 있다.

이와 같은 플래시 메모리의 어레이 구성의 일례가, 문헌 1(일본 특허 공개 공보 제2003-141887호)에 기재되어 있다. 이 문헌 1에 기재되는 구성에서는, 각각이 메모리셀이 행렬 형상으로 배열된 서브 어레이를 포함하는 복수의 블록이 형성된다. 각 블록의 서브 어레이 내에서, 행 방향으로 정렬하는 메모리셀에 대해서는, 워드선이 형성된다. 열 방향으로 정렬하는 메모리셀의 소스 및 드레인은, 확산층을 이용하여 공통으로 접속된다.

드레인 확산층 배선은, 제1 블록 선택 신호에 응답하는 제1 블록 선택 트랜지스터를 통하여 글로벌 비트(데이터)선에 결합된다. 소스 확산층 배선은, 제2 블록 선택 신호에 응답하여 도통하는 제2 블록 선택 트랜지스터를 통하여 공통 소스선에 접속된다. 이들 글로벌 비트선 및 공통 소스선은, 복수의 블록에 공통으로 형성되고, 선택 블록에서 메모리셀에 대한 데이터의 기입/판독이 실행된다. 확산층을 드레인선 및 소스선으로서 이용함으로써, 메모리셀과 글로벌 비트선 또는 공통 소스선의 금속 배선 사이의 컨택트는, 열 방향으로 정렬하는 복수의 메모리셀에서 공유하는 것이 가능해져, 메모리셀의 레이아웃 면적을 저감하는 것이 가능하게 된다(메모리셀 열당 1개의 컨택트가 필요하게 될 뿐임).

또한, 이 문헌 1에 기재되는 구성에서는, 워드선을 선택 상태로 구동하는 워드선 디코드 회로에서, 고속화를 위하여, 블록 디코더와, 게이트 디코더와, 서브 디코더의 계층 구조가 이용된다. 블록 디코더는 블록을 선택함과 함께 선택 워드선에 전달되는 전압을 생성한다. 게이트 디코더는, 선택된 블록 내의 어드레스 지정된 워드선을 선택한다. 서브 디코더는, 이들 블록 디코더 및 게이트 디코더의 출력 신호(전압)에 따라, 어드레스 지정된 워드선을 선택 상태로 구동한다.

서브 디코더는, 상보 MOS(CMOS) 인버터로 구성된다. 블록 디코더의 출력 신호에 따라, 각 서브 디코더의 하이측 및 로우측의 전원 전압(소스 전압) 레벨이 설정되고, 게이트 디코더의 출력 신호가, 서브 디코더의 트랜지스터의 게이트에 공급된다.

서브 디코더는, P채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)와 N채널 MOS 트랜지스터를 포함하고, 따라서, 서브 디코더에서는, 웰 영역은, P채널 MOS 트랜지스터를 배치하는 N웰 영역과, N채널 MOS 트랜지스터를 배치하는 P웰 영역으로 분할된다.

1개의 서브 디코더 소자를 구성하는 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터가, 워드선 연장 방향을 따라 정렬하여 배치된다. 1개의 서브 디코더 소자의 P채널 및 N채널 MOS 트랜지스터의 드레인을 직선적으로 연장하는 워드선에 접속함으로써, 배선 레이아웃을 간략화하고, 서브 디코더를 구성하는 트랜지스터의 배치를 간략화하여, 서브 디코더의 레이아웃 면적을 저감한다.

그러나, CMOS 인버터 구성의 서브 디코더 소자를 이용하는 경우, 메모리셀의 미세화에 수반하여, 이하와 같은 문제가 발생한다. 즉, 메모리셀의 미세화가 진행됨에 따라, 1개의 블록의 열 방향의 사이즈(소스 확산층 및 드레인 확산층)의 길이 가 짧아진다. CMOS 인버터 구성의 서브 디코더에서는, 트랜지스터의 소스 전위는 웰 전위와 공통이고, NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서 공통된 소스 전압이 공급된다. 따라서, 인접 서브 디코더 소자 사이에서는, N채널 MOS 트랜지스터 및 P채널 MOS 트랜지스터 각각에 대하여, 소스 영역을 공유할 수 있어, 공통된 활성 영역 내에 2개의 서브 디코더 소자의 트랜지스터를 배치할 수 있다. 그러나, 드레인 영역은, 인접 서브 디코더 소자 각각에서 서로 다른 워드선에 접속되기 때문에, 활성 영역은, 2개의 서브 디코더 소자 단위로 분할할 필요가 발생한다. 이 때문에, 인접하는 활성 영역 사이에 분리 영역을 형성할 필요가 있어, 서브 디코더의 레이아웃의 축소가, 메모리셀의 미세화에 전부 추종할 수 없다고 하는 문제가 발생한다.

플래시 메모리에서, 어시스트 게이트를 이용하는 메모리셀 구성의 일례가, 문헌 2(일본 특허 공개 공보 제2001-028428호)에 기재되어 있다. 이 문헌 2에서는, 메모리 어레이가 블록으로 분할되어, 블록 단위로 메모리셀의 데이터의 기입/소거/판독이 행해진다. 워드선을 구동하는 서브 디코더는, CMOS 구성으로서, 게이트 신호와 블록 선택 신호에 따라 워드선을 구동한다. 따라서, 이 문헌 2에서도, 서브 디코더의 레이아웃의 문제가 발생한다.

이 문제를 해결하는 방법으로서, 문헌 1에서는, 서브 디코더의 소자를 모두 N채널 MOS 트랜지스터로 구성하는 방법이 제시된다. 이 서브 디코더 소자를 모두 N채널 MOS 트랜지스터로 구성한 경우, 2개의 MOS 트랜지스터 단위로 확산층(활성 영역)을 분할할 필요가 없어져, 보다 많은 수의 MOS 트랜지스터에 대하여 공통된 활성 영역을 형성할 수 있다. 또한, 트랜지스터는, 모두 N채널 MOS 트랜지스터로서, 웰 분리를 행하는 영역이 필요없어져, 서브 디코더의 레이아웃 면적을 저감하는 것이 가능하다.

그러나, 플래시 메모리에서는, 메모리셀이, 플로팅 게이트를 갖는 적층 게이트형 트랜지스터로 구성된다. 메모리셀에 데이터를 기입하는(플로팅 게이트에 전자를 주입하는) 경우, 예를 들면 17V라고 하는 높은 전압을, N채널 MOS 트랜지스터를 통하여 워드선에 인가할 필요가 있다. 이 경우, N채널 MOS 트랜지스터의 임계값 전압 손실을 고려하여, N채널 MOS 트랜지스터의 게이트에는, 예를 들면 20V 정도의, 워드선 전압보다도 높은 전압이 필요해져, MOS 트랜지스터의 내압 이상의 전압이 인가되어, 소자 파괴가 발생할 가능성이 있다. 또한, 이와 같은 고전압을 발생시키기 위하여 내부 전원 회로의 면적이, 예를 들면 차지 펌프 회로를 이용하여 고전압을 발생하는 경우, 그 차지 펌프 단수를 증대시킬 필요가 있어, 따라서 회로의 면적이 증대한다.

MOS 트랜지스터로서, 게이트 절연막이 두꺼운 고내압 트랜지스터를 이용함으로써, 소자 파괴의 문제는 해결하는 것이 가능하다. 그러나, 고전압을 인가한 경우, 분리 영역에서의 기생 MOS가 생성되고, 이 기생 MOS를 통하여 리크 전류가 발생하여, 소비 전력의 증대가 발생한다. 또한, 분리 영역의 절연 파괴가 발생할 가능성이 있다고 하는 문제가 발생한다.

이 서브 디코더의 기생 MOS에 의한 리크 전류를 방지하는 것을 도모하는 구성이, 문헌 3(일본 특허 공개 공보 제2005-243211호)에 기재되어 있다. 이 문헌 3 에 기재되는 구성에서는, NAND형 플래시 메모리에서, 메모리셀 웰 영역에 고전압이 인가되는 소거 동작 모드 시, 이 X 디코더의 웰 영역에, 리크 전류 방지용의 음의 전압을 인가한다. 소거 동작 시, 선택 블록의 X 디코더의 고전압 트랜지스터의 게이트에, 예를 들면 4.5V의 전원 전압 Vcc가 인가된다. 또한, 이 전원 전압보다도, 고전압 트랜지스터의 임계값 전압분 낮은 전압을, 메모리셀 스트링을 선택하는 트랜지스터의 게이트에 인가하여 오프 상태로 유지하고, 선택 메모리셀 블록의 접지선(소스선)과 스트링선(드레인)을 플로팅 상태로 설정한다. 메모리셀 어레이의 웰 전위는, 소거 시에는 20V 정도의 고전압으로 설정된다. 한편, 비선택 메모리 블록에서는, 고전압 트랜지스터의 게이트에, 접지 전압을 인가하고, 마찬가지로, 웰 전위도, 음의 전압으로 설정하고, 워드선, 스트링선 및 접지선을 플로팅 상태로 유지한다. 이에 의해, 비선택 메모리셀 블록에서, X 디코더의 고전압 트랜지스터에 의한 리크 전류를 저감한다. 즉, 비선택 메모리 블록에서, 워드선을 플로팅 상태로 유지함으로써, X 디코더의 고전압 트랜지스터에서의 리크 전류에 의해 워드선 전압이 저하하여, 어레이 웰 전압에 의해 비선택 메모리셀이 소거 디스터번스를 받는 것을 방지한다.

또한, X 디코더의 워드선 구동 전압을 전달하는 트랜스퍼 게이트 트랜지스터 사이의 리크 전류를 억제하는 것을 도모하는 구성이 문헌 4(일본 특허 공개 공보 제2004-185660호)에 기재되어 있다. 이 문헌 4에 기재되는 구성에서는, NAND형 플래시 메모리의 X 디코더에서, 고전압을 전달하는 트랜스퍼 게이트 트랜지스터의 배치를 연구하여, 접지 전압, 프로그램 전압 및 패스 전압이 각각 인가되는 트랜스퍼 게이트 트랜지스터가 인접하여 배치되는 상태가 발생하는 것을 회피한다. 이에 의해, 인접 트랜스퍼 게이트 사이에서, 접지 전압, 패스 전압 및 프로그램 전압보다도 높은 온 전압이 인가되는 기생 MOS 트랜지스터가 형성되는 것을 방지하여, 이 소자 분리 절연막에서의 채널 리크가 발생하는 것을 억제하는 것을 도모한다.

문헌 1에서는, N채널형 트랜지스터의 2의 트랜지스터의 소스 전위 중 낮은 쪽의 소스 전압과 웰 전위를 동일하게 함으로써, 서브 디코더 소자의 N채널 MOS 트랜지스터를 공유 활성 영역 내에 형성하고, 소자 분리 영역을 배치하는 것을 억제하여, 칩 면적을 저감하고, 또한 고속 동작을 실현하는 것을 도모한다.

그러나, 이 문헌 1에 기재되는 구성에서도, 기입 시에 고전압이 이용되기 때문에, 서브 디코더부에서 기생 MOS를 통한 리크 전류가 발생하여, 소비 전류가 증대하고, 또한 메모리 특성이 열화한다. 따라서, 기생 MOS를 통한 리크 전류를 억제하기 위하여, 분리 영역 단부 및 분리 영역 단부 사이의 거리 및 분리 영역과 게이트 전극 단부 사이의 거리를 크게 한 경우, 서브 디코더의 레이아웃 면적이 커져, 미세화가 곤란해진다. 이 문헌 1에서는, 셀 미세화에 추종하는 서브 디코더의 레이아웃에 대해서는 고려하지 않고 있다.

문헌 2에 기재되는 구성에서는, 어시스트 게이트를 이용하여 셀 분리용 절연막 영역을 없애는 것이 행해지고 있다. 그러나, 이 문헌 2는, 서브 디코더 소자로서는, CMOS 인버터를 이용하고 있고, 서브 디코더의 레이아웃 면적의 저감에 대해서는, 고려하지 않고 있다. 또한, 디코더 구성으로서 계층 구조가 이용되고 있지만, 메모리 블록에서 공통된 소스 신호가, 서브 디코더 소자에 공급되고, 게이트 신호에 의해 워드선이 선택되어 있다. 서브 디코더 소자 개개에 소스 신호가 인가되는 디코더 구성에서, 고전압에 의한 기생 MOS의 문제에 대해서는, 또한, 아무것도 고려하고 있지 않다.

문헌 3에 기재되는 구성에서는, X 디코더의 웰 전위를 소거 시 변경하고, 비선택 블록의 워드선을 플로팅 상태로 유지함으로써, X 디코더의 고전압 트랜지스터에 리크 전류가 발생하는 문제를 회피한다. 그러나, 이 문헌 3에 기재되는 구성에서는, 모든 블록의 X 디코더 공통으로 웰 전위를 조정하고 있다. 따라서, 웰 전위 발생부의 부하가 커져, 고속으로 웰 전위를 변화시키는 것이 곤란해진다. 또한, 문헌 3은, 비선택 워드선에 대한 리크 전류를 고찰 대상으로 하고 있고, 서브 디코더 소자 사이 분리 영역의 고전압에 의한 기생 MOS를 통한 리크 전류 및 분리 영역의 내압에 대해서는 고려하고 있지 않다.

또한, 이 문헌 3에 기재되는 구성에서는, 고전압 트랜지스터를 이용하는 트랜스퍼 게이트형 디코더의 구성이 고려되어 있을 뿐이고, CMOS 인버터 등의 워드선 드라이버를 갖는 디코더 구성에 대해서는 아무것도 검토하고 있지 않다.

문헌 4는, NAND형 플래시 메모리의 X 디코더를 대상으로 하고, 인접 트랜스퍼 게이트 사이의 기생 MOS에 의한 리크 전류의 발생을 회피하는 것을 도모한다. 기생 MOS가 형성되는 경우에도, 버퍼 게이트 바이어스 효과에 의해 그 리크 전류가 저감되도록 하는 전압이 기생 MOS에 인가되도록, 디코더의 트랜스퍼 게이트의 배치를 조정한다. 또한, 패스 전압을 전달하는 선택 게이트의 전압을 프로그램 고전압보다도 낮게 하고, 패스 전압과 접지 전압이 기생 MOS의 드레인 및 소스에 인가되 는 경우에도, 소자 내압이 유지되는 것을 도모한다.

그러나, 이 문헌 4에서는, 문헌 3과 마찬가지로, CMOS 인버터 등의 워드선 드라이버부를 갖는 디코더의 구성에 대해서는 아무것도 고려하고 있지 않다. 또한, 트랜스퍼 게이트의 게이트 전극 사이 및 분리 영역 사이 거리에 의한 분리 특성의 열화의 문제에 대해서는 아무것도 고려하고 있지 않다. 또한, 트랜스퍼 게이트 자체에서의 활성 영역 단부와 게이트 전극 사이의 내압 특성에 대해서도 아무것도 고려하고 있지 않다. 또한, 서브 디코더 소자의 미세화에 대해서는 고려하고 있지 않다.

본 발명의 목적은, 기생 MOS 리크 전류를 증대시키지 않고, 서브 디코더 소자의 트랜지스터를 미세화할 수 있는 X 디코더부를 포함하는 불휘발성 반도체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은, 내압 특성을 열화시키지 않고 셀의 미세화에 추종하여 미세화할 수 있는 서브 디코더 회로를 포함하는 불휘발성 반도체 기억 장치를 제공하는 것이다.

본 발명에 따른 불휘발성 반도체 기억 장치는, 행렬 형상으로 배열되는 복수의 메모리셀을 갖는 메모리셀 어레이와, 각 메모리셀 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리셀이 접속되는 복수의 워드선과, 각 워드선에 대응하여 배치되는 서브 디코더 소자를 포함하고, 소스 신호의 조 및 게이트 신호의 조에 따 라 워드선의 전압을 설정하는 서브 디코드 회로와, 어드레스 신호에 따라 소스 신호를 생성하는 블록 디코드 회로와, 어드레스 신호에 따라 게이트 신호를 생성하는 게이트 디코드 회로를 포함한다. 서브 디코더 소자 각각은, 각각이, 게이트, 소스 및 드레인을 갖는 동일 도전형의 제1 및 제2 트랜지스터를 포함한다. 이들 제1 및 제2 트랜지스터의 게이트에, 각각, 게이트 디코드 회로로부터의 제1 및 제2 게이트 신호가 공급되고, 제1 및 제2 트랜지스터의 소스에, 각각, 블록 디코드 회로로부터의 제1 및 제2 소스 신호가 공급되고, 이들 제1 및 제2 트랜지스터의 드레인이 공통으로 대응하는 워드선에 결합된다.

본 발명에 따른 불휘발성 반도체 기억 장치는, 또한, 서브 디코더 회로가 형성되는 기판 영역의 전위를 제1 및 제2 트랜지스터의 소스 신호와 별개로 설정하는 기판 전위 설정 회로를 포함한다.

본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련되어 이해되는 본 발명에 관한 다음 상세한 설명으로부터 분명해질 것이다.

[실시예 1]

도 1은, 본 발명의 실시예 1에 따른 불휘발성 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면이다. 도 1에서는, 2개의 메모리 블록 #0 및 #1을 대표적으로 도시한다. 이 블록의 수는 임의이고, 많은 블록이 더 형성되어도 된다. 메모리 블록 #0은, 메모리셀(도시하지 않음)이 행렬 형상으로 배열되는 메모리 서브 어레이(1a)를 포함한다. 이 메모리 서브 어레이(1a)에서, 메모리셀 행에 대응하여 워드선 W00-W0m이 배치되고, 또한, 워드선과 직교하는 방향으로, 이후 에 설명하는 확산층에서 형성되는 로컬 소스선 및 로컬 비트선이 배치된다.

이 메모리 블록 #0은, 또한, 블록 어드레스 신호 및 워드선 어드레스 신호 AB에 따라 메모리 서브 어레이(1a)를 선택 상태로 하고 또한 이 메모리 서브 어레이(1a)에서의 선택 워드선에 전달되는 전압을 생성함과 함께 어시스트 게이트를 활성화하는 신호를 생성하는 블록/어시스트 게이트 디코더(4a)와, 워드선 어드레스 신호 AW에 따라 메모리 블록 #0 및 #1에 공통으로, 워드선(군)을 선택하는 게이트 신호 G0H-GmH 및 G0L-GmL을 생성하는 게이트 디코더(5a)와, 이 게이트 디코더(5a)의 출력 신호와 블록 어시스트 게이트 디코더(4a)의 출력 신호에 따라, 워드선의 전압 레벨을 설정하는 서브 디코더(6ae 및 6ao)를 포함한다.

서브 디코더(6ae 및 6ao)는, 메모리 서브 어레이(1a)의 워드선 연장 방향에 대해서 양측에 대향하여 배치되고, 서브 디코더(6ae)가, 짝수 워드선(W00, … W0m-1)을 구동하고, 서브 디코더(6ao)가, 홀수 워드선(W01, …W0m)을 구동한다. 메모리 서브 어레이(1a)의 양측에 대향하여 서브 디코더(6ae 및 6ao)를 배치함으로써, 서브 디코더에 워드선에 대응하여 배치되는 서브 디코더 소자의 열 방향(비트선 연장 방향)의 피치 조건을 완화한다.

블록/어시스트 게이트 디코더(4a)는, 메모리 블록 #0이 선택되었을 때에, 디코드 동작을 행하고, 어시스트 게이트 신호 AG0E 및 AG0O를 선택적으로 활성화함과 함께, 하이측 소스 신호 B00H-B0mH 및 로우측 소스 신호 B00L-B0mL을 생성한다.

메모리셀은, 어시스트 게이트를 가지고 있고, 이 어시스트 게이트 신호 AG0E 및 AG0O에 따라, 어시스트 게이트 하부에 채널이 선택적으로 형성된다. 어시스트 게이트에 대해서는, 후에 상세히 설명한다.

서브 디코더(6ae 및 6ao)는, 이들 게이트 디코더(5a) 및 블록 어시스트 게이트 디코더(4a)로부터의 소스 신호의 조합에 따라, 워드선에 선택 전압 또는 비선택전압을 전달한다. 하이측 소스 신호 B00H-B0mH는, 선택 워드선에 양 또는 음의 고전압을 공급하기 위한 신호이고, 로우측 소스 신호 B00L-B0mL은, 비선택 워드선에 저전압을 공급하기 위한 신호이다.

메모리 블록 #0에서, 또한, 블록 어드레스 신호에 따라, 서브 디코더(6ae 및 6ao)에 포함되는 서브 디코더 소자의 웰 전위 WELL0를 설정하는 웰 디코더(기판 전위 설정 회로)(7a)가 형성된다. 이 웰 디코더(7a)로부터의 웰 전위, WELL0에 의해, 서브 디코더(6ae 및 6ao)의 웰 전위를 조정하고, 이 서브 디코더 소자가 NMOS로 구성될 때, 그 소스 전위보다도 낮은 전압 레벨로 웰 전위를 설정하고, 백 게이트 효과에 의해 기생 MOS의 발생을 억제한다.

메모리 블록 #0에서, 또한, 블록 어시스트 게이트 디코더(4a)로부터의 소스측 블록 선택 신호 ST0ES 및 ST0OS에 따라, 메모리 서브 어레이(1a)의 로컬 소스선을 글로벌 비트선 DL0, DL1 및 DL2에 결합하는 소스측 블록 선택 회로(2a)와, 블록 어시스트 게이트 디코더(4a)로부터의 드레인측 블록 선택 신호 ST0ED 및 ST0OD에 따라, 메모리 서브 어레이(1a)의 로컬 비트선(드레인선)을 글로벌 비트선 DL0-DL2에 결합하는 드레인측 블록 선택 회로(3a)가 형성된다.

또한, 메모리 블록 #1에서도, 기판 전위 설정 회로로서, 웰 디코더(7b)가 형성되어 있고, 서브 디코더(6be 및 6bo)의 웰 전위를 동작 모드에 따라 소스 전위보 다도 낮은 전압 레벨로 설정한다(서브 디코더 소자가 NMOS 트랜지스터로 구성되는 경우).

글로벌 비트선 DL0, DL1, DL2는 메모리 블록 #0 및 #1에 공통으로 열 방향으로 연장하는 금속 배선으로 구성되고, 그 단부에 배치되는 센스 앰프 SA0, SA1 및 SA2에 의해, 데이터의 판독이 행해진다.

또한, 이들 메모리 블록 #0 및 #1에 공통으로, 금속 배선으로 구성되는 글로벌 소스선 SL0이 형성된다. 이 글로벌 소스선 SL0이, 소스측 블록 선택 회로(2a)에 결합되고, 소스측 블록 선택 회로(2a)에 의해, 메모리 서브 어레이(1a)의 선택열의 로컬 소스선에 결합된다.

메모리 블록 #1에서도, 메모리 블록 #0과 마찬가지의 구성이 형성되고, 메모리 서브 어레이(1b), 블록 어시스트 게이트 디코더(4b), 소스측 블록 선택 회로(2b), 드레인측 블록 선택 회로(3b), 서브 디코더(6be 및 6bo), 및 웰 디코더(7b)가 형성된다.

이들 메모리 블록 #0 및 #1 중 한 쪽이, 블록 선택 신호에 기초하여 선택되고, 공통 소스선 SL0 및 글로벌 비트선 DL0-DL2에 결합되어, 선택 메모리 블록에서 메모리셀의 선택 동작 및 데이터의 기입, 소거 및 판독이 행해지고, 비선택 메모리 블록은, 스탠바이 상태를 유지한다.

글로벌 비트선 DL0, DL1 및 DL2는, 2개의 확산층(소스 확산층 및 드레인 확산층), 즉 로컬 비트선 및 로컬 소스선의 조에 대하여 1개 형성된다. 따라서, 글로벌 비트선은, 2개의 로컬 비트선에 대하여 1개 배치될 뿐이고, 글로벌 비트선의 배선 피치는, 각 비트선에 대응하여 형성하는 경우에 비하여 2배로 완화할 수 있어, 메모리셀의 미세화에 대응하는 것이 가능하게 된다.

도 2는, 도 1에 도시하는 불휘발성 반도체 기억 장치의 주요부의 구성을 보다 상세히 도시하는 도면이다. 이 도 2에서는, 메모리 블록 #0의 서브 디코더(6ae 및 6ao)와 메모리 서브 어레이(1a)와 블록 선택 회로(2a 및 3a)의 구성을 도시하고, 메모리 블록 #1의 구성은, 마찬가지로 공급되는 제어 신호를 제외하고 동일한 구성으로서, 그 일부의 구성을 도시한다.

도 2에서, 메모리 서브 어레이(1a)에서, 메모리셀 C가 행렬 형상으로 배열된다. 메모리셀 C의 각 행에 대응하여 워드선 W00-W0m이 배치된다. 메모리셀 열에서, 인접 열의 메모리셀에 공유되도록, 확산층 배선 S00-S02 및 D00-D02가 교대로 배치된다. 이 인접 메모리셀 열에 의해 확산층 배선이 공유되기 때문에, 메모리셀은, 소위 가상 접지형 메모리셀 구조로서, 배선 S00-S02 및 D00-D02 중 어느 하나가 로컬 소스선으로서 이용되고, 또한 로컬 비트선으로서 이용되거나, 선택되는 메모리셀의 위치에 따라 적당히 정해진다. 여기서는, 도면의 편의상, 부호 S00-S02가 나타내는 확산층을 소스 확산층이라 칭하고, 부호 D00-D02로 나타내는 확산층을, 드레인 확산층이라 칭한다.

이 메모리셀 열 각각에 대응하여, 어시스트 게이트선 AGL0-AGL4가 배치된다. 어시스트 게이트선 AGL0, AGL2 및 AGL4에는, 어시스트 게이트 신호 AG0E가 공급되고, 어시스트 게이트선 AGL1 및 AGL3에는, 어시스트 게이트 신호 AG0O가 공급된다. 이들 어시스트 게이트선 AGL0-AGL4…는, 각각, 선택 시, 그 하층의 반도체 기판 영 역 표면에 채널을 형성한다.

소스측 블록 선택 회로(2a)는, 소스 확산층 배선 S00-S02 각각에 대응하여 형성되고, 블록 선택 신호 ST0ES에 응답하여 도통하고, 도통 시, 대응하는 소스 확산층 배선 S00-S02를 공통 소스선 SL0에 접속하는 블록 선택 트랜지스터 QS0-QS2와, 드레인 확산층 배선 D00-D02 각각에 대하여 형성되고, 소스측 블록 선택 신호 ST0OS에 따라 선택적으로 도통하고, 도통 시, 대응하는 드레인 확산층 배선 D00-D02를 공통 소스선 SL0에 접속하는 블록 선택 트랜지스터 QD0-QD2를 포함한다.

드레인측 블록 선택 회로(3a)는, 드레인 확산층 배선 D00-D02 각각에 대응하여 형성되고, 드레인측 블록 선택 신호 ST0ED에 따라 선택적으로 도통하고, 도통 시 대응하는 드레인 배선 D00-D02를 글로벌 비트선 DL0-DL2에 컨택트 CNT를 통하여 결합하는 드레인측 블록 선택 트랜지스터 TD0-TD2와, 소스 배선 S00-S02 각각에 대응하여 형성되고, 드레인측 블록 선택 신호 ST0OD에 따라 선택적으로 도통하고, 도통 시 대응하는 소스 배선 S00-S02를 컨택트 CNT를 통하여 글로벌 비트선 DL0-DL2에 결합하는 블록 선택 트랜지스터 TS0-TS2를 포함한다.

메모리 블록 #0의 선택 시, 공통 소스선 SL0에 접속되는 확산층 배선이 로컬 소스선으로 되고, 글로벌 비트선 DL0-DL2에 접속되는 확산층 배선이, 로컬 비트선으로서 작용한다.

서브 디코더(6ae)는, 짝수 워드선 W00, …W0m-1 각각에 대하여 형성되는 서브 디코더 소자 SD0, …SDm-1을 포함하고, 서브 디코더(6ao)는, 홀수 워드선 W01,…W0m 각각에 대응하여 형성되는 서브 디코더 소자 SD1,…SDm을 포함한다.

이들 서브 디코더 소자 SD0-SDm은, 각각, 2개의 N채널 MOS 트랜지스터 N1 및 N2를 포함한다. 이들 MOS 트랜지스터 N1 및 N2는, 단일 게이트 절연막 막 두께의 고전압 트랜지스터로 구성되고, 고전압 인가 시의 내압이 보증된다. 이 MOS 트랜지스터 N1 및 N2는, 예를 들면 게이트 전극이, 메모리셀의 컨트롤 게이트 제조 공정과 동일 공정으로 작성되고, 게이트 절연막이 두껍게 된다.

서브 디코더 소자 SDi(i=0-m)에서, 하이측 소스 신호 B0iH가 제1 N채널 MOS 트랜지스터 N1의 소스측에 공급되고, 또한, 로우측 소스 신호 B0iL이, 제2 N채널MOS 트랜지스터 N2의 소스측에 공급된다. 제1 및 제2 N채널 MOS 트랜지스터의 드레인 노드가 공통으로 대응하는 워드선 W0i에 결합된다. 제1 및 제2 N채널 MOS 트랜지스터 N1 및 N2의 게이트에는, 하이측 게이트 신호 GiH 및 로우측 게이트 신호 GiL이 각각 공급된다.

또한, N채널 MOS 트랜지스터에서는, 2개의 불순물 영역(노드) 중, 통상적으로, 높은 전압이 인가되는 불순물 영역(노드)이 드레인, 낮은 전압이 인가되는 불순물 영역(노드)이 소스로서 작용한다. 그러나, 여기서는, 소스 신호가 인가되는 불순물 영역(노드)을 소스라고 칭한다.

게이트 신호 GiH 및 GiL은, 메모리 서브 어레이 내에서 워드선을 선택하기 위한 신호로서, 어드레스 버퍼로부터 공급되는 워드선 어드레스 신호(AW)에 따라 생성된다.

전술한 바와 같이, 소스 신호 B0iH는, 워드선에 양 또는 음의 고전위를 공급하기 위한 소스 신호이고, 또한 로우측 소스 신호 B0iL은, 워드선에 저전위를 공급 하기 위한 신호이다.

메모리 블록 #1에서도, 이 메모리 블록 #0과 마찬가지의 구성이 형성된다. 도 2에서는, 메모리 블록 #1에서는, 드레인측 블록 선택 회로(3b)에 공급되는 블록 선택 신호 ST1ED 및 ST1OD와, 하이측 소스 신호 B11H 및 B10H를 대표적으로 도시한다. 이들 하이측 소스 신호 B10H 및 B11H는, 각각, 서브 디코더(6be 및 6bo)에 포함되는 서브 디코더 소자 SD0 및 SD1의 제1 N채널 MOS 트랜지스터 N1의 소스에 공급된다.

블록 어시스트 게이트 디코더(4b)(도 1 참조)의 출력 신호에 따라, 블록의 선택 및 로컬 비트선 및 로컬 소스선과 글로벌 비트선 및 공통 소스선과의 접속이 행해진다.

도 3은, 메모리셀의 전기적 등가 회로를 도시하는 도면이다. 이 메모리 블록 #0 및 #1에서의 메모리셀의 구성은 동일하고, 도 3에서는, 워드선 WLi를 도시하고, 워드선 WLi는, 메모리 블록 #0 또는 #1에 포함되는 워드선 W0i 또는 W1i에 대응하는 것으로서 이용한다.

워드선 WLi에 대하여, 1행의 메모리셀의 컨트롤 게이트가 접속된다. 도 3에서는, 4개의 메모리셀 C0-C3을 대표적으로 도시한다. 메모리셀 C0은, 소스선(소스 확산층 배선) S0 및 드레인선(드레인 확산층 배선) D0의 사이에 접속되고, 메모리셀 C1이, 드레인선 D0와 소스선 S1 사이에 접속되고, 메모리셀 C2가, 소스선 S1과 드레인선 D1 사이에 접속된다. 메모리셀 C3이, 드레인선 D1과 소스선 S2 사이에 접속된다. 메모리셀 사이의 배선은, 행 방향(워드선 연장 방향)에서 인접하는 메 모리셀에 의해 공유된다.

메모리셀 C0―C3 각각에 대응하여 어시스트 게이트선 AGL0-AGL3이 형성되고, 어시스트 게이트 신호 AGE 및 AGO가 교대로 공급된다. 메모리셀 C0-C3은, 따라서, 플로팅 게이트, 소스/드레인 확산(불순물) 영역을 갖는 적층 게이트형 트랜지스터와, 어시스트 게이트선을 제어 전극으로 하는 단층 게이트 MOS 트랜지스터가 직렬로 접속된 구성과 등가이다.

도 4는, 도 3에 도시하는 메모리셀 C0-C2의 워드선 WL 방향을 따라 취한 단면 구조의 일례를 개략적으로 도시하는 도면이다. 도 4에서, 반도체 기판 영역(웰영역)(10)의 표면에, 확산층(11a, 11b, 11c 및 11d)이 사이를 두고 형성된다. 이들 확산층(11a-11d)은, 교대로 배치되는 소스 확산층 배선 S(S0, S1) 및 드레인 확산층 배선 D(D0, D1)로서 작용한다.

인접하는 확산층 사이에 어시스트 게이트선 AGL을 구성하는 도전선과, 플로팅 게이트 FG를 구성하는 도전층이 배치된다. 도 4에서는 확산층(11a 및 11b) 사이에, 어시스트 게이트선 AGL0을 구성하는 도전선(12a) 및 플로팅 게이트 FG를 구성하는 도전층(13a)이 배치되고, 확산층(11b 및 11c) 사이에, 어시스트 게이트선 AGL1을 구성하는 도전선(12b) 및 플로팅 게이트 FG를 구성하는 도전층(13b)이 배치된다. 확산층(11c 및 11d) 사이에, 어시스트 게이트선 AGL2를 구성하는 도전선(12c) 및 플로팅 게이트 FG를 구성하는 도전층(13c)이 배치된다.

이들 확산층(11a-11c)과 어시스트 게이트선 AGL을 구성하는 도전선(12a-12c)은, 열 방향으로 연속적으로 1개의 메모리 블록 내에 연장하도록 배치된다. 한편, 플로팅 게이트 FG를 구성하는 도전층은, 1개의 메모리셀의 영역 내에서만 배치된다. 이들 도전선(12a-12c) 및 도전층(13a-13c) 상층에, 워드선 WL을 구성하는 도전 배선(14)이 배치된다. 이 워드선 WL을 구성하는 도전층(14)이, 메모리셀의 플로팅 게이트 FG와의 교차부에서 컨트롤 게이트(CG)를 구성한다.

반도체 기판 영역(10)이 P형 반도체 기판 영역이고, 확산층(11a-11d)이, N형 확산층인 경우, 어시스트 게이트선 AGL(도전선(12a-12c))에서, 양의 전압이 인가된 경우, 그 어시스트 게이트선 바로 아래의 기판 영역 표면에, 채널이 형성된다. 이 상태에서는, 플로팅 게이트 FG의 축적 전하량에 따라, 메모리셀에서 드레인 확산층D와 소스 확산층 S 사이에, 전류가 흐르는 경로가 형성된다. 어시스트 게이트선 AGL이, 예를 들면 접지 전압 이하의 레벨로 설정된 경우, 그 하부에는, 채널은 형성되지 않아, 전류 경로는 형성되지 않는다. 이에 의해, 드레인 영역 또는 소스 영역이, 인접 메모리셀에서 공유되는 경우에도, 인접 메모리셀 사이에서의 데이터의 충돌은 방지된다.

또한, 도 4에 도시하는 어시스트 게이트형 메모리셀 구조는 단순한 일례로서, 별도의 어시스트 게이트형 메모리셀 구조가 이용되어도 된다.

다음으로, 동작에 대해서, 도 2 내지 도 5를 참조하여 설명한다.

(1) 기입 동작:

기입 동작은, 핫 일렉트론을, 플로팅 게이트(FG)에 주입함으로써 행해진다. 도 3에 도시하는 메모리셀의 배치에서, 메모리셀 C0 및 C2에 기입을 행하는 경우의 인가 전압을, 도 5에 도시한다.

도 5에서, 선택 워드선 WLi에 대응하는 서브 디코더 소자 SDi에서, 하이측 소스 신호 BiH가 16V로 설정되고, 로우측 소스 신호 BiL이 접지 전압(0V)으로 설정된다. 하이측 게이트 신호 GiH가 21V로 설정되고, 로우측 게이트 신호 GiL이 -1V로 설정된다. 하이측 게이트 신호 GiH가 21V로 설정되어 있지만, 고전압 트랜지스터 N1, N2의 임계값 전압을 고려하여, 16V가 선택 워드선에 전달되는 전압 레벨로 설정되면 된다. 따라서, 이 하이측 게이트 신호 GiH는, 20V이어도 된다.

웰 전위 WELL은, 이 로우측 소스 전위보다도 낮은 전압 레벨로 설정되고, 여기서는, -1.5V로 설정된다. 이 웰 전위 WELL은, 저전위의 소스 신호보다도 낮은 전압 레벨이면, 기생 MOS의 억제 효과는 있어, 서브 디코더 소자의 트랜지스터 N1, N2의 동작 속도 및 전류 구동력 등을 고려하여 적절한 값으로 설정된다. 또한, 어시스트 게이트 신호 AGE가 2V로 설정되고, 어시스트 게이트 신호 AGO가, 접지 전압(0V)으로 설정된다. 또한, 블록 선택 회로에 대한 선택 신호의 선택 상태를 10V로 하고, 비선택 상태를 접지 전압 0V로 한다.

선택 워드선 WLi가, 서브 디코더 소자 SDi의 제1 MOS 트랜지스터 N1에 의해, 하이측 소스 신호 BiH가 전달되고, 그 전압 레벨은 16V로 된다.

글로벌 비트선 DL0-DL2에 5V를 전달하고, 공통 소스선 SL0에 0V를 설정한다. 블록 선택 회로(2(2a, 2b) 및 3(3a, 3b))에 의해 글로벌 비트선과 로컬 비트선과의 접속 및 공통 소스선과 로컬 소스선과의 접속이 행해지고(블록 선택 신호 STED, STES는, 선택 상태가 10V로 설정되고, 비선택 상태가 0V로 설정됨), 선택 메모리셀에 대한 소스 확산층 배선 S0 및 S1에 0V가 전달되고, 드레인 확산층 배선 DO 및 D1에 5V가 전달된다.

이 상태에서는, 메모리셀 C0 및 C2에서, 어시스트 게이트선 AGL0 및 AGL2 하부에 채널이 형성되고, 소스 확산층 배선 및 드레인 확산층 배선 사이에 전류가 흐르는 경로가 형성된다. 이에 의해, 메모리셀 C0 및 C2에서, 소스측으로부터 유입한 전자 e-가, 드레인 고전계에 의해 핫 일렉트론으로 되고, 워드선 WLi 상의 고전압에 의해 생성되는 전계에 의해 가속되어 플로팅 게이트에 주입된다. 한편, 메모리셀 C1 및 C2에서는, 어시스트 게이트선 AGL1 및 AGL3 하부에는, 반전층은 형성되지 않아, 전류 경로는 형성되지 않는다. 따라서, 메모리셀 C1 및 C2에서는, 채널 전류는 흐르지 않고, 따라서, 핫 일렉트론도 생성되지 않아, 기입은 행해지지 않는다.

워드선 WLi가 비선택 상태일 때는, 하이측 소스 신호 BiH가 -1V로 설정되고, 따라서, 제1 N채널 MOS 트랜지스터 N1에 의해 -1V로 유지된다. 제2 MOS 트랜지스터는, 대응하는 워드선의 선택/비선택에 관계없이 오프 상태로 유지된다. 이 비선택 워드선을 -1V의 음의 전압 상태로 설정하는 것은, 이하의 이유에 의한다. 비선택 행 또한 선택 열의 메모리셀에서는, 어시스트 게이트선에 의해 채널이 형성되고, 또한 드레인 확산층 및 소스 확산층 사이에 5V의 전압차가 발생한다. 이 상태에서는, 플로팅 게이트의 축적 전하량에 관계없이, 비선택 워드선 전압에 의해, 플로팅 게이트 하부에 채널이 형성되는 것을 방지하고, 따라서, 채널 전류가 흐르는 것을 방지하여, 오기입이 발생하는 것을 방지한다.

또한, 이 웰 전위 WELL을 저전위의 소스 전압 -1.0V보다 낮은 전압 레벨의 -1.5V로 설정함으로써, 서브 디코더 소자 사이의 분리 영역(필드 절연막) 하부에, 기생 MOS가 형성되는 것이 억제되어, 리크 전류가 흐르는 것을 방지할 수 있어, 분리간 리크를 억제할 수 있다. 웰 전압 WELL은 여기서는 -1.5V로 설정되지만, 소스 전위보다도 1V 낮은 전압 레벨의 ―2.0V 내지 -2.5V의 전압 레벨로 설정되어도 된다. 보다 효과적으로 기생 MOS가 억제된다. 이 웰 전압은, 트랜지스터의 임계값전압과 기생 MOS의 억제 효과와의 균형에 의해 적절한 전압 레벨로 설정된다.

또한, 도 2에서 메모리 블록 #0이 선택 상태이고, 메모리 블록 #1이 비선택 상태인 경우에는, 블록 선택 회로(3b)는 비도통 상태이고, 소스 확산 배선 및 드레인 확산 배선은, 모두 플로팅 상태로 유지된다. 또한, 비선택 메모리 블록에서는, 하이측 소스 신호 B1iH가 -1V이고, 모두 워드선은 비선택 상태의 -1V로 유지된다(게이트 신호는, 메모리 블록 #0 및 #1에 공통으로 공급됨).

이 경우, 비선택 메모리 블록에서 웰 전압은, 낮은 쪽의 전위의 소스 전압(-1V)과 동일 전압 레벨로 설정되거나 또는 그것보다도 낮은 전압 레벨, 예를 들면, -1.5V로 설정된다. 이 경우, 비선택 메모리 블록에서는, 고전압은 인가되지 않기 때문에, 웰 전위는, 서브 디코더 회로의 저전위의 소스 전위와 동일 전압 레벨이어도 된다.

도 5에서는, 메모리 블록 #0에서, 메모리셀 C00, C02가 선택될 때의 소스 신호 및 게이트 신호의 전압 레벨을 도시한다. 선택 메모셀 C00 및 C02에 대한 소스 신호 B00H 및 B00L은, 각각, 16V 및 0V이다.

서브 디코더 회로에서, 블록 단위로 웰 전위를 소스 전위와 독립적으로 설정 함으로써, 웰 전위를, 저전위의 소스 전위보다도 낮은 전압 레벨로 설정할 수 있어, 선택 메모리 블록에서, 분리 영역 하부에 기생 MOS가 생성되는 것을 억제한다. 비선택 메모리 블록에서는, 고전압은 인가되지 않기 때문에, 서브 디코더 소자의 소스 전위와 동일 전압 레벨로 웰 전위가 설정되어 있어도, 기생 MOS는 생성되지 않기 때문에, 특별히 문제는 발생하지 않는다. 단, 웰 전위를 깊은 바이어스 상태로 함으로써, 제2 MOS 트랜지스터 N2를 확실하게 오프 상태로 설정할 수 있어, 제2 MOS 트랜지스터에서의 리크 전류를 확실하게 억제할 수 있다(소스 음의 전압을 발생하는 회로의 소비 전류를 저감할 수 있음).

전술한 바와 같이, 어시스트 게이트선 AGL의 전압을 적절한 전압 레벨로 설정함으로써, 기입 시에 흐르는 전류량을 억제하여, FN 터널 현상에 의한 기입 동작에 대응하는 병렬 동작을 실현할 수 있다. 따라서, 이 어시스트 게이트(1개의 메모리셀에 대응하는 어시스트 게이트선의 부분)는, 기입 시에서 동일 워드선에 접속되는 인접 메모리셀을 전기적으로 분리하는 역할과, 기입 시에 흐르는 전류량을 억제하는 기능을 완수한다.

(2) 소거 동작:

소거 동작 시에서는, 워드선 단위로 소거가, FN 터널 전류를 이용하여 플로팅 게이트로부터 기판에 전자를 방출함으로써 행해진다. 도 6에 소거 동작 시의 인가 전압을 도시한다.

소거 동작 시에서는, 도 6에 도시하는 바와 같이, 선택 워드선 WLi에 대한 서브 디코더 SDi에서, 하이측 소스 신호 BiH가 -18V로 설정되고, 로우측 소스 신호 BiL이, 접지 전압(0V)으로 설정된다. 하이측 게이트 신호 GiH가 3V이고, 로우측 게이트 신호 GiL이, -2V로 설정된다. 또한, 공통 소스선 SL0가 2V로 설정되고, 선택 상태의 10V 레벨의 블록 선택 신호 STES 또는 STOS에 따라, 소스측 블록 선택 회로를 통하여 소스 확산층 배선 S0 및 S1이, 공통 소스선 SL0의 전압에 따라 2V로 설정된다.

또한, 글로벌 비트선 DL0-DL2도 2V로 설정되고, 드레인측 블록 선택 회로에 대한 블록 선택 신호 중의 선택 상태의 신호(10V)에 따라, 드레인 확산층 배선 D0 및 D1도, 이들에 글로벌 비트선 DL0-DL2의 전압 레벨에 따라, 2V로 설정된다. 어시스트 게이트 신호 AGE 및 AGO는 모두 접지 전압(0V)이다. 이때, 웰 전위 WELL은, 예를 들면, -18.5V로, 저전위의 소스 신호보다도 보다 낮은 전압 레벨로 설정된다.

이 상태에서는, 제1 MOS 트랜지스터 N1이 도통하고, 선택 워드선 WLi가, -18V로 설정된다. 제2 MOS 트랜지스터 N2은 오프 상태이다. 어시스트 게이트선 AGL0-AGL3은, 모두 그들의 하부에는 채널이 형성하지 않아, 메모리셀 C0-C3에서 전류 경로는 차단된다.

메모리셀 어레이의 웰 전압은, 접지 전압 또는 양의 전압 레벨로 설정된다. 따라서, 메모리셀 C0-C3 각각에서, FN 터널 전류에 의해 플로팅 게이트로부터 웰 영역으로 전자가 뽑혀진다.

워드선 WLi가 비선택일 때에는, 하이측 게이트 신호 GiH가 -18V, 하이측 소스 신호 BiH가 -2V로 설정되고, 제1 MOS 트랜지스터 N1은, 오프 상태를 유지한다. 또한, 제2 MOS 트랜지스터 N2가, 로우측 게이트 신호 GiL이 -2V로 설정되고, 오프 상태로 되고, 비선택 워드선은 플로팅 상태로 유지된다.

도 6에 도시하는 바와 같이, 비선택 메모리 블록에서는, 소스 확산층 배선 및 드레인 확산층 배선은, 블록 선택 회로가 비도통 상태이고, 플로팅 상태로 설정되고, 또한 어시스트 게이트선도 모두 접지 전압 레벨로 유지된다. 또한, 비선택 워드선에 대한 하이측 소스 신호 BiH는 -2V이고, 로우측 소스 신호 BiL은, 접지 전압이다. 또한, 비선택 워드선에 대한 하이측 게이트 신호 GiH는, -18V로 설정된다. 이에 의해, 비선택 워드선은 플로팅 상태로 되어, 비선택행에서, 메모리셀의 소거가 행해지는 것을 방지한다.

또한, 도 6에서는, 선택 워드선이 워드선 W00인 경우의, 비선택 워드선에 대한 소스 신호 B0iH, B0iL, B1iH, B1iL 및 게이트 신호 G0H, GmH, G0L, GmL의 전압 레벨을 도시한다.

이 소거 시에서도, 선택 메모리 블록의 서브 디코더 소자의 웰 전압 WELL이, 저전위의 소스 신호보다도 낮은 전압 레벨의 예를 들면 -18.5V로 설정되어 있고, 트랜지스터 N1, N2의 PN 접합이 순 바이어스 상태로 되는 것을 방지한다.

또한, 이 웰 전압 WELL은, 저전위(-18V)의 소스 이하의 전압 레벨이면 소스/드레인 영역과 웰 영역 사이의 PN 접합의 순 바이어스 상태를 충분히 방지할 수 있어, 저전위의 소스 전위와 동일 전위로 웰 전압 WELL이 설정되어도 된다. 기입 동작 시와 마찬가지로, MOS 트랜지스터의 백 게이트 효과에 의한 동작 속도와의 균형에 의해 적절한 값으로 설정된다. 또한, 비선택 메모리 블록에서는, 이 소스 신호 의 저전위는 -2V이고, 그 이하의 낮은 전압, 동일 전압 레벨의 -2V이어도 되고, 또한, 예를 들면 -2.5V가 인가되어도 된다.

(3) 판독 동작:

도 7에서, 메모리셀 C0의 데이터를 판독하는 경우의 인가 전압을 도시한다. 이 경우, 서브 디코더 소자 SDi에 대하여, 하이측 소스 신호 BiH가 3V로 설정되고, 로우측 소스 신호 BiL이 접지 전압 0V로 설정된다. 하이측 게이트 신호 GiH가 7V이고, 로우측 게이트 신호 GiL이 0V이다. 어시스트 게이트 신호 AGE가 3V로 설정되고, 어시스트 게이트 신호 AGO가 접지 전압(0V)으로 설정된다. 또한, 공통 소스선 SL0가 접지 전압(0V)으로 설정되고, 소스 확산층 배선 S0 및 S1이, 이 공통 소스선 SL0의 전압 레벨에 따라 접지 전압 0V로 설정된다(블록 선택 신호 STES, STOS는 선택 시에 10V).

글로벌 비트선 DL0, DL1 및 DL2가, 각각 1V, 0V 및 0V로 설정되고, 이들 글로벌 비트선의 전압에 따라 드레인 확산 배선 D0가 1V, 드레인 확산 배선 D1이 접지 전압 0V로 설정된다(드레인측의 블록 선택 신호 STED, STOD도 선택 시에는 10V로 설정됨).

이 상태에서, 서브 디코더 소자 SDi에서, 제1 MOS 트랜지스터 N1이 온 상태, 제2 MOS 트랜지스터 N2가 오프 상태로 되고, 선택 워드선 WLi가, 제1 MOS 트랜지스터 N1에 의해 3V로 설정된다.

메모리셀 C0 및 C2에서, 어시스트 게이트 신호 AGE에 의해 채널이 형성된다. 그러나, 메모리셀 C2에서는, 그 소스 및 드레인이 모두 접지 전압 레벨이며, 전류 는 흐르지 않아, 데이터의 판독은 행해지지 않는다. 한편, 메모리셀 C0에서는, 그 드레인 확산층 배선 D0의 전압 레벨이 1V이고, 소스 확산층 배선 S0의 전압 레벨이 0V이고, 이들 사이에 기억 데이터에 따라 전류가 흘러, 드레인 확산층 배선을 통해서 글로벌 비트선 상의 데이터의 판독이 행해진다.

또한, 비선택 메모리 블록에서, 블록 선택 회로가 비도통 상태이고, 그 소스 확산 배선 및 드레인 확산 배선은 플로팅 상태로 된다.

또한, 워드선 WLi가 비선택 상태인 경우에는, 하이측 소스 전압 BiH로서, 접지 전압 0V가 인가된다. 비선택 서브 디코더에 대해서는, 선택 서브 디코더 소자와 반대로, 로우측의 게이트 신호 GiL이 7V로 설정되고, 하이측 게이트 신호 GiH가 0V 접지 전압 레벨로 설정된다. 따라서, 게이트 신호 GiL 및 GiH의 한 쪽이 7V로 설정되고, 비선택 워드선은, 제1 또는 제2 MOS 트랜지스터 N1 또는 N2에 의해 접지 전압 레벨로 유지된다. 또한, 도 7에서는, 선택 워드선 WLi가, W00인 경우의 각 서브 디코더 소자에 대한 신호의 전압 레벨을 도시한다.

이 데이터 판독 시에서는, 웰 전압 WELL로서는, 저전위의 소스 신호보다 낮은 전압 레벨이면 되고, -1.5V 내지 -1.0V의 전압 레벨로 설정된다. 그러나, 판독 시에서는, 고전압은 이용되지 않기 때문에, 기생 MOS가 발생하는 확률은 적기 때문에, 낮은 쪽의 소스 전압과 웰 전압은 동일 전압 레벨이어도 된다.

판독 동작 시에서도, 어시스트 게이트는, 동일 워드선에서 인접하는 메모리셀을 전기적으로 분리하여, 확산층 배선을 공유하는 메모리셀에서 한 쪽의 메모리셀의 데이터만을 정확하게 판독하는 기능을 갖는다.

또한, 도 7에서, 드레인 확산층 배선 D1도 1V로 설정된 경우, 메모리셀 C2에서도, 어시스트 게이트 신호 AGE에 의해, 채널이 메모리셀 C2에서 어시스트 게이트선 AGL2 아래에 형성되어 있다. 따라서, 메모리셀 C2에서도, 확산층 배선 S1 및 D1 사이에서 전류가 흐르는 경로를 형성할 수 있어, 메모리셀 C2의 데이터도 따라서 판독할 수 있다.

도 8은, 서브 디코더 회로의 서브 디코더 소자의 레이아웃의 일례를 도시하는 도면이다. 도 8에서는, 2열의 서브 디코더 소자군 DGA 및 DGB가 형성된다. 이 서브 디코더 소자군 DGA에서는, 서브 디코더 소자 SDA0-SDAn이, X방향을 따라 정렬하여 배치되고, 또한, 서브 디코더 소자군 DGB에서도, 서브 디코더 소자 SDB0-SDBn이 X방향으로 정렬하여 배치된다.

이들 서브 디코더 소자 SDA0-SDA1n 및 SDB0-SDBn은, 웰 전압 WELL을 받는 P웰 내에 형성된다.

서브 디코더 소자 SDA0-SDAn, SDB0-SDBn은, 각각, 웰 영역 표면에 형성되는 활성 영역 AR 내에 형성된다. 서브 디코더 소자 SDA0의 활성 영역 AR은, 양측에 배치되는 소스 불순물 영역(확산층) SNA1 및 SNA2와, 이들 불순물 영역(확산층) SNA1 및 SNA2 사이에 형성되는 드레인 불순물 영역(확산층) DNA를 포함한다.

불순물 영역 SNA1 및 DNA 사이에 게이트 전극 GA1이 배치되고, 불순물 영역 DNA와 불순물 영역 SNA2 사이에 게이트 전극 GA2가 형성된다. 이 게이트 전극 GA1 및 GA2에는, 각각 게이트 신호 G0H 및 G0L이 공급된다. 이 서브 디코더 소자군 DGA에서도, 다른 서브 디코더 소자(SDAn)에 대해서도, 동일한 레이아웃이 형성되 고, 공급되는 소스 신호 및 게이트 신호가 서로 다르다. 서브 디코더 소자 SDAn에서는, 게이트 신호 GnH가 게이트 전극 GA1에 공급되고, 게이트 신호 GnL이, 게이트 전극GA2에 공급된다.

이 서브 디코더 소자군 DGA에서는, 소스 불순물 영역 SNA1 및 SNA2에, 각각 하이측 소스 신호 BAiH 및 로우측 소스 신호 BAiL이 공급된다. 드레인 불순물 영역 DNA가, 대응하는 워드선 WLi(i=O~n)에 결합된다.

서브 디코더 소자군 DGB에서도, 활성 영역 AR 내에 소스 불순물 영역 SNB1 및 SNB2가 X방향에 대한 양측에 배치되고, 드레인 불순물 영역 DNB가 이들 불순물 영역 SNB1 및 SNB2 사이에 배치된다. 불순물 영역 SNB1 및 DNB 사이에 게이트 전극 GB1이 배치되고, 불순물 영역 DNB 및 SNB2 사이에 게이트 전극 GB2가 배치된다. 이들 서브 디코더 소자군 DGB에서는, 상측의 게이트 전극 GB1은, 게이트 신호 G0L이 공급되고, 하측의 전극 GB2에, 게이트 신호 G0H가 공급된다. 여기서, 서브 디코더 소자 SABn에서도, 게이트 신호 GnL이, 상측의 게이트 전극 GB1에 공급되고, 하이측의 게이트 신호 GnH가 게이트 전극 GB2에 공급된다.

이들 서브 디코더 소자군 DGA 및 DGB에 포함되는 서브 디코더 소자는, Y방향에서, 정렬하여 배치되고, 그 게이트 전극 GA1, GA2가, 각각 게이트 전극 GB1 및 GB2와 Y방향에서 정렬하여 배치된다.

이 서브 디코더 소자 DGB에서는, 게이트 전극에의 게이트 신호의 인가 양태에 따라, 하측의 소스 불순물 영역 SNB2에 하이측 소스 신호 BBiH가 공급되고, 상측의 소스 불순물 영역 SNB1에, 로우측 소스 신호 BBiL이 공급된다.

따라서, 기입 시에서, 게이트 신호 G0H-GnH가, 모두, 20V 이상의 예를 들면 21V의 고전압으로 설정되어도, Y방향에서 인접하는 서브 디코더 소자에서, 대응하는 영역에 모두 고전압이 인접하여 공급되는 것은 회피된다.

또한, 도 8에 도시하는 구성에서는, 게이트 신호 G0H-GnH, G0L-GnL의 조가, 서브 디코더군 DGA, DGB에 대하여 공통으로 공급되고, 게이트 신호에 의해 복수(2개)의 워드선이 지정된다. 먼저 도 2에 도시하는 바와 같이, 서브 디코더군 DGA, DGB에 대하여 서로 다른 조의 게이트 신호가 인가되어도 된다. 또한, 서브 디코더군은, 2개가 아니라, 많은 복수 열을 더 형성하여도 된다(따라서, 게이트 신호에 의해 지정되는 워드선의 수가 증대함).

도 9는, 도 8에 도시하는 선 9A-9A을 따라 취한 단면 구조를 개략적으로 도시하는 도면이다. 도 9에서, P웰(30) 표면에, 분리 절연막 IRG1, IRG2 및 IRG3이 형성된다. 이 분리 영역 IRG2에 의해, 서브 디코더 소자 SDA0 및 SDB0가 분리된다. 이 P웰 표면 상에, 게이트 절연막을 개재하여, 게이트 전극 GA1 및 GB1이 형성된다. 이 게이트 전극 GA1 및 GB1에는, 게이트 신호 G0H 및 G0L이, 각각 공급된다.

게이트 신호 G0H가, 기입 동작 시에, 예를 들면 21V로 설정된 경우, 로우측 게이트 신호 G0L은, -1V로 설정된다. 게이트 전극 GA1 하부에, 채널 영역(32)이 형성되고, 그 하부에, 공핍층(34)이 분리 영역 IRD1 및 IRD2 하부에까지 걸쳐 넓어진다. 그러나, 이 P웰(30)에는 웰 전압 WELL로서, -1.5V의 전압이 인가되어 있다. 따라서, 공핍층(34)이 더 넓어져, 공핍층(34) 내에서 채널이 형성되는 것이 억제된 다. 이에 의해, 게이트 전극에의 고전압 인가 시에, 근방의 분리 절연막 하부에 반전층이 형성되어 기생 MOS가 형성되는 것이 억제된다. 예를 들면, 분리 절연막IRG2 하부에 채널이 형성되고, 서브 디코더 소자 SDA0 및 SDB0 사이에서 분리 영역을 개재하여 리크 전류가 발생하는 것은 억제된다.

도 10은, 도 8에 도시하는 선 10A-10A를 따라 취한 단면 구조를 개략적으로 도시하는 도면이다. 도 10에서, P웰(반도체 기판 영역)(30) 표면에, 불순물 영역SNA1, DNA 및 SNA2가 사이를 두고 형성된다. 불순물 영역 SNA1 및 DNA 사이의 웰 영역 표면 상에 게이트 전극 GA1이 형성되고, 불순물 영역 DNA 및 SNA2 사이의 웰 영역 표면 상에 게이트 전극 GA2가 형성된다. 불순물 영역 SNA1 및 SNA2의 외측에, 도 8의 X방향에서 인접하는 서브 디코더 소자를 분리하기 위한 분리 절연막IRD4 및 IRD5가 형성된다.

불순물 영역 SNA1 및 SNA2에, 각각, 소스 신호 BA0H 및 BA0L이 공급되어, 불순물 영역 DNA가, 워드선 WA0에 결합된다. 게이트 전극 GA1 및 GA2에는, 각각, 게이트 신호 G0H 및 GOL이 공급된다. P웰(30)에는, 웰 전압 WELL이 공급된다.

기입 시에서, 게이트 신호 G0H가 21V로 설정되고, 게이트 신호 G0L이 -1V로 설정된 상태를 생각한다. 이때, 소스 신호 BA0H 및 BA0L이, 각각, 16V 및 -1V이다(워드선 WA0가 선택되었을 때).

이 경우, 도 8에 도시하는 X방향에서, 고전압(21V)이 인가되는 게이트 전극GA1에 최인접하는 게이트 전극에는, 음의 전압(-1V)이 인가된다. 따라서, 분리 영역 IRG4 또는 IRG5 하부에 반전층이 형성되는 것은 억제되어, 분리 영역에서의 리 크는 억제된다.

또한, 도 8에 도시하는 바와 같이, 모든 서브 디코더 소자 SD는, N채널 MOS 트랜지스터로 구성되고, 이들 트랜지스터를 형성하는 활성 영역 AR은, 모두, 공통된 P웰(30) 내에 배치할 수 있다. 따라서, P웰 및 N웰을 각각 형성할 필요가 없어, 서브 디코더 회로의 레이아웃 면적을 저감할 수 있다. 또한, N채널 MOS 트랜지스터에서 서브 디코더 소자를 구성함으로써, 전류 구동력을 고려하면, 트랜지스터 파라미터의 점으로부터 소자 사이즈를 저감할 수 있어, 트랜지스터의 레이아웃 면적을 CMOS 구성의 경우보다도 저감할 수 있다.

또한, 전술한 도 8에 도시하는 서브 디코더 회로의 서브 디코더 소자의 배열에서는, 2열로 서브 디코더 소자가 배열되어 있다. 이 구성에서는, 1개의 게이트 신호의 조 GiH, GiL에 의해, 2개의 워드선의 조를 지정하고, 이들 2개의 워드선 중 한 쪽을, 소스 신호에 의해 선택하고 있다. 그러나, 이 서브 디코더 소자가 4열 또는 8열로 배치되고, 1개의 게이트 신호의 조에 의해, 4개 또는 8개의 워드선이 선택되어, 그 조 중 1개의 워드선이, 소스 신호(BAiH, BBiH, BBiL, BAiL)에 의해 선택되어도 된다.

또한, 서브 디코더 소자군 GDA 및 GDB 각각에서, 서로 다른 게이트 신호의 조가 공급되어, 서브 디코더 소자 개개에 대하여 게이트 전압의 제어가 행하여져도 된다.

[변경예]

도 11은, 본 발명의 실시예 1에 따른 불휘발성 반도체 기억 장치의 서브 디 코더 회로의 변경예의 구성을 개략적으로 도시하는 도면이다. 도 11에 도시하는 서브 디코더 회로의 구성은, 이하의 점이 도 8에 도시하는 서브 디코더 회로의 배치와 서로 다르다. 즉, 도 11에 도시하는 서브 디코더 회로에서, 서브 디코더 소자 SDA0-SDAn 및 SDB0-SDBn에 대하여 공통으로, 로우측 소스 신호 B0L이 공급된다. 하이측 소스 신호 BA0H-BAnH 및 BB0H-BBnH에 대해서는, 도 8에 도시하는 디코더 회로의 인가 양태와 동일하다. 또한, 서브 디코더 소자 SDA0-SDAn 및 SDB0-SDBn의 트랜지스터의 레이아웃 및 배치도, 도 8에 도시하는 배치와 동일하다. 이들 도 8 및 도 11에 도시하는 요소가 대응하는 부분에는 동일 참조 부호를 붙이고, 그 상세설명은 생략한다.

각 동작 모드에서, 로우측 소스 신호 BiL은, 대응하는 워드선의 선택/비선택에 관계없이, 동일 전압 레벨로 설정된다. 이 때문에, 도 11에 도시하는 구성에서는, 서브 디코더 소자 SDA0-SDAn 및 SDB0-SDBn에 대하여 공통으로, 로우측 소스 신호 B0L이 공급되어도, 동작상 문제는 발생하지 않는다. 이 로우측 소스선 신호 B0L의 공유에 의해, 로우측 소스 신호를 공유하도록, 2개의 서브 디코더 소자를 1개의 연속하는 활성 영역 내에 배치할 수 있다(하이측 소스 신호는 공유할 수 없기 때문). 따라서, 1개의 활성 영역 내에 배치되는 서브 디코더 소자의 수가 증가되고(4개의 트랜지스터를 배치할 수 있음), 따라서, X방향에서 배치되는 분리 영역의 수가 저감되어, 서브 디코더 회로의 레이아웃 면적을, 보다 저감할 수 있다.

도 12는, 서브 디코더 회로에 관련되는 전압을 발생하는 부분의 구성의 일례를 개략적으로 도시하는 도면이다. 도 12에서, 블록 어시스트 게이트 디코더(4)에 는, 워드 정전압 발생 회로(40)로부터의 양의 전압 및 워드 음의 전압 발생 회로(42)로부터의 음의 전압이 공급된다. 이 양의 전압은, 기입 시의 기입 고전압 및 판독 시의 선택 워드선에 전달되는 워드선 판독 전압(3V 및 베리파이 전압)이고, 워드 음의 전압 발생 회로(42)로부터의 음의 전압은, 소거 시에 인가되는 소거용의 음의 고전압 및 비선택 워드선에 전달되는 음의 전압(-1V)이다.

게이트 디코더(5)에 대해서는, 게이트 정전압 발생 회로(44)로부터의 양의 전압 및 게이트 음의 전압 발생 회로(46)로부터의 음의 전압이 공급된다. 게이트 정전압 발생 회로(44)는, 프로그램(기입) 시의 기입 고전압을 전달하기 위한 21V의 고전압, 소거 동작 시의 음의 전압 전달용의 3V 및 판독 동작 시의 워드선 선택 전압을 전달하는 7V 등의 전압을 전달한다.

웰 디코더(7)에는, 디코더 웰 전압 발생 회로(48)로부터의 웰 전압이 공급된다. 이 디코더 웰 전압 발생 회로(48)는, 동작 모드에 따라, 워드 음의 전압 발생 회로(42)가 발생하는 음의 전압보다도 낮은 전압 레벨의 디코더 웰 전압을 생성하고, 웰 디코더(7)로부터의 웰 전압 WELL을, 서브 디코더 소자의 트랜지스터의 소스 전위보다도 낮은 전압 레벨로 설정한다.

또한, 블록 어시스트 게이트 디코더(4)에 대해서는, 블록 선택 회로에서의 블록 선택 트랜지스터를 도통 상태로 하기 위한 10V의 고전압을 발생하는 회로로부터의 양의 전압이 공급된다. 또한, 로컬 비트선, 및 공통 소스선에 인가되는 전압을 발생하는 내부 전압 회로가 별도로 형성된다. 이들은, 서브 디코더 회로의 트랜지스터 소자에의 인가 전압에 직접 관계되지 않기 때문에 도면에는 도시하고 있 지 않다. 도 12에서는, 다른 내부 전압 생성 회로의 대표예로서, 어레이 웰 전압 발생 회로(50)를 도시한다. 이 어레이 웰 전압 발생 회로(50)는 메모리셀이 형성되는 어레이 웰에 인가되는 전압을 생성하고, 이 어레이 웰 전압 발생 회로(50)가 생성하는 전압이, 어레이 웰 전압 제어 회로(52)를 통하여, 어레이 웰 영역에의 웰 전압 Vsub로서 공급된다. 어레이 웰 전압 제어 회로는, 동작 모드 및 블록 선택 신호에 따라, 대응하는 메모리 블록의 어레이 웰 전압을 설정한다.

블록 어시스트 게이트 디코더(4)로부터의 소스 신호 BiH 및 BiL 및 웰 디코더(7)로부터의 웰 전압 WELL이, 대응하는 메모리 블록에 포함되는 서브 디코더 회로에 공급되고, 게이트 디코더(5)로부터의 게이트 신호 GjH 및 GjL은, 각 메모리 블록 서브 디코더 회로에 공통으로 공급된다.

이상과 같이, 본 발명의 실시예 1에 따르면, 워드선의 전압 레벨을 설정하는 디코더 회로에서 서브 디코더 소자를, N채널 MOS 트랜지스터로 구성하고, 그 서브 디코더 회로의 웰 전위를, 서브 디코더 소자의 트랜지스터의 소스(소스 신호가 공급되는 노드) 전위보다도 낮은 전압 레벨로 설정하고 있다. 따라서, 게이트 전압으로서 고전압이 인가되어도, 디코더의 웰 전압을 조정함으로써, 서브 디코더 소자의 분리 영역 사이의 리크를 저감할 수 있다.

또한, 서브 디코더 소자의 트랜지스터의 배치를, 제1 및 제2 N채널 MOS 트랜지스터가, Y방향에서 인접하도록, 서브 디코더 소자의 인접 서브 디코더 열 사이에서 트랜지스터의 위치를 교환하고 있고, 최인접 게이트 사이에 동시에 고전압이 인가되는 것이 방지되어, 분리 영역 하부에서 반전층이 형성되는 것을 억제할 수 있 다.

[실시예 2]

도 13은, 본 발명의 실시예 2에 따른 서브 디코더 회로의 서브 디코더 소자의 배치의 일례를 도시하는 도면이다. 도 13에 도시하는 서브 디코더 회로는, 1개의 메모리 블록에서 형성되고, 4열로 배치되는 서브 디코더 소자군 SDGA, SDGB, SDGC, 및 SDGD를 포함한다.

서브 디코더 소자군 SDGA에 대하여, 게이트 신호 G0L 및 G0H가 X방향을 따라 연속하여 배치된다. 서브 디코더 소자군 SDGB에 대하여, 게이트 신호 G1H 및 G1L이 행 방향으로 연속적으로 연장하여 배치된다. 서브 디코더 소자군 SDGC에 대하여, 게이트 신호 G2L 및 G2H가 X방향에 의해 연장하여 배치된다. 서브 디코더 소자군 SDGD에 대하여, 게이트 신호선 G3H 및 G3L이 X방향으로 연속적으로 배치된다. 이들 서브 디코더 소자군 SDGA, SDGB, SDGC 및 SDGD의 서브 디코더 소자는, 각각에 대응하는 게이트 신호선(게이트 신호와 게이트 신호를 전달하는 신호선을 동일한 부호로 나타냄)이 규정하는 영역 내에 거의 직선 형상으로(게이트 전극의 폭의 어긋남의 범위 내에서) 정렬하여 배치된다.

서브 디코더 소자군 SDGA-SDGD 각각에서, 4개의 N채널 MOS 트랜지스터가 형성되는 산형(∧형) 형상의 활성 영역 ARR이 연속적으로 반복 배치된다. 활성 영역 ARR은, 하이측 소스 신호를 받는 불순물 영역 IP0과, 대응하는 워드선에 결합되는 불순물 영역 IP1과, 그라운드에 고정되는 로우측 소스 신호 B0L을 받는 불순물 영역 IP2와, 별도의 워드선에 결합되는 불순물 영역 IP3과, 별도의 워드선에 대응하 는 하이측 소스 신호를 받는 불순물 영역 IP4를 포함한다. 도 13에서는, 일 구체예로서, 활성 영역 ARR에 대하여, 불순물 영역 IP0에 하이측 소스 신호 BA0H가 공급되어, 불순물 영역 IP1이 워드선 WA0에 결합되고, 불순물 영역 IP2가 로우측 소스 신호 B0L을 받고, 불순물 영역 IP3이 워드선 WA1에 결합되어, 불순물 영역 IP4에 별도의 하이측 소스 신호 BA1H를 받는다.

불순물 영역 IP0 및 IP1 사이에 게이트 전극 TG0가 배치되고, 불순물 영역 IP1 및 IP2 사이에 게이트 전극 TG1이 배치된다. 불순물 영역 IP2 및 IP3 사이에 게이트 전극 TG2가 배치되고, 불순물 영역 IP3 및 IP4 사이에 게이트 전극 TG3이 배치된다.

이 활성 영역 ARR에서, 로우측 소스 신호 B0L을 받는 불순물 영역 IP2에 관하여, 경영(鏡映) 대칭으로, 불순물 영역 및 게이트 전극이 배치된다. 이에 의해, 로우측 소스 신호를 받는 불순물 영역 IP2를 공유하도록, 2개의 서브 디코더 소자가 1개의 활성 영역 내에 배치된다.

워드선에 결합되는 불순물 영역 IP1 및 IP3의 레이아웃 면적이 크게 취해지고 있는 것은, 게이트 전극 TG0, TG1 및 TG2, TG3의 게이트 전극단으로부터 N⁺ 확산층(소스/드레인 영역)을 떨어뜨림으로써, 트랜지스터의 소스/드레인간 내압을 높게 하기 위해서이며, 또한, 마찬가지로, 로우측 소스 신호 B0L을 받는 불순물 영역이 IP2의 면적이 넓게 되어 있는 것은, 이 게이트 전극 TG1 및 TG2의 단부로부터 N+ 확산층을 떨어뜨림으로써 트랜지스터의 소스/드레인간 내압을 높이기 위해서이다.

이 산(山)형의 활성 영역 ARR에서, Y방향에서 돌출하는 부분(산의 정상부)에서 게이트 전극 TG1 및 TG2가 게이트 신호 G0L에 컨택트 GNT0를 통하여 결합되고, 또한 하이측 게이트 신호 G0H는, 이 산형의 활성 영역 ARR의 곡부에 배치되는 게이트 전극 TG0 및 TG3에, 컨택트 GNT1을 통해서 결합된다.

게이트 신호선 G0L, G0H-G2L, G2H는, 하이측 게이트 신호 또는 로우측 게이트 신호선이 교대로 인접하여 배치된다.

서브 디코더 소자군 SDGA-SDGD에서는, 활성 영역 ARR이, 인접 서브 디코더 소자군에서, Y방향에 관하여 활성 영역의 1/2 어긋나고 또한 레이아웃이 Y방향에 대해서 반전되어 배치된다. 따라서, 서브 디코더 소자군 SDGA 및 SDGC 각각의 활성 영역 사이의 분리 영역의 위치에 대응하여, 서브 디코더 소자군 SDGB 및 SDGD의 로우측 소스 신호 B0L을 받는 불순물 영역 IP2가 배치된다.

이 도 13에 도시하는 서브 디코더 소자의 배치에서, Y방향에서 인접하는 서브 디코더 소자에서는, 게이트 전극 TG2 및 TG0가 인접하는 배치로 된다. 즉, Y방향에서 인접하는 서브 디코더 소자에서는, 제1 N채널 MOS 트랜지스터의 게이트 전극과 제2 N채널 MOS 트랜지스터의 게이트 전극이 인접하여 배치된다. 따라서, 예를 들면 기입 시에서 20V 이상의 고전압이 인가되는 게이트 전극에 최인접의 게이트 전극(Y방향에서 인접하는 서브 디코더 소자의 게이트 전극)은, 로우측 게이트 신호가 인가되어, 0V 이하의 음의 전압으로 설정된다. 따라서, Y방향에서의 인접 게이트 전극 사이에서 분리 영역 하부에, 이 기입 시의 고전압에 의해 반전층이 연장되어도, 다른 쪽의 게이트 전극에는 0V 이하의 전압(-1V 등)이 인가되고, 이 기 생 MOS 트랜지스터의 전류 경로가, 차단되어(로우측 게이트 신호를 받는 게이트 전극 하부에는 채널이 비형성으로 됨), 게이트간 분리에서의 리크 전류는 억제할 수 있다.

또한, 이 경우, 웰 전압 WELL이, 저전위의 소스 전압보다도 낮은 전압 레벨로 설정된다(기입 시, 예를 들면 -1.5V). 웰 전위의 백 게이트 바이어스 효과에 의해, 분리 절연막 하부에 채널(반전층)이 형성되는 것이 억제되어, 활성 영역-활성 영역 사이의 분리 영역 및 인접 게이트 전극간 영역의 분리간 리크를 억제할 수 있다.

이 웰 전압 WELL을, 저전위의 소스 전압보다도 보다 낮은 전압 레벨로 설정하고, 백 게이트 바이어스 효과를 각 N채널 MOS 트랜지스터에 부여함으로써, Y방향에 인접하는 활성 영역 사이의 거리 LA를, 0.7㎛ 이하, 즉, 거의 0.3㎛ 정도로까지 저감할 수 있다(기입 시의 고전압이 20V 이상일 때). 또한, X방향에 인접하는 활성 영역 사이의 거리 LB도, 마찬가지로, 0.7㎛ 이하의 0.3㎛ 정도로까지 저감할 수 있다. 소스와 웰을 동일 전위로 했을 때에는, 이들 거리 LA 및 LB는, 0.7㎛ 정도로까지는 축소할 수 있다.

또한, Y방향에서, 로우측 소스 신호 B0L을 받는 컨택트 CNTS가 일직선으로 거의 정렬하여 배치되기 때문에, 배선 레이아웃이 간략화되고, 또한, X방향에서 동일 레이아웃 패턴을 반복하여 배치하는 것이 가능해져, 고밀도로 서브 디코더 소자를 배치할 수가 있어, 서브 디코더 회로의 레이아웃 면적을 저감할 수 있다.

또한, 활성 영역 ARR을 산형의 형상으로 형성함으로써, 필요한 트랜지스터 사이즈를, 최소한의 X방향의 면적으로 확보할 수 있어, 서브 디코더 소자의 레이아웃 면적을 저감할 수 있다.

또한, 각 서브 디코더 소자군 SDGA-SDGD에서, 게이트 전극 TG0-TG3의 폭의 범위 내에서 거의 일렬로 정렬하여 X방향을 따라 게이트 전극이 배치되어 있고, 서브 디코더 소자군의 Y방향의 폭을 저감할 수 있어, 서브 디코더 소자의 레이아웃 면적이 저감된다. 또한, 로우측 소스 신호 B0L을 받는 불순물 영역이, X방향에서 인접하는 2개의 서브 디코더 소자에 의해 공유되어 있고, 서브 디코더 소자 각각에 분리 영역을 형성할 필요는 없고, 또한, 서브 디코더 소자 각각에, 로우측 소스 신호에 대한 컨택트를 형성할 필요가 없어, 서브 디코더 소자의 레이아웃 면적을 보다 저감할 수 있다.

도 14는, 도 13에 도시하는 서브 디코더 소자의 레이아웃의 전기적 등가 회로를 도시하는 도면이다. 도 14에서는, 대표적으로, 서브 디코더 소자군 SDGA 및 SDGB에서의 서브 디코더 소자 SD를 도시한다. 서브 디코더 소자군 SDGA에서, 제1 및 제2 N채널 MOS 트랜지스터 N1 및 N2가, 로우측 소스 신호선 G0L에 관하여 대칭적으로 배치된다. 서브 디코더 소자군 SDGB에서는, 서브 디코더 소자군 SAGA에 대하여, 그 활성 영역의 레이아웃이, 1개의 서브 디코더 소자 SD분 어긋나고 또한 게이트 전극의 위치가 게이트 신호선에 관하여 반전된다.

게이트 신호선 G0H 및 G1H가 인접하여 배치되고, 로우측 게이트 신호선 G0L 및 G1L이, 각각에 대응하는 서브 디코더 소자군 SDGA, SDGB에 관하여 대향하여 외측에 배치된다. 따라서, 서브 디코더군 SDGA에서, 게이트 신호 G0H가 고전압(20V 이상)으로 설정된 경우, 최인접의 게이트 전극은, 서브 디코더 소자군 SDGB에서, 제2 MOS 트랜지스터 N2의 게이트 전극이고, 그 전압 레벨은, 0V(0V 또는 -1V) 이하이다.

반대로, 서브 디코더 소자군 SDGB에서, 하이측 게이트 신호 G1H가 고전압 레벨로 설정되어도, 서브 디코더 소자군 SDGA에서, 그 제1 N채널 MOS 트랜지스터 N1에 최인접의 트랜지스터는, 제2 N채널 MOS 트랜지스터 N2이고, 그 게이트 전극 전위는 0V 이하이다.

이에 의해, 도 13에 도시하는 Y방향에서 인접하는 서브 디코더 소자군에서, 게이트 전극에 고전압이 인가되는 트랜지스터가 인접하여 배치되는 것을 억제할 수 있어, 분리 영역 사이에서의 리크가 억제된다.

또한, 게이트 전극에 대한 컨택트를 서브 디코더 소자에서 대향하는 게이트 전극 단부에 배치함으로써, 1개의 활성 영역 내에서 서브 디코더 소자의 트랜지스터가 대칭으로 배치되는 경우에도, 게이트 신호선의 레이아웃이 용이해져, 배선 레이아웃 면적을 저감할 수 있다. 또한, 게이트 신호선을 직선적으로 연장하여 배치하는 것이 가능해져, 배선 레이아웃이 용이해진다.

또한, 도 13에 도시하는 서브 디코더 회로의 구성에서, 워드선 WA-WD의 4개의 워드선의 조 WG0, 및 워드선 WD, WB, WC 및 WA의 4개의 워드선의 조 WG1에서 1개의 워드선이, 게이트 신호 G0H/L(G0H, G0L), G2H/L, G1H/L, G3H/L에 의해 선택된다. 선택 워드선의 조가, 소스 신호에 의해 결정된다.

또한, 도 13에 도시하는 서브 디코더 회로에서, 1개의 활성 영역 내에서 2개 의 서브 디코더 소자가 대칭적으로 배치되어 있고(X방향에서), 따라서, 워드선의 배열 순서는, WA, WC, WB, WD, WD, WB, WC, 및 WA로 되고, 워드선의 배열 순서가 서로 대칭된 워드선군 WG0 및 WG1이, 교대로 배치된다.

또한, 이 실시예 2에서도, 서브 디코더 소자의 트랜지스터 N1, N2는, 단일 게이트 절연막 막 두께의 고전압 트랜지스터로 구성된다.

또한, 기입 시의 고전압은, 선택 워드선에 전달되는 고전압(예를 들면 16V)보다도 제1 N채널 MOS 트랜지스터의 임계값 전압 이상의 전압 레벨이면 되고, 전술한 바와 같이, 기입 고전압이 20V의 조건이어도, 16V의 기입 전압을 선택 워드선에 전달할 수는 있다.

또한, 1개의 워드선군에 대하여 형성되는 서브 디코더 소자에 대해서는, 공통된 하이측 소스 신호가 공급되는 구성이 이용되어도 된다.

이상과 같이, 본 발명의 실시예 2에 따르면, 서브 디코더 소자를, 인접 게이트 전극 사이에 동시에 20V 이상의 고전압이 인가되지 않도록 서브 디코더 소자를 배치하고, 또한, 고전압(20V 이상)이 인가되는 게이트 전극의 최인접의 게이트 전극에는, 0V 이하(-1V 등)가 인가되도록 서브 디코더 소자를 배치하고 있다. 즉, 구체적으로는, Y방향의 서브 디코더 소자군 사이에서, 1개의 서브 디코더 소자분 어긋나게 하여 활성 영역을 배치함과 함께, 웰 전위를, 게이트 및 소스 전위와 독립적으로 조정하고 있어, 기생 MOS에 의한 분리 영역의 리크를 저감할 수 있고, 따라서, 활성 영역 사이의 X방향 및 Y방향의 거리를 저감할 수 있어, 서브 디코더 소자를 미세화할 수 있다.

[실시예 3]

도 15는, 본 발명의 실시예 3에 따른 서브 디코더 회로의 레이아웃를 개략적으로 도시하는 도면이다. 이 도 15에 도시하는 서브 디코더 회로는, 도 13에 도시하는 서브 디코더 회로와, 이하의 점에서 그 구성이 서로 다르다. 즉, 서브 디코더 소자군 SDGA, SDGB, SDGC, 및 SDGD를 형성하는 활성 영역 ARR의 Y방향 사이의 분리 영역 상에, 접지 전압 또는 저전위(양 또는 음)로 고정되는 실드 배선 PGO, PG1 및 PG2가 각각 배치된다. 이 실드 배선 PG는, 서브 디코더 소자의 트랜지스터의 게이트 전극과 동층의 배선으로 구성된다.

도 15에 도시하는 서브 디코더 회로의 레이아웃의 다른 배치는, 도 13에 도시하는 서브 디코더 회로의 배치와 동일하고, 도 15에서는, 서브 디코더 소자군 SDGA에서의 대응하는 소자의 참조 부호를 대표적으로 도시하고, 그 상세 설명은 생략한다.

서브 디코더 회로군에서는, 기입 시에서는, 서브 디코더 소자의 제1 N채널 MOS 트랜지스터의 게이트 전극 및 소스 영역에 고전압이 인가된다. 이 게이트 전극 상에 배치되어 게이트 전극에 고전압을 전달하는 배선에도, 이 기입 고전압이 공급된다. 이 고전압을 전달하는 신호선(하이측 소스 신호선 및 하이측 게이트 신호선)은, 분리 영역 상을 걸쳐 배치된다. 따라서, 이 고전압을 전달하는 신호선(소스 신호선 및 게이트 신호선)에 의한 분리 영역에 기생 MOS가 발생할 가능성이 있다. 이 상층 배선에 의한 기생 MOS의 발생을 해소하기 위하여, 그 전위가 접지 전압 또는 저전위(양 또는 음의 저전위)로 고정된 실드층 PGO-PG2를 배치하고, 이 서브 디코더 소자군 사이의 분리 영역에서 고전압의 영향을 회피하여, 소자의 미세화 시의 분리 영역의 리크를 방지한다.

도 16은, 분리 영역부에서의 실드 배선의 단면 구조를 개략적으로 도시하는 도면이다.

도 16에서, 기판 영역(30) 표면에, 불순물 영역 IPR10 및 IPR12가 형성되고, 이들 불순물 영역 IPR10 및 IPR12 사이에, 필드 절연막(소자 분리막) IRG10이 형성된다. 이 분리 영역 IRG10 상에, 실드 배선 PG가 형성되고, 이 실드 배선 PG가 예를 들면 접지 전압의 저전위로 고정된다. 이 실드 배선 PG 상층에, 고전압을 전달하는 신호선 SGL이 배치된다. 따라서, 신호선 SGL에서 예를 들면 20V 이상의 고전압이 인가되어도, 고정 전위로 고정된 실드 배선 PG에 의해, 분리 절연막 IRG10에의 전계가 완화되어, 이 분리 절연막 IRG10 하부에 반전층이 형성되는 것이 억제된다.

또한, 이 실드 배선 PG를 게이트 전극과 동일 배선층의 배선으로 구성함으로써, 서브 디코더 소자의 게이트 전극으로부터의 전계를 아울러 억제할 수 있어, 고전압 인가 시의 기생 MOS의 발생을 억제할 수 있다.

또한, 도 16에서, 실드 배선 PG가 접지 전압으로 고정되는 경우가 일례로서 도시된다. 그러나, 이 실드 배선 PG는, 저전위(양 또는 음)로 고정되고, 상층의 고전압을 전달하는 신호선 SGL의 생성하는 전계에 대한 실드 기능을 실현하면 된다. 따라서, 게이트 전극으로 동일한 배선층의 배선에서 실드 배선을 구성함으로써, 별도 실드 전용의 배선을 이용할 필요가 없어 배선층 수의 증대를 억제할 수 있다. 그러나, 게이트 전극과 서로 다른 배선층의 배선이 이용 가능하면, 이 배선층을 실드 배선 형성용으로 이용하여도 된다.

또한, 실드 배선은, 각 서브 디코드 소자군 사이의 모든 분리 영역 사이에 배치할 필요는 없고, Y방향을 따라 1개 또는 복수의 분리 영역마다 실드 배선이 배치되어도 된다. 또한, X방향을 따른 실드 배선이 배치되어 있어도 된다. 상층 배선으로부터의 전계를 완화할 수 있으면 된다.

이상과 같이, 본 발명의 실시예 3에 따르면, 서브 디코더 소자군 사이의 분리 영역 상에, 고정 전위로 바이어스된 실드 배선을 배치하고 있고, 실시예 2의 효과 외에, 분리 영역에서의 기생 MOS가 생성되는 것을 억제할 수 있어, 미세화 시에서도, 기생 MOS의 영향을 보다 억제할 수 있다.

[실시예 4]

도 17은, 본 발명의 실시예 4에 따른 서브 디코더 회로의 서브 디코더 소자의 배치를 개략적으로 도시하는 도면이다. 이 도 17에 도시하는 서브 디코더 회로에서는, 2개의 서브 디코더 소자군 SDGA 및 SDGB를 도시한다. 서브 디코더 소자군 SDGA 및 SDGB 각각에서, 2개의 서브 디코더 소자가 형성되는 활성 영역 ARG가 형성된다. 이 활성 영역 ARG는, 하이측 소스 신호(BB0H)를 받는 불순물 영역 IPR20과 워드선(WB0)에 결합되는 불순물 영역 IPR22와, 로우측 소스 신호 B0L을 받는 불순물 영역 IPR24와, 별도의 대응하는 워드선(WB1)에 결합되는 불순물 영역 IPR26과, 별도의 워드선에 대응하는 하이측 소스 신호(BB1H)를 받는 불순물 영역 IPR28을 포함한다.

불순물 영역 IPR22 및 IPR26의 양측에, 게이트 전극 TG20, TG22, TG24 및 TG26이 각각 배치된다. 게이트 전극 TG20 및 TG22는, 그 게이트 컨택트 GNT20 및 GNT22가, Y방향에서 대향하는 단부에 형성된다. 게이트 컨택트 GNT22는, 서브 디코더 소자군 SDGB에서는, 로우측 게이트 신호(G1L)가 공급되고, 게이트 컨택트 GNT20에는, 하이측 게이트 신호 G1H가 공급된다. 서브 디코더 소자군 SDGA에서는, 게이트 컨택트 GNT20에는, 하이측 게이트 신호 G0H가 공급되고, 게이트 컨택트GNT22에는, 로우측 게이트 신호 G0L이 공급된다.

서브 디코더 소자군 SDGA 및 SDGB에서는, 1개의 서브 디코더 소자분 X방향으로 어긋나게 배치된다. 레이아웃의 반전은, 이들 서브 디코더 소자군 SDGA 및 SDGB에서는 행해지지 않는다.

서브 디코더 소자군 SDGA에서는, 활성 영역 ARG의 X방향의 양단의 불순물 영역 IPR20, IPR28에, 하이측 소스 신호 BA0H-BA4H가 각각 공급되고, 게이트 신호 G0L 및 G0H에 따라 워드선 WA0-WA3을 선택적으로 선택 상태로 구동한다.

서브 디코더 소자군 SDGB에서는, 게이트 신호 G1H 및 G1L과 하이측 소스 신호 BB0H-BB3H에 따라, 워드선 WB0-WB3을 선택적으로 선택 상태로 구동한다.

이 도 17에 도시하는 배치에서, 활성 영역 ARG가 직선적으로 형성되어 있고, Y방향에서의 레이아웃 면적을 저감할 수 있다. 또한, 활성 영역 ARG의 배치에 따라, 게이트 전극 TG20, TG22, TG24 및 TG26은, 각각 Y방향에서 정렬하여 배치되어 있고, 또한, 소스 컨택트가 형성되는 불순물 영역 IPR24에 대해서도, Y방향을 따라 정렬하여 배치되고(3열 이상 서브 디코더 소자군이 배열되는 경우), 고밀도로, 서 브 디코더 소자를 배치할 수 있다.

또한, 게이트 컨택트를 서브 디코더 소자의 Y방향이 대향하는 단부에 배치함으로써, 게이트 신호 배선에 의해, 서브 디코더 소자를 배치하는 영역을 규정할 수가 있고, 또한, 게이트 신호의 배선 레이아웃도 간략화된다.

그 직선적인 사각형 형상의 활성 영역 ARG를 이용하는 경우에도, 트랜지스터 소자의 내압, 및 전류 구동력(채널 폭과 채널 길이의 비)을 확보할 수 있으면, 최소한의 레이아웃으로, 서브 디코더 소자를 배치할 수 있다.

이 도 17에 도시하는 배치에서도, 웰 전압, 저전위의 소스 신호를 -1V 이하로 설정함으로써, 서브 디코더 소자군의 활성 영역 사이의 기생 MOS의 리크를 억제할 수 있고, 또한 동일한 서브 디코더 소자군에서의 Y방향을 따라 인접하는 활성 영역의 간격을, 거의 0.3㎛까지 저감할 수 있다. 또한, 마찬가지로, X방향에 대해서도, 도 17에 도시하는 바와 같이, 인접하는 활성 영역 사이의 거리 LC를, 0.3㎛로까지 저감할 수 있다.

또한, 이 도 17에 도시하는 서브 디코더 소자의 배치에서도, 실시예 3과 마찬가지로, 고전압이 인가되는 게이트 전극에 최인접의 게이트 전극(X방향에서 인접하는 게이트)에는, -1V가 공급되고, 기입 시에 고전압이 인가되는 게이트 전극이 인접하는(Y방향에서) 상태를 방지할 수 있어, 분리 영역에서의 기생 MOS에 의한 리크를 억제할 수 있다.

도 17에 도시하는 서브 디코더 회로에서, 서브 디코더 소자군은, 이전의 실시예 3과 마찬가지로, Y방향에서 4열 또는 그 이상 배치되어도 된다.

또한, 도 17에 도시하는 구성에서는, 로우측 소스 신호선 G0L을 받는 불순물 영역 IPR24는, 각각 2개의 트랜지스터 소자의 영역분 확보되어 있다(컨택트가 2개 형성되어 있음). 그러나, 이 불순물 영역 IPR24는, 인접하는 제2 MOS 트랜지스터에 의해 공유하는 경우, 1개의 트랜지스터 소자의 불순물 영역의 면적으로까지 저감할 수 있어, 서브 디코더 소자의 레이아웃 면적을 더 저감할 수 있다.

따라서, 이 배치의 경우, 하이측 게이트 신호 GiH와 로우측 게이트 신호선 G(i+1)L이 이웃하도록 배치함으로써, 고전압이 인가되는 게이트 전극에 재인접하는 게이트 전극에 고전압이 인가되는 상태가 방지되어(-1V가 인가됨), 기생 MOS에 의한 리크를 억제할 수 있다.

또한, 도 17에 도시하는 레이아웃에서는, 서브 디코더 소자군 SDGA 및 SDGB에서 활성 영역 ARG의 레이아웃으로서는, 1서브 디코더 소자분 X방향으로 어긋나게 하여 배치될 뿐이다(실시예 3과 같은 레이아웃의 반전 조작은 행하여지고 있지 않음). 그러나, 실시예 4에서도, 활성 영역 ARG가, 서브 디코더 소자군 SDGA 및 SDGB에서, 1서브 디코더 소자군 어긋나게 하고, 또한 트랜지스터의 레이아웃을 반전시키는 조작을 행한 레이아웃이 이용되어도 된다. 이 경우, 서브 디코더 소자군에서의 게이트 신호에서, 하이측 게이트 신호 G0H 및 G1H를 인접하여 배치한다. 그에 따라, Y방향에서 인접하는 게이트 전극에는, 한 쪽에 하이측 게이트 신호가 인가되고, 다른 쪽에는, 로우측 게이트 신호가 인가되는 상태로 되어, 확실하게 기생 MOS의 발생을 억제할 수 있다.

또한, 도 17에 도시하는 배치에서, 이전의 실시예 3과 마찬가지로, 서브 디 코더 소자군 SDGA 및 SDGB 사이의 분리 영역 상에, 실드 배선이 배치되어도 된다. 이 실드 배선을 배치함으로써, 보다 확실하게, 기생 MOS를 회피할 수 있다.

이상과 같이, 본 발명의 실시예 4에 따르면, 활성 영역을 직선 형상으로 배치하고, 인접 서브 디코더군에서의 인접 게이트 전극에는, 모두 고전압이 인가되는 상태가 발생하는 것을 회피하고 있고, 기생 MOS의 발생을 억제하여, 서브 디코더 소자를 미세화할 수 있다.

[실시예 5]

도 18은, 본 발명의 실시예 5에 따른 서브 디코더 소자의 구성의 전기적 등가 회로를 도시하는 도면이다. 도 18에서, 서브 디코더 소자 SD는, 2개의 P채널 MOS 트랜지스터 PQ1 및 PQ2로 구성된다. MOS 트랜지스터 PQ1의 소스 단자에, 소스 신호 BiH가 공급되고, MOS 트랜지스터 PQ2의 소스에, 로우측 소스 신호 BiL이 공급된다. 이들 MOS 트랜지스터 PQ1 및 PQ2의 드레인은, 워드선 WL1에 접속된다. 또한, 이들 MOS 트랜지스터 PQ1 및 PQ2의 게이트에는, 게이트 신호 ZGiH 및 ZGiL이 공급된다.

이들 P채널 MOS 트랜지스터 PQ1 및 PQ2는, 실시예 1 내지 4와 마찬가지로, 동일한 게이트 절연막 두께의 고전압 트랜지스터로 구성된다.

도 18에 도시하는 바와 같이, 서브 디코더 소자 SD가, P채널 MOS 트랜지스터 PQ1 및 PQ2로 구성되는 경우, 웰 영역으로서는, P웰이 아니라, N웰이 이용된다. 이 N웰 영역의 웰 전압 WELLN은, 그 서브 디코더 소자의 트랜지스터의 소스 전위보다도 높은 전압 레벨로 유지한다. 이에 의해, 분리 영역 하부의 불순물 농도를 높 게 하지 않아, 백 게이트 바이어스 효과에 의해 기생 MOS가 형성되는 것을 억제한다.

기생 MOS가, N웰 표면에 형성되는 것은, 음의 고전압이, 서브 디코더 소자의 트랜지스터의 게이트에 인가되는 경우이다. 따라서, 소거 모드 시, 예를 들면 -18V가 워드선 WL에 전달되는 경우, 소스 신호 BiH가 -18V, 소스 신호 BiL은 접지 전압 레벨로 고정된 경우, 게이트 전압 ZGiH가 -20V 이하(예를 들면 -21V)로 설정되고, 게이트 신호 ZGiL이 예를 들면 1V로 설정된다. 이때, 웰 전압 WELLN을, 고전위의 소스 전위보다도 높은 전압 레벨(예를 들면 1.5V 내지 2V)로 설정한다. 그에 따라, 분리 영역 하부에 반전층이 형성되는 것을 억제하여, 기생 MOS가 생성되는 것을 억제할 수 있다.

양의 고전압을 워드선 WL에 전달하는 경우, 즉 기입 모드 시, 소스 신호 BiH 가 16V로 설정된 경우, 소스 신호 BiL은 접지 전압 레벨로 유지되고, 게이트 신호 ZGiH가 접지 전압, 게이트 신호 ZGiL이 16V보다도 조금 높은 전압 레벨(예를 들면 17V)로 설정된다. 이 경우에는, 웰 전압 WELLN은, 높은 소스 전위(16V)보다도 높은, 예를 들면 16.5V 또는 17V 정도의 전압으로 설정된다.

판독 모드 시에서, 워드선 WL에, 3V가 전달되는 경우, 게이트 전압 ZGiH를 접지 전압으로서, 3V 레벨의 소스 신호 BiH를 전달하고, 게이트 신호 ZGiL을 3V 또는 4V의 전압 레벨로 설정한다. 이 경우, 웰 전압 WELLN은, 고전위의 소스 전위보다도 높은 전압 레벨(예를 들면 3.5V 또는 4V)로 설정된다.

이들 P채널 MOS 트랜지스터 PQ1 및 PQ2를 서브 디코더 소자의 구성 요소로서 이용하는 경우, N채널 MOS 트랜지스터를 이용하는 경우보다도, 전류 구동력을 고려하면, 소자 면적이 조금 커진다. 그러나, 이 P채널 MOS 트랜지스터를 서브 디코더 소자로서 이용하는 경우에도, 전술한 실시예 1 내지 4에서 설명한 레이아웃을 이용함으로써, 마찬가지로, 미세화 시에서도, 분리 영역에서의 기생 MOS를 통한 리크를 억제할 수 있어, 소점유 면적의 서브 디코더 소자를 실현할 수 있다.

본 발명은, 어시스트 게이트를 이용하는 AG-AND형 플래시 메모리에 적용함으로써, 고전압(절대값이 높은 전압)을 이용하는 환경에서도, 서브 디코더 소자에서의 리크 전류를 억제할 수 있어, 소점유 면적이면서 저소비 전류의 불휘발성 반도체 기억 장치를 실현할 수 있다.

그러나, 이 불휘발성 반도체 기억 장치로서는, 어시스트 게이트를 이용하는 AG-AND형 플래시 메모리에 한정되지 않고, 본 발명을 게이트 신호와 소스 신호의 조합에 의해 워드선을 구동하는 계층 디코드 구성을 갖는 불휘발성 반도체 기억 장치에 적용함으로써, 서브 디코더 회로의 소자의 특성을 열화시키지 않고, 레이아웃면적을 저감할 수 있다.

또한, 이 불휘발성 반도체 기억 장치는, 칩 단체의 기억 장치이어도 되고, 또한, 다른 프로세서 등의 로직과 동일 반도체 기판 상에 집적화되는 기억 장치이어도 된다.

본 발명을 상세히 설명하여 도시해 왔지만, 이는 예시를 위한 것일 뿐, 한정해서는 안 되며, 발명의 정신과 범위는 첨부된 청구의 범위에 의해서만 한정되는 것이 분명히 이해될 것이다.

서브 디코더 소자의 기판 영역의 전위를 소스 전위와 별개로 설정함으로써, 백 게이트 효과에 의해 기생 MOS에 의한 분리간 리크를 개선할 수 있다. 또한, 웰 전압의 조정을 행하는 것만으로, 분리 영역 하부의 웰 불순물 농도는 높게 하는 것은 요구되지 않기 때문에, 트랜지스터의 PN 접합의 내압이 열화되는 것을 회피할 수 있다.

Claims

행렬 형상으로 배열되는 복수의 메모리셀을 갖는 메모리셀 어레이,

각 메모리셀 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리셀이 접속되는 복수의 워드선,

각 워드선에 대응하여 배치되는 서브 디코드 소자를 포함하고, 소스 신호의 조(組) 및 게이트 신호의 조에 따라 워드선의 전압을 설정하는 서브 디코드 회로,

어드레스 신호에 따라 상기 소스 신호를 생성하는 블록 디코드 회로, 및

어드레스 신호에 따라 상기 게이트 신호를 생성하는 게이트 디코드 회로

를 포함하고,

상기 서브 디코드 소자 각각은,

각각이 게이트, 소스 및 드레인을 갖는 동일 도전형의 제1 및 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터의 게이트에 각각 상기 게이트 디코드 회로로부터의 제1 및 제2 게이트 신호가 공급되고, 상기 제1 및 제2 트랜지스터의 소스에, 각각, 상기 블록 디코드 회로로부터의 제1 및 제2 소스 신호가 공급되고, 상기 제1 및 제2 트랜지스터의 드레인이 공통으로 대응하는 워드선에 결합되고,

상기 서브 디코드 소자가 형성되는 기판 영역의 전압을, 상기 서브 디코드 소자의 트랜지스터의 소스 전위와 별개로 설정하는 기판 전위 설정 회로를 더 포함하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 메모리셀 어레이는 복수의 블록으로 분할되고,

상기 서브 디코드 회로도 블록에 대응하여 분할되고,

상기 기판 전위 설정 회로는, 각 블록 단위로 상기 서브 디코드 회로의 서브 디코드 소자의 기판 영역의 전압을 설정하는 웰 디코더를 포함하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 복수의 서브 디코드 소자는, 게이트에 대한 컨택트가 직선 형상으로 정렬하여 배치되고, 소스에 대한 컨택트가 직선 형상으로 배열되고, 또한 인접 서브 디코드 소자가 제2 트랜지스터의 소스 영역을 공유하도록 배치되는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 서브 디코드 소자는, 서로 분리 영역에 의해 분리되는 복수 열로 배치되고,

상기 불휘발성 반도체 기억 장치는, 상기 분리 영역 상에 배치되어 고정 전위로 설정되는 실드 배선을 더 포함하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 각 서브 디코드 소자는, 대응하는 메모리셀의 기억 데이터의 기입 및 소거 시에 기입용 고전압 및 소거용 고전압이 게이트에 인가되고,

상기 서브 디코드 회로에서, 상기 서브 디코드 소자는, 최인접 게이트에 병행하여 기입 또는 소거용의 고전압이 인가되지 않도록 복수 열로 정렬하여 배치되는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 각 서브 디코드 소자는, 대응하는 메모리셀의 기억 데이터의 기입 및 소거 시에 기입용 고전압 및 소거용 고전압이 게이트에 인가되고,

상기 서브 디코드 회로에서, 상기 서브 디코드 소자는, 기입 또는 소거용의 고전압이 인가되는 게이트에 최인접하는 게이트에는, 상기 고전압과 극성이 서로 다른 전압이 인가되도록 배치되는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 각 서브 디코드 소자는, 대응하는 메모리셀의 기억 데이터의 기입 및 소거 시에 기입용 고전압 및 소거용 고전압이 게이트에 인가되고,

상기 서브 디코드 회로에서, 서브 디코드 소자는, 최인접 게이트에는 종류가 서로 다른 고전압이 인가되도록 배치되고,

상기 서브 디코드 소자는 활성 영역 내에 배치되고, 그 활성 영역은 다른 활성 영역으로부터 분리되고,

상기 기입 또는 소거용 고전압은, 20V 이상이고,

인접 활성 영역 단부 사이 및 게이트-분리 영역 단부 사이는, 적어도 0.3㎛ 분리되는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 각 서브 디코드 소자는, 대응하는 메모리셀의 기억 데이터의 기입 및 소거 시에 기입용 고전압 및 소거용 고전압이 게이트에 인가되고,

상기 서브 디코드 회로에서, 서브 디코드 소자는, 최인접 게이트에는 종류가 서로 다른 고전압이 인가되도록 배치되고,

상기 서브 디코더 소자는, 게이트 전극의 폭의 범위에서 한 쪽 방향으로 겹쳐지고 상기 한 쪽 방향을 따라 정렬하여 배치되는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 제1 트랜지스터 및 제2 트랜지스터는, 게이트에 대한 컨택트가, 대향하는 게이트 단부에 형성되고,

상기 제1 트랜지스터의 게이트 컨택트에 접속되는 게이트 신호선과 상기 제2 트랜지스터의 게이트 컨택트에 접속되는 게이트 신호선에 의해 서브 디코더 소자군의 배치 영역이 규정되는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 서브 디코더 소자는, 각각에 서로 다른 조의 게이트 신호가 공급되는 복수 열로 배열되고,

각 서브 디코더 소자열에 있어서, 트랜지스터 형성용 활성 영역이 배치되고, 또한 상기 서브 디코더 소자에는 공통으로 상기 제2 소스 신호가 공급되고,

상기 활성 영역은,

상기 제2 소스 신호를 받는 제1 불순물 영역에 관하여 대칭적인 형상의 제1 및 제2 영역을 가지며, 상기 제1 및 제2 영역에 각각, 서브 디코더 소자가 형성되고, 동일한 활성 영역 내에 형성되는 서브 디코더 소자는, 상기 제1 불순물 영역을 공유하는 불휘발성 반도체 기억 장치.
제10항에 있어서,

인접 열의 서브 디코더 소자에서는, 활성 영역이 1개의 서브 디코더 소자분 어긋나게 배치되고, 활성 영역간 분리 영역과 제1 불순물 영역이 정렬하는 불휘발성 반도체 기억 장치.
제10항에 있어서,

인접 열의 서브 디코더 소자에서는, 상기 활성 영역의 레이아웃이 경영(鏡映) 대칭으로 되는 불휘발성 반도체 기억 장치.
제12항에 있어서,

상기 인접 열의 서브 디코더 소자에서, 상기 제1 트랜지스터에 결합되는 게이트 신호선이 인접하여 배치되는 불휘발성 반도체 기억 장치.
제10항에 있어서,

인접 열의 서브 디코더 소자에서는, 활성 영역의 레이아웃은 동일한 불휘발성 반도체 기억 장치.
제14항에 있어서,

상기 인접 열의 서브 디코더 소자에서, 상기 제1 트랜지스터의 게이트 전극에 결합되는 게이트 신호선과 상기 제2 트랜지스터의 게이트 전극에 결합되는 게이트 신호선이 교대로 하여 배치되는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 제1 및 제2 트랜지스터는, N채널 트랜지스터인 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 제1 및 제2 트랜지스터는, P채널 트랜지스터인 불휘발성 반도체 기억 장치.