CN110148432A - Nord存储阵列及其制造方法、存储器 - Google Patents

Abstract

本发明提供一种NORD存储阵列及其制造方法和一种存储器，所述存储阵列包括半导体衬底以及设置于半导体衬底内以及上面的多个存储单元、字线组、位线组以及多个擦除栅，其中存储单元沿行方向和列方向阵列排布，每个擦除栅位于相邻两条字线之间且被属于相邻列和相邻行的四个存储单元共用。本发明提供的NORD存储阵列中，设置了独立的擦除栅，从而不需要通过字线进行擦除操作，字线氧化层的厚度可以大幅度降低，进而有助于降低读电压，提高存储器的可靠性，此外，相较于字线来说，擦除栅和浮栅之间的耦合区域可以减小，有助于降低擦除电压。所述NORD存储阵列的制造方法用于形成上述NORD存储阵列。所述存储器包括上述NORD存储阵列。

Description

NORD存储阵列及其制造方法、存储器

技术领域

本发明涉及半导体制造领域，尤其是涉及一种NORD存储阵列及其制造方法和一种存储器。

背景技术

闪存是一种非易失性存储器，即断电数据也不会丢失。闪存因其具有便捷、存储密度高、可靠性好等优点，被广泛应用于手机、电脑、PDA、数码相机、优盘等移动和通讯设备中。

NORD闪存是现在市场上主要的非易失性存储器之一，传输效率很高，在1～4MB的小容量时具有很高的成本效益，但是较低的写入和擦除速度大大影响了它的性能。NORD闪存通常包括在半导体衬底上制作的存储阵列和位于存储阵列周围的逻辑器件。图1是现有的一种90nm NORD存储阵列的平面示意图。如图1所示，存储阵列包括阵列排布的多个存储单元110(NORD Cell)，每个存储单元110包括两个存储位111以及位于两个存储位111两侧的源漏区，每个存储位111均形成有浮栅和位于浮栅上方的控制栅。每一行的每个存储单元110的两个存储位111具有共用的字线WL(i)(i＝1、2、3、...、n，n为整数)，例如图1中第1行的六个存储单元共用字线WL(1)，第2行的六个存储单元共用字线WL(2)，第3行的六个存储单元共用字线WL(3)，依次类推。所述存储阵列还包括间隔设置的耦接至源漏区的位线BL(j)(j＝1、2、3、...、n，n为整数)，以及耦接至控制栅的控制栅线。

利用上述存储阵列，通过对连接至外部的控制栅线、字线WL(i)和位线BL(j)以及半导体衬底进行控制，可以利用每个存储单元的两个存储位实现数据的读取、编程和擦除。对于90nmNORD闪存，字线WL(i)除用于控制数据的读取外，还兼具擦除的用途，并且为了防止电子从浮栅中泄露，保证数据的存储(Data Retention)，通常将字线的氧化层设计得较厚(约120埃)，但是，较厚的字线氧化层会使得读电压偏高，例如可以达到4.6V～4.8V，读电压过高容易导致读取时多余的电子从字线进入浮栅而出现读出扰动(Read Disturb)。另外，现有设计中，字线WL(i)与对应存储单元110的浮栅之间的交叠(overlap)区A面积较大，使得浮栅和字线WL(i)之间的耦合系数(coupling ratio)较大，在擦除时，存储于浮栅中的电子隧穿至字线WL(i)所需的电压即擦电压偏高，例如可达到+8V和-7V，需要采用电压较高的供电器进行供电，对外围器件的击穿电压要求较高。

因此，现有的闪存结构尤其是90nm NORD闪存的设计还有待改进。

发明内容

为了克服现有NORD存储阵列的字线氧化层过厚的问题，本发明提供了一种NORD存储阵列及其制造方法和一种存储器。

根据本发明的一个方面，提供了一种NORD存储阵列，所述NORD存储阵列包括：

在半导体衬底上沿行方向和列方向阵列排布的多个存储单元，每个存储单元包括沿列方向设置的第一存储位和第二存储位以及第一源漏区和第二源漏区，所述第一源漏区位于第一存储位远离第二存储位一侧，所述第二源漏区位于第二存储位远离第一存储位一侧；

字线组，所述字线组包括多条字线，每条字线分隔同一行存储单元的所述第一存储位和所述第二存储位；

位线组，所述位线组包括多条位线，每条位线连接同一列存储单元的第一源漏区或第二源漏区；

其中，所述多个存储单元两列两列区隔并分组，每个存储单元组包括多个擦除栅，每个擦除栅位于相邻两条字线之间且被属于同一存储单元组的相邻列和相邻行的四个存储单元共用。

可选的，每个所述第一存储位设置有第一浮栅和位于第一浮栅上方的第一控制栅，每个所述第二存储位设置有第二浮栅和位于第二浮栅上方的第二控制栅，同一存储单元组中，属于相邻列和相邻行的四个存储单元具有设置于相邻两条字线之间的两个第一浮栅和两个第二浮栅，所述四个存储单元共用的擦除栅位于两个第一浮栅和两个第二浮栅之间。

可选的，每个所述擦除栅与所述半导体衬底之间形成有擦除栅氧化层，所述擦除栅氧化层还位于所述擦除栅与所述两个第一浮栅和两个第二浮栅之间。

可选的，所述NORD存储阵列还包括：

擦除栅线组，包括多条擦除栅线，每条擦除栅线连接相邻两列存储单元共用的擦除栅，或者，每条擦除栅线连接相邻两行存储单元共用的擦除栅。

可选的，每个所述存储单元组中，属于同一行的两个所述存储单元共用一个第二源漏区。

可选的，每个所述存储单元组连接有两条第一位线和一条第二位线，两条所述第一位线分别连接两列所述存储单元的第一源漏区，所述第二位线连接相邻两列所述存储单元共用的第二源漏区。

可选的，所述字线与所述半导体衬底之间形成有字线氧化层，所述字线氧化层的厚度为25埃～30埃。

根据本发明的另一方面，本发明还提供了一种存储器，所述存储器包括上述NORD存储阵列。

根据本发明的另一方面，本发明还提供了一种NORD存储阵列的制造方法，所述NORD存储阵列的制造方法包括：

提供半导体衬底；形成多个存储单元、字线组以及位线组，其中，多个存储单元沿行方向和列方向在所述半导体衬底上阵列排布，每个存储单元包括沿列方向设置的第一存储位和第二存储位以及第一源漏区和第二源漏区，所述第一源漏区位于第一存储位远离第二存储位一侧，所述第二源漏区位于第二存储位远离第一存储位一侧，其中，所述多个存储单元两列两列区隔并分组，每个存储单元组包括多个擦除栅；所述字线组包括多条字线，每条字线分隔同一行存储单元的所述第一存储位和所述第二存储位，每个擦除栅位于相邻两条字线之间且被属于同一存储单元组的相邻列和相邻行的四个存储单元共用，所述位线组包括多条位线，每条位线连接同一列存储单元的第一源漏区或第二源漏区。

可选的，形成所述存储单元以及所述字线组的方法包括：

沿远离所述半导体衬底的方向依次形成浮栅氧化层、浮栅材料层、极间介质层、控制栅材料层以及硬掩模层；形成贯穿所述硬掩模层以及控制栅材料层的多个第一沟槽，所述第一沟槽沿行方向延伸，在所述第一沟槽执行侧墙工艺，形成覆盖所述第一沟槽侧壁的第一侧墙；沿所述第一侧墙执行刻蚀工艺以形成多个第二沟槽，所述第二沟槽的底面暴露所述半导体衬底，所述第二沟槽的侧面暴露浮栅材料层的侧壁；执行LDD注入，对应于所述第二沟槽在所述半导体衬底中形成所述第一源漏区和第二源漏区；在所述第二沟槽内依次形成擦除栅氧化层以及擦除栅材料层，所述擦除栅氧化层覆盖所述半导体衬底和浮栅材料层的侧壁，所述擦除栅材料层与所述硬掩模层的上表面齐平；在所述擦除栅材料层上表面形成擦除栅帽盖层；

去除所述硬掩模层，形成多个第三沟槽，所述第三沟槽的侧壁覆盖有所述第一侧墙，所述第三沟槽的底面暴露所述控制栅材料层；在所述第三沟槽位置执行侧墙工艺及刻蚀工艺以形成所述第一存储位、第二存储位以及多个第四沟槽，所述第四沟槽的侧壁覆盖有第二侧墙，所述第四沟槽的底面暴露所述半导体衬底；在所述第四沟槽内依次形成字线氧化层和字线，所述字线的上表面与所述擦除栅材料层的上表面齐平；在所述字线的上表面形成字线帽盖层；以及

刻蚀所述擦除栅材料层，以形成所述多个擦除栅，并露出所述第一源漏区和所述第二源漏区；其中，每个所述第一存储位形成有第一浮栅和位于第一浮栅上方的第一控制栅，每个所述第二存储位形成有第二浮栅和位于第二浮栅上方的第二控制栅，同一存储单元组中，属于相邻列和相邻行的四个存储单元具有形成于相邻两条字线之间的两个第一浮栅和两个第二浮栅，所述四个存储单元共用的擦除栅位于两个第一浮栅和两个第二浮栅之间。

可选的，所述NORD存储阵列的制造方法还包括：

在所述半导体衬底上形成擦除栅线组，所述擦除栅线组包括多条擦除栅线，每条擦除栅线连接相邻两列存储单元共用的擦除栅，或者，每条擦除栅线连接相邻两行存储单元共用的擦除栅。

可选的，每条所述擦除栅线通过接触插塞与对应的擦除栅连接，每条所述位线通过接触插塞与对应的第一源漏区或第二源漏区连接，所述擦除栅线、所述位线以及所述字线均彼此隔离。

可选的，在所述字线的上表面形成字线帽盖层之后、刻蚀所述擦除栅材料层之前，在NORD存储阵列区域外的逻辑区形成逻辑器件的栅极；在形成所述擦除栅之后，包括以下步骤：

进行逻辑区的LDD注入，以形成逻辑区的漏源区；形成覆盖所述逻辑器件的栅极侧表面的侧墙；去除擦除栅帽盖层和字线帽盖层；以及在擦除栅、字线以及所述逻辑器件的栅极上表面形成金属硅化物。

本发明提供的NORD存储阵列中，设计了独立的擦除栅用于进行擦除操作，具有以下技术效果：

一方面，由于字线不再进行擦除操作，因此字线氧化层的厚度可以设计的较小，从而有助于降低读电压，提高存储器的可靠性；

另一方面，擦除栅形成于两列存储单元之间，其与单个浮栅之间的交叠区(即擦除隧穿区)相较于字线作为擦除栅时与浮栅之间的交叠区可以设计得较小，有助于降低擦电压，读电压和擦电压的降低也有助于降低了对存储阵列外的器件的设计难度；

再一方面，设置专门的擦除栅，使得擦除过程中在隧穿氧化层上产生的阻陷(trap)基本不会对沟道产生影响，有助于提高存储器件的寿命。

本发明提供的NORD存储阵列的制造方法可以在存储单元之间形成独立的擦除栅用于进行擦除操作，具有上述NORD存储阵列相同或类似的技术效果，并且与现有的闪存制造工艺兼容，例如可以用于90nm NORD闪存的制造工艺中，技术难度较低。

本发明提供的存储器，包括上述NORD存储阵列，具有上述NORD存储阵列相同或类似的技术效果。

附图说明

图1为现有的一种NORD存储阵列的平面示意图。

图2为本发明实施例的NORD存储阵列的平面示意图。

图3A至图3L为利用本发明实施例的NORD存储阵列的制造方法制作过程中的剖面示意图。

附图标记说明：

110、210-存储单元；111-存储位；211-第一存储位；212-第二存储位；213-第一源漏区；214-第二源漏区；220-擦除栅；300-半导体衬底；301-浮栅氧化层；302-浮栅材料层；303-极间介质层；304-控制栅材料层；305-硬掩模层；306-第一侧墙；307-擦除栅氧化层；308-擦除栅材料层；309-擦除栅帽盖层；310-第二侧墙；311-浮栅；312-控制栅；313-字线氧化层；314-字线；315-字线帽盖层；316-擦除栅硅化物层；317-字线硅化物层；321-第一沟槽；322-第二沟槽；323-第三沟槽；324-第四沟槽；331-逻辑栅氧化层；332-逻辑栅；333-逻辑栅侧墙；334-逻辑栅硅化物层；401-牺牲氧化层；402-光刻胶；3031-隧穿氧化层；3032-氮化层；3033-阻挡氧化层；3061-第一子侧墙；3062-第二子侧墙；3211-第一子沟槽；3212-第二子沟槽。

具体实施方式

下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

现有的NORD存储阵列中字线兼具擦写用途，导致字线氧化层设计得较厚，使得读电压偏高，可能导致多余的电子从字线进入浮栅而出现读出扰动；另外，由于字线与浮栅之间的交叠区较大，利用字线作为擦除栅实现擦除时，所需的电压即擦电压偏高，需要采用一些电压较高的供电器进行供电，导致对外围器件的击穿电压要求较高。为了解决上述问题，优化NORD存储阵列的结构和存储器性能，本发明提出了一种NORD存储阵列及其制造方法，不再利用字线进行擦除，可以避免字线的功能复用，从而有助于降低字线氧化层的厚度，降低读电压。此外，本发明还提供了一种包括所述NORD存储阵列的存储器。

图2为本发明实施例提供的NORD存储阵列的结构示意图，如图2所示，本实施例中，所述NORD存储阵列包括在半导体衬底内部和上面形成的多个存储单元、字线组、位线组以及擦除栅组。

所述半导体衬底具有存储阵列区以及逻辑区，本实施例主要对设置于存储阵列区的存储阵列进行描述。具体的，所述半导体衬底具有多个有源区(即AA区)和用于隔离所述多个有源区的隔离区(例如为STI隔离区)。

多个存储单元210沿行方向和列方向阵列排布，图2示出了其中的3行6列(即3*6)的存储单元210，每行示出了六个存储单元210，每列示出了三个存储单元210，其中，所述多个存储单元210两列两列区隔并分组，作为示例，本实施例中例如第1列和第2列的存储单元210为一个存储单元组，第3列和第4列的存储单元210为一个存储单元组，第5列和第6列的存储单元210为一个存储单元组。同一存储单元组设置有相邻的两列存储单元210。需要说明的是，图2仅作为示意，在其它实施例中，存储单元210的数量和排列也可以呈现为不同于图2的形式。

每个存储单元210包括第一存储位211、第二存储位212、第一源漏区213、第二源漏区214。具体的，每个存储单元210的第一存储位211和第二存储位212沿列方向并列排布，以便于同时存储两个比特的数据。在每个所述第一存储位211设置有第一浮栅和位于第一浮栅上方的第一控制栅，每个所述第二存储位212设置有第二浮栅和位于第二浮栅上方的第二控制栅。在本发明实施例中，定义位于第一存储位211远离第二存储位212一侧的为第一源漏区213，位于第二存储位212远离第一存储位211一侧的为第二源漏区214。

本实施例的NORD存储阵列中，字线组包括多条字线WL(i)(i＝1、2、3、...、n，n为整数)，每条字线WL(i)分隔第一存储位211和第二存储位212，字线WL(i)可以作为存储单元210内的晶体管的一个栅极，并且，第一存储位211和第二存储位212共用其间的字线WL(i)。以图2中3*6的NORD存储阵列为例，本实施例中，每一行的每个存储单元210的第一存储位211和第二存储位212共用字线WL(i)，例如第1行的六个存储单元210共用字线WL(1)，第2行的六个存储单元210共用字线WL(2)，第3行的六个存储单元210共用字线WL(3)。

本实施例的NORD存储阵列中，位线组包括多条位线，每条位线沿列方向延伸，可以通过位线插塞连接同一列存储单元210的第一源漏区213或连接同一列存储单元210的第二源漏区214，以控制存储单元210的源漏极输入，本实施例中，将连接同一列存储单元的第一源漏区213的位线称为第一位线BL0(a)(a＝1、2、3、...、n，n为整数)，而将连接同一列存储单元的第二源漏区214的位线称为第二位线BL1(b)(b＝1、2、3、...、n，n为整数)。

如图2所示，本实施例中，每个存储单元组设置有两列存储单元210，并连接有两条第一位线BL0(a)和一条第二位线BL1(b)，两条第一位线BL0(a)分别通过位线插塞连接两列存储单元210的第一源漏区213，此外，属于同一行和相邻两列的两个所述存储单元210可以具有共用的第二源漏区214，从而两列存储单元210可具有共用的第二位线BL1(b)，第二位线BL1(b)通过位线插塞连接相邻两列存储单元210共用的第二源漏区214。在存储阵列中，第一位线BL0(a)和第二位线BL1(b)沿行方向间隔设置。以图2中3*6的NORD存储阵列为例，第1行和第3行的存储单元210的第一源漏区与第一位线BL0(1)、BL0(2)、BL0(3)、BL0(4)、BL0(5)、BL0(6)连接，第1行和第3行的存储单元210的第二源漏区与第二位线BL1(1)、BL1(2)、BL1(3)连接，而第2行的存储单元210的第一源漏区213和第二源漏区214，与第1行和第3行的同列存储单元210共用位线BL0(a)和BL1(b)即可。

本实施例的NORD存储阵列中，在同一存储单元组形成有多个擦除栅220，每个擦除栅220位于相邻两条字线WL(i)之间且被属于相邻列和相邻行的四个存储单元210共用，此处的“被四个存储单元210共用”具体指的是，同一擦除栅会在四个存储单元210的擦除操作中被用到，更具体的，在这四个存储单元210对紧邻每个擦除栅220周围的四个存储位进行擦除操作时，均会利用同一擦除栅220作为擦除栅极。参照图2，紧邻每个擦除栅220周围的四个存储位包括围设的两个第一存储位211和两个第二存储位212。同一存储单元组中，属于相邻列和相邻行的四个存储单元210具有设置于相邻两条字线WL(i)之间的两个第一控制栅和两个第二控制栅，以及位于两个第一控制栅和两个第二控制栅下的两个第一浮栅和两个第二浮栅，所述四个存储单元210共用的擦除栅220位于两个第一控制栅和两个第二控制栅之间，即位于两个第一浮栅和两个第二浮栅之间。此外，每个所述擦除栅220与所述半导体衬底之间形成有擦除栅氧化层，所述擦除栅氧化层还位于所述擦除栅220与所述两个第一浮栅和两个第二浮栅之间，从而在擦除操作时，电子可以经擦除栅氧化层在浮栅与擦除栅220之间隧穿。优选的，擦除栅220在行方向上的宽度等于或略大于对应的两个第一浮栅或两个第二浮栅之间的间距，此外，擦除栅220在列方向上的宽度小于对应的位于同一列的第一控制栅和第二控制栅之间的间距，以便于在浮栅与擦除栅220之间形成适合的交叠区B范围，进而降低擦除电压。

本实施例中，所述NORD存储阵列包括擦除栅线组，所述擦除栅线组包括多条擦除栅线EL(c)(c＝1、2、3、...、n，n为整数)，如图2所示，每条擦除栅线EL(c)连接相邻两行存储单元210共用的擦除栅220，或者，在本发明另一实施例中，每条擦除栅线EL(c)连接相邻两列存储单元210共用的擦除栅220。图2示出的多条擦除栅线EL(c)中，每条擦除栅线EL(c)沿行方向延伸并位于相邻两行存储单元210之间，以连接相邻两行存储单元210共用的擦除栅220。具体的，擦除栅线EL(1)连接位于第1行和第2行的存储单元210之间的擦除栅220；擦除栅线EL(2)连接位于第2行和第3行的存储单元210之间的擦除栅220；擦除栅线EL(3)连接位于第3行和第4行(图中未示出)的存储单元210之间的擦除栅220。需要说明的是，为了使存储器正常工作，本实施例中所指的浮栅、控制栅、擦除栅220以及字线WL(i)、位线以及擦除栅线WL(c)均通过介质层相互隔离。

此外，本发明实施例的NORD存储阵列还可包括控制栅线组，所述控制栅线组包括多条控制栅线，每条控制栅线与位于同一行存储单元中的上述第一控制栅连接或第二控制栅连接。

利用上述NORD存储阵列，通过对字线WL(i)、第一位线BL0(a)、第二位线BL1(b)、擦除栅线EL(c)以及控制栅线的控制，可以对NORD存储阵列中每个存储单元的第一存储位213或第二存储位214进行数据的读取、编程和擦除操作。

本实施例提供的NORD存储阵列中，包括有独立的擦除栅220用于进行擦除操作，使得字线WL(i)不再进行擦除操作，具有以下技术效果：一方面，字线WL(i)与半导体衬底之间还形成有字线氧化层，由于字线WL(i)不再进行擦除操作，因此字线氧化层的厚度可以大幅度降低，例如可将字线氧化层的厚度设置在25埃-30埃范围，从而可以降低读电压，例如可以使读电压降低到1.5V，防止多余的电子进入第一浮栅或第二浮栅而出现读出扰动，提高存储器的可靠性；另一方面，擦除栅220形成于两列存储单元210之间，且擦除栅220的位置可以独立设置，从而与单个浮栅之间的交叠区222(即擦除隧穿区)相较于字线WL(i)作为擦除栅时与浮栅之间的交叠区可以明显减小，以降低擦电压，例如可达到+6V和-5V，从而直接采用3.3V的供电器进行供电即可，因而也降低了对存储阵列外的器件的击穿电压的要求；再一方面，设置专门的擦除栅220，使得擦除过程中在隧穿氧化层上产生的阻陷(trap)基本不会对沟道产生影响，有助于提高存储器件的寿命。

本实施例还包括一种存储器，所述存储器包括上述NORD存储阵列。所述存储器具体例如是包括上述NORD存储阵列的NORD闪存。上述NORD存储阵列例如可以应用于在90nm及以下技术节点的NORD闪存工艺中。本发明实施例提供的存储器具有上述NORD存储阵列相同或类似的技术效果。

本实施例还包括了一种制造上述NORD存储阵列的方法。所述存储阵列的制造方法包括以下步骤：

提供半导体衬底，所述半导体衬底具有多个有源区和用于隔离所述多个有源区的隔离区；

形成多个存储单元、字线组以及位线组，其中，多个存储单元沿行方向和列方向在所述半导体衬底上阵列排布，每个存储单元包括沿列方向设置的第一存储位和第二存储位以及第一源漏区和第二源漏区，所述第一源漏区位于第一存储位远离第二存储位一侧，所述第二源漏区位于第二存储位远离第一存储位一侧，其中，所述多个存储单元两列两列区隔并分组，每个存储单元组包括多个擦除栅；所述字线组包括多条字线，每条字线分隔同一行存储单元的所述第一存储位和所述第二存储位，每个擦除栅位于相邻两条字线之间且被属于同一存储单元组的相邻列和相邻行的四个存储单元共用，所述位线组包括多条位线，每条位线连接同一列存储单元的第一源漏区或第二源漏区。

图3A至图3L为利用本发明实施例的NORD存储阵列的制造方法制作过程中的剖面示意图。本实施例中提到的剖面例如是平行于图2中存储阵列有源区的列方向的剖面。下面结合图3A至图3L对NORD存储阵列的制造方法进行详细介绍。

本实施例中，半导体衬底300上定义有存储阵列区I和位于存储阵列区I以外的逻辑区II，存储阵列区I用于形成存储阵列，逻辑区II用于形成逻辑器件，所述逻辑器件与存储阵列连接以对所述存储阵列进行控制。

半导体衬底300的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。半导体衬底300还可以根据设计需求注入一定的掺杂离子以改变电学参数。在本实施例中，所述半导体衬底300为高压p阱，在存储阵列区I通过光刻和刻蚀形成有源区(AA)和隔离区(例如为STI)，结合图2，所述隔离区形成于相邻有源区之间，用于将相邻有源区隔开，由于其形成方向平行于图3A至图3L的剖面方向，因此未示出。

具体的，形成存储单元以及字线组的方法包括下列步骤：

步骤S1：沿远离半导体衬底的方向依次形成浮栅氧化层、浮栅材料层、极间介质层、控制栅材料层以及硬掩模层；

步骤S2：形成贯穿所述硬掩模层以及控制栅材料层的多个第一沟槽，所述第一沟槽沿行方向延伸，在所述第一沟槽执行侧墙工艺，形成覆盖所述第一沟槽侧壁的第一侧墙；

步骤S3：沿所述第一侧墙执行刻蚀工艺以形成多个第二沟槽，所述第二沟槽的底面暴露所述半导体衬底，所述第二沟槽的侧面暴露浮栅材料层的侧壁；

步骤S4：执行LDD注入，对应于第二沟槽在半导体衬底中形成第一源漏区和第二源漏区；

步骤S5：在所述第二沟槽内依次形成擦除栅氧化层以及擦除栅材料层，所述擦除栅氧化层覆盖所述半导体衬底和浮栅材料层的侧壁，所述擦除栅材料层与所述硬掩模层的上表面齐平；

步骤S6：在擦除栅材料层上表面形成擦除栅帽盖层；

步骤S7：去除硬掩模层，形成多个第三沟槽，第三沟槽的侧壁覆盖有第一侧墙，第三沟槽的底面暴露控制栅材料层；

步骤S8：在第三沟槽位置执行侧墙工艺及刻蚀工艺以形成第一存储位、第二存储位以及多个第四沟槽，第四沟槽的侧壁覆盖有第二侧墙，第四沟槽的底面暴露半导体衬底；

步骤S9：在第四沟槽内依次形成字线氧化层和字线，字线的上表面与擦除栅材料层的上表面齐平；

步骤S10：在字线的上表面形成字线帽盖层；

步骤S11：刻蚀擦除栅材料层，以形成多个擦除栅，并露出第一源漏区和第二源漏区。

结合图3A，首先执行步骤S1：沿远离所述半导体衬底300的方向依次形成浮栅氧化层301、浮栅材料层302、极间介质层303、控制栅材料层304以及硬掩模层305。浮栅氧化层301、浮栅材料层302、极间介质层303、控制栅材料层304以及硬掩模层305同时形成于存储单元区I和逻辑区II。

所述浮栅氧化层301例如为氧化硅，浮栅材料层302例如为掺杂多晶硅，极间介质层303例如为二氧化硅、氮化硅或氮氧化硅或它们的组合，本实施例中，所述极间介质层303优选为ONO层，包括沿远离所述半导体衬底300表面的方向依次叠加形成的隧穿氧化层3031、氮化层3032以及阻挡氧化层3033；控制栅材料层304例如是掺杂多晶硅，硬掩模层305例如是氮化硅、氮化钛或碳化硅。

其中，形成浮栅氧化层301、浮栅材料层302、极间介质层303、控制栅材料层304以及硬掩模层305的工艺包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD(HDPCVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)或其他适合的沉积工艺，此外，浮栅氧化层301和极间介质层303的形成方法还可以包括热氧化、RTA(快速热退火)、ISSG(原位蒸汽生成)、DPN(脱耦等离子体氮化)或其他适合的工艺。

结合图3B，接着执行步骤S2：形成贯穿所述硬掩模层以及控制栅材料层的多个第一沟槽，所述第一沟槽沿行方向延伸，在所述第一沟槽执行侧墙工艺，形成覆盖所述第一沟槽侧壁的第一侧墙。

具体的，结合图2，所述第一沟槽321对应于每一列中相邻两个存储单元210彼此靠近的第一存储位211和第二存储位212的外边缘限定的区域。具体的，所述第一沟槽321包括第一子沟槽3211和第二子沟槽3212，执行的侧墙工艺包括两步，分别形成第一子侧墙3061、第二子侧墙3062。

首先形成第一子沟槽3211，可以先通过光刻定义出要形成第一子沟槽3211的区域，然后通过例如干法刻蚀在存储单元区I形成第一子沟槽3211，所述第一子沟槽3211暴露出控制栅材料层304的上表面。逻辑区II由于光刻形成的保护，不会受到影响。

然后，在第一子沟槽3211执行侧墙工艺，形成覆盖硬掩模层305侧壁的第一子侧墙3061。其形成方式例如包括：先沉积侧墙材料；然后通过CMP去除位于硬掩模层305上表面的部分；最后刻蚀去除第一子沟槽3211中心部分的侧墙材料，暴露出控制栅材料层304的上表面，并仅在第一字沟槽3211侧壁留下一层较薄的侧墙材料，作为第一子侧墙3061。

接着，以剩余硬掩模层305和第一子侧墙3061为阻挡，利用例如干法刻蚀去除暴露出的控制栅材料层304，停止在极间介质层303，形成第一子沟槽3221，暴露出极间介质层303的上表面。此时，由于硬掩模层305的阻挡，逻辑区II也不受影响。

然后按照与形成第一子侧墙3061类似的工艺形成覆盖第一子侧墙3061、控制栅材料层305侧面的第二子侧墙3062。

本实施例中，第一子侧墙3061及第二子侧墙3062例如是氧化硅。第一子侧墙3061及第二子侧墙3062的侧墙材料的沉积方法包括化学气相沉积、物理气相沉积、原子层沉积、高密度等离子CVD、金属有机CVD、等离子体增强CVD或其他适合的沉积工艺沉积。

结合图3C，接着执行步骤S3：沿所述第一侧墙执行刻蚀工艺以形成多个第二沟槽，所述第二沟槽的底面暴露所述半导体衬底，所述第二沟槽的侧面暴露浮栅材料层的侧壁。

以剩余硬掩模层305和第一侧墙306为阻挡，沿所述第一侧墙306刻蚀去除暴露出的极间介质层303及其下方的浮栅材料层302、浮栅氧化层301，形成第二子沟槽3222，暴露出半导体衬底300表面以及浮栅材料层302的侧壁。为了保护半导体衬底300，通过干法刻蚀去除一部分浮栅氧化层301，剩余的浮栅氧化层301通过湿法清洗去除。此时，由于硬掩模层305的阻挡，逻辑区II也不受影响。

结合图3D，接着执行步骤S4：执行LDD注入，对应于第二沟槽322在所述半导体衬底300中形成第一源漏区213和第二源漏区214。

以第一侧墙306为阻挡，对第二沟槽322暴露出的半导体衬底300进行LDD注入，在半导体衬底300上形成第一源漏区213和第二源漏区214，图3D中所述第一源漏区213和第二源漏区214的形成位置与图2对应。此外，本实施例中，所述半导体衬底300为高压p阱，故所述LDD注入为n型注入。

结合图3E，接着执行步骤S5：在所述第二沟槽内依次形成擦除栅氧化层以及擦除栅材料层，所述擦除栅氧化层覆盖所述半导体衬底和浮栅材料层的侧壁，所述擦除栅材料层与所述硬掩模层的上表面齐平。

擦除栅氧化层307覆盖第二沟槽322暴露出的半导体衬底300的表面，以及浮栅材料层302的侧壁。擦除栅材料层308填充第二沟槽322。擦除栅氧化层307例如是氧化硅，擦除栅材料层308例如是多晶硅。擦除栅氧化层307和擦除栅材料层308的形成工艺例如是化学气相沉积、物理气相沉积、原子层沉积、高密度等离子CVD、金属有机CVD、等离子体增强CVD。在形成擦除栅材料层308时，先沉积多晶硅，然后通过化学机械平坦化(CMP)去除硬掩模层305上方的多晶硅，使擦除栅材料层308与硬掩模层305的上表面齐平。

结合图3F，接着执行步骤S6：在擦除栅材料层308上表面形成擦除栅帽盖层309。

擦除栅帽盖层309用于保护擦除栅材料层308，例如是氧化硅，形成方法可以是热氧化、RTA(快速热退火)、ISSG(原位蒸汽生成)、DPN(脱耦等离子体氮化)或其他适合的工艺。

结合图3G，接着执行步骤S7：去除硬掩模层305，形成多个第三沟槽323，所述第三沟槽323的侧壁覆盖有第一侧墙306，所述第三沟槽323的底面暴露控制栅材料层304。

由于逻辑区II上方也覆盖有硬掩模层305，因此，为了不对逻辑区II产生影响，首先进行光刻，形成覆盖逻辑区II的图案化的光刻胶层402。然后在光刻胶层402以及擦除栅帽盖层309的阻挡下利用例如干法刻蚀去除存储阵列区I的硬掩模层305，形成多个第三沟槽323，暴露出控制栅材料层304。

结合图2和图3H，接着执行步骤S8：在第三沟槽323位置执行侧墙工艺及刻蚀工艺以形成第一存储位211、第二存储位212以及多个第四沟槽324，第四沟槽324的侧壁覆盖有第二侧墙310，第四沟槽324的底面暴露半导体基底300。

继续在擦除栅帽盖层309的阻挡下利用例如干法刻蚀对浮栅氧化层301、浮栅材料层302、极间介质层303和控制栅材料层304进行刻蚀，其中，为了保护半导体衬底300，干法刻蚀完后浮栅氧化层301还剩余一部分，将此剩余部分通过湿法刻蚀去除，形成第四沟槽324，第四沟槽324的底面暴露半导体基底300。经过刻蚀后，剩余的浮栅材料层302形成浮栅311，包括位于第四沟槽324两侧的第一浮栅和第二浮栅。剩余的控制栅材料层304形成控制栅312，包括位于第四沟槽324两侧的第一控制栅和第二控制栅。第四沟槽324两侧相互叠加的第一浮栅和第一控制栅形成图2中存储单元210的第一存储位211，第二浮栅和第二控制栅形成图2中存储单元210的第二存储位212。

然后采用与第一子侧墙3061类似的材料和工艺形成覆盖四沟槽324侧壁的第二侧墙310。

此外，为了对逻辑区II进行阻挡，在逻辑区II上方例如形成有牺牲氧化层401，所述牺牲氧化层401例如在步骤S7中进行光刻之前就已经形成在逻辑区II的硬掩模层305上方。

结合图3I，接着执行步骤S9：在第四沟槽324内依次形成字线氧化层313和字线314，所述字线314的上表面与擦除栅材料层308的上表面齐平。

字线氧化层313例如是氧化硅，通过例如热氧化、RTA(快速热退火)、ISSG(原位蒸汽生成)、DPN(脱耦等离子体氮化)或其他适合的工艺在第四沟槽324暴露出的半导体基底300表面形成。然后采用与擦除栅材料层308类似的材料和工艺填充第四沟槽324剩余空间，并通过化学机械平坦化去除位于擦除栅材料层308上面的部分，形成字线314。结合图2和图3I，图3I中字线314对应于图2中字线WL(i)，字线314沿行方向延伸，并分隔同一行存储单元210的第一存储位211和第二存储位213。

结合图3J，接着执行步骤S10：在字线314的上表面形成字线帽盖层315。

字线帽盖层314用于保护字线314，例如是氧化硅，形成方法可以是热氧化、RTA(快速热退火)、ISSG(原位蒸汽生成)、DPN(脱耦等离子体氮化)或其他适合的工艺。

此时，在逻辑区II形成逻辑器件的栅极。主要包括：进行光刻，定义出逻辑区II，刻蚀去除逻辑区II的半导体基底300上形成的浮栅氧化层301、浮栅材料层302、极间介质层303、控制栅材料层304以及硬掩模层305，并通过例如热氧化、RTA(快速热退火)、ISSG(原位蒸汽生成)、DPN(脱耦等离子体氮化)或其他适合的工艺重新在半导体基底300上形成逻辑栅氧化层331；然后沉积多晶硅，并进行刻蚀，形成逻辑器件的栅极，也即逻辑栅332。

结合图3K，接着执行步骤S11：刻蚀擦除栅材料层308，以形成所述多个擦除栅220，并露出第一源漏区213和第二源漏区214。

首先进行光刻，定义要去除的擦除栅材料层308的区域，结合图2和图3K，所述要去除擦除栅材料层308的区域为擦除栅材料层308中要形成擦除栅220以外的区域，也即，擦除栅材料层308中位于相邻存储单元组之间的区域及位于每一存储单元组中靠近每一存储单元组两侧边缘的部分区域。然后进行例如干法刻蚀，去除多余的擦除栅材料层308，形成多个擦除栅220。在去除擦除栅材料层308的区域，露出第一源漏区213和第二源漏区214。

图3K中的剖面例如平行于存储阵列的列方向，且通过擦除栅材料层308去除区域的其中一个剖面，擦除栅319以及擦除栅帽盖层309上的斜线代表此剖面没有擦除栅319以及擦除栅帽盖层309，但可以透过此剖面观察到位于此剖面内侧的擦除栅319以及擦除栅帽盖层309。

继续结合图2和图3K，通过本发明实施例形成的存储单元以及字线组中，每个第一存储位211形成有第一浮栅和位于第一浮栅上方的第一控制栅，每个第二存储位212形成有第二浮栅和位于第二浮栅上方的第二控制栅，在同一存储单元组，属于相邻列和相邻行的四个存储单元210具有形成于相邻两条字线314之间的两个第一浮栅和两个第二浮栅，擦除栅220位于两个第一浮栅和两个第二浮栅之间。

此外，结合图3L，在形成擦除栅220后，本发明实施例提供的NORD存储阵列的制造方法还包括：

进行逻辑区II的LDD注入，形成逻辑区II的漏源区；

采用与第一子侧墙3061类似的材料和工艺形成覆盖逻辑栅332侧表面的侧墙333；以及

去除擦除栅帽盖层309和字线帽盖层315，在擦除栅220、字线314以及逻辑栅332上表面分别形成金属硅化物，形成擦除栅硅化物层316、字线硅化物层317以及逻辑栅硅化物层334，以便在其中形成接触插塞和其他导电结构相连。

结合图2和图3L，本发明实施例提供的NORD存储阵列的制造方法还包括：在半导体衬底300上形成擦除栅线组，擦除栅线组包括多条擦除栅线EL(c)，每条擦除栅线EL(c)通过形成在擦除栅硅化物层316上的接触插塞连接相邻两列存储单元210共用的擦除栅220，或者，在本发明另一实施例中，每条擦除栅线EL(c)通过形成在擦除栅硅化物层316上的接触插塞连接相邻两行存储单元210共用的擦除栅220；在去除擦除栅材料层308后露出的第一源漏区213和第二源漏区214上形成接触插塞，分别与第一位线BL0(a)和第二位线BL1(b)连接。所述擦除栅线EL(c)、所述第一位线BL0(a)和第二位线BL1(b)以及所述字线314均彼此隔离。

本发明提供的NORD存储阵列的制造方法可以在存储单元之间形成独立的擦除栅用于进行擦除操作，具有上述NORD存储阵列相同或类似的技术效果，并且与现有的闪存制造工艺兼容，例如可以用于90nm NORD闪存的制造工艺中，此外，增加的光罩层数少，技术难度较低。

上述仅为本发明的优选实施例，并非对本发明权利范围的限定。任何本领域技术领域的技术人员，在不脱离本发明的精神和范围内，都可以对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明的保护范围之内。

Claims (13)

1.一种NORD存储阵列，其特征在于，包括：

在半导体衬底上沿行方向和列方向阵列排布的多个存储单元，每个存储单元包括沿列方向设置的第一存储位和第二存储位以及第一源漏区和第二源漏区，所述第一源漏区位于第一存储位远离第二存储位一侧，所述第二源漏区位于第二存储位远离第一存储位一侧；

字线组，所述字线组包括多条字线，每条字线分隔同一行存储单元的所述第一存储位和所述第二存储位；

位线组，所述位线组包括多条位线，每条位线连接同一列存储单元的第一源漏区或第二源漏区；

其中，所述多个存储单元两列两列区隔并分组，每个存储单元组包括多个擦除栅，每个擦除栅位于相邻两条字线之间且被属于同一存储单元组的相邻列和相邻行的四个存储单元共用。

2.如权利要求1所述的NORD存储阵列，其特征在于，每个所述第一存储位设置有第一浮栅和位于第一浮栅上方的第一控制栅，每个所述第二存储位设置有第二浮栅和位于第二浮栅上方的第二控制栅，同一存储单元组中，属于相邻列和相邻行的四个存储单元具有设置于相邻两条字线之间的两个第一浮栅和两个第二浮栅，所述四个存储单元共用的擦除栅位于两个第一浮栅和两个第二浮栅之间。

3.如权利要求2所述的NORD存储阵列，其特征在于，每个所述擦除栅与所述半导体衬底之间形成有擦除栅氧化层，所述擦除栅氧化层还位于所述擦除栅与所述两个第一浮栅和两个第二浮栅之间。

4.如权利要求1所述的NORD存储阵列，其特征在于，还包括：

擦除栅线组，包括多条擦除栅线，每条擦除栅线连接相邻两列存储单元共用的擦除栅，或者，每条擦除栅线连接相邻两行存储单元共用的擦除栅。

5.如权利要求1所述的NORD存储阵列，其特征在于，每个所述存储单元组中，属于同一行和相邻两列的两个所述存储单元共用一个第二源漏区。

6.如权利要求5所述的NORD存储阵列，其特征在于，每个所述存储单元组连接有两条第一位线和一条第二位线，两条所述第一位线分别连接两列所述存储单元的第一源漏区，所述第二位线连接相邻两列所述存储单元共用的第二源漏区。

7.如权利要求1至6任一项所述的NORD存储阵列，其特征在于，所述字线与所述半导体衬底之间形成有字线氧化层，所述字线氧化层的厚度为25埃～30埃。

8.一种存储器，其特征在于，包括如权利要求1至7任一项所述的NORD存储阵列。

9.一种NORD存储阵列的制造方法，其特征在于，包括：

提供半导体衬底；以及

形成多个存储单元、字线组以及位线组，其中，多个存储单元沿行方向和列方向在所述半导体衬底上阵列排布，每个存储单元包括沿列方向设置的第一存储位和第二存储位以及第一源漏区和第二源漏区，所述第一源漏区位于第一存储位远离第二存储位一侧，所述第二源漏区位于第二存储位远离第一存储位一侧，其中，所述多个存储单元两列两列区隔并分组，每个存储单元组包括多个擦除栅；所述字线组包括多条字线，每条字线分隔同一行存储单元的所述第一存储位和所述第二存储位，每个擦除栅位于相邻两条字线之间且被属于同一存储单元组的相邻列和相邻行的四个存储单元共用，所述位线组包括多条位线，每条位线连接同一列存储单元的第一源漏区或第二源漏区。

10.如权利要求9所述的NORD存储阵列的制造方法，其特征在于，形成所述存储单元以及所述字线组的方法包括：

沿远离所述半导体衬底的方向依次形成浮栅氧化层、浮栅材料层、极间介质层、控制栅材料层以及硬掩模层；

形成贯穿所述硬掩模层以及控制栅材料层的多个第一沟槽，所述第一沟槽沿行方向延伸，在所述第一沟槽执行侧墙工艺，形成覆盖所述第一沟槽侧壁的第一侧墙；

沿所述第一侧墙执行刻蚀工艺以形成多个第二沟槽，所述第二沟槽的底面暴露所述半导体衬底，所述第二沟槽的侧面暴露浮栅材料层的侧壁；

执行LDD注入，对应于所述第二沟槽在所述半导体衬底中形成所述第一源漏区和第二源漏区；

在所述第二沟槽内依次形成擦除栅氧化层以及擦除栅材料层，所述擦除栅氧化层覆盖所述半导体衬底和浮栅材料层的侧壁，所述擦除栅材料层与所述硬掩模层的上表面齐平；

在所述擦除栅材料层上表面形成擦除栅帽盖层；

去除所述硬掩模层，形成多个第三沟槽，所述第三沟槽的侧壁覆盖有所述第一侧墙，所述第三沟槽的底面暴露所述控制栅材料层；

在所述第三沟槽位置执行侧墙工艺及刻蚀工艺以形成所述第一存储位、第二存储位以及多个第四沟槽，所述第四沟槽的侧壁覆盖有第二侧墙，所述第四沟槽的底面暴露所述半导体衬底；

在所述第四沟槽内依次形成字线氧化层和字线，所述字线的上表面与所述擦除栅材料层的上表面齐平；

在所述字线的上表面形成字线帽盖层；以及

刻蚀所述擦除栅材料层，以形成所述多个擦除栅，并露出所述第一源漏区和所述第二源漏区；

其中，每个所述第一存储位形成有第一浮栅和位于第一浮栅上方的第一控制栅，每个所述第二存储位形成有第二浮栅和位于第二浮栅上方的第二控制栅，同一存储单元组中，属于相邻列和相邻行的四个存储单元具有形成于相邻两条字线之间的两个第一浮栅和两个第二浮栅，所述四个存储单元共用的擦除栅位于两个第一浮栅和两个第二浮栅之间。

11.如权利要求9所述的NORD存储阵列的制造方法，其特征在于，还包括：

在所述半导体衬底上形成擦除栅线组，所述擦除栅线组包括多条擦除栅线，每条擦除栅线连接相邻两列存储单元共用的擦除栅，或者，每条擦除栅线连接相邻两行存储单元共用的擦除栅。

12.如权利要求11所述的NORD存储阵列的制造方法，其特征在于，每条所述擦除栅线通过接触插塞与对应的擦除栅连接，每条所述位线通过接触插塞与对应的第一源漏区或第二源漏区连接，所述擦除栅线、所述位线以及所述字线均彼此隔离。

13.如权利要求9所述的NORD存储阵列的制造方法，其特征在于，在所述字线的上表面形成字线帽盖层之后、刻蚀所述擦除栅材料层之前，在NORD存储阵列区域外的逻辑区形成逻辑器件的栅极；在形成所述擦除栅之后，包括以下步骤：

进行逻辑区的LDD注入，以形成逻辑区的漏源区；

形成覆盖所述逻辑器件的栅极侧表面的侧墙；

去除擦除栅帽盖层和字线帽盖层；以及

在擦除栅、字线以及所述逻辑器件的栅极上表面形成金属硅化物。