CN100481400C - 高密度小型存储器阵列的系统及其制造方法 - Google Patents
高密度小型存储器阵列的系统及其制造方法 Download PDFInfo
- Publication number
- CN100481400C CN100481400C CNB2007100021421A CN200710002142A CN100481400C CN 100481400 C CN100481400 C CN 100481400C CN B2007100021421 A CNB2007100021421 A CN B2007100021421A CN 200710002142 A CN200710002142 A CN 200710002142A CN 100481400 C CN100481400 C CN 100481400C
- Authority
- CN
- China
- Prior art keywords
- memory array
- layer
- oxide
- transistor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 238000000034 method Methods 0.000 claims abstract description 52
- 210000000746 body region Anatomy 0.000 claims description 31
- 238000005516 engineering process Methods 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 19
- 238000003860 storage Methods 0.000 claims description 18
- 238000002347 injection Methods 0.000 claims description 7
- 239000007924 injection Substances 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 229910000420 cerium oxide Inorganic materials 0.000 claims description 6
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000002784 hot electron Substances 0.000 claims description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims 15
- 229910000449 hafnium oxide Inorganic materials 0.000 claims 5
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims 5
- 239000000463 material Substances 0.000 claims 5
- 150000004767 nitrides Chemical class 0.000 claims 5
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 238000002955 isolation Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 56
- 230000008569 process Effects 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000009826 distribution Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000007667 floating Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000003491 array Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000006396 nitration reaction Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- -1 phosphonium ion Chemical class 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000013517 stratification Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种包含垂直存储器单元的存储器阵列，在单元之间不需要任何的隔绝层。因此，可形成一种非常小型化、高密度的存储器阵列。存储器阵列中的每一存储器单元则配置为每单元可储存四位数据。多阶电荷技术则用以增加每个单元的位数，进而增加存储器阵列的密度。
Description
技术领域
本发明涉及存储器件，更具体地，涉及可提供高密度及小型化的多位的存储器单元阵列。
背景技术
以电可擦除可编程只读存储器(EEPROMs)为基础的闪存是可再次编程的非易失性存储器，现今已普遍存在于各种计算机系统中，以储存数据。此种计算机系统包含传统桌上型、笔记型计算机系统、以及便携式计算机系统，例如手机、个人数字助理(personal digitalassistance)，以及其它便携式通讯系统。典型的电可擦除可编程只读存储器的数据储存器件是浮动栅极，例如具有电绝缘的场效晶体管(FET)，或控制源极和漏极区之间的电传导的晶体管。数据则经由浮动栅极上所储存的电荷以及源极和漏极区之间所产生的导电率呈现。
传统闪存存储器件对于尺寸大小及连续生长密度的要求越加严格。还存在有降低传统闪存存储器件成本的压力。当传统闪存存储器件的密度增加时，和/或者当传统闪存存储器件成本降低时，其市场便会扩大。举例而言，当传统闪存存储器件价格降低时，便会出现新的闪存存储器件的应用。由于密度提高以及价格降低则使得需求量的上升，进而形成需要更小、更高密度、以及更便宜的闪存存储器件的需求。
通常，采用与其它类型的半导体存储器件相同方式的微缩(scaling)工艺，已经可以降低闪存存储器件的价格以及增加其密度。换而言之，随着半导体工艺设备的改良，能够在硅晶片上解析出较小的特征，以在固定大小的硅区域上产生较小的存储器单元及更多的位。固定硅区域上具有更多位，可使每位的存储器密度增高，而成本降低。过去十至二十年来，使用微缩工艺技术，已经大大降低了传统闪存存储器件单元的尺寸。
微缩工艺通常对包含存储器单元的晶体管尺寸造成影响。更具体地，微缩通常减小单元晶体管的栅极及沟道长度。然而，在不增加器件的寄生源极/漏极结电容的情况下，就无法将栅极及沟道长度减小到超过临界值(critical value)，从而导致负面效应，其称为短沟道效应。短沟道效应包含导致器件负面表现的热载流子损害，以及源极和漏极间的穿通(punch)。因此，在增加密度方面微缩工艺有其限制。此外，增加微缩对于器件表面则有负面效应。
改善器件表现的方法之一是降低单元晶体管的结电容。为了降低结电容，沟道长度需要足够大到避免短沟道效应，但显而易见地，较大的沟道长度会限制单元晶体管尺寸的减少或微缩。因此，微缩及器件表现的目标通常不一致，进而限制了微缩可达到的效益。
与微缩相较，多阶电荷(Multi-Level Charge，MLC)技术可更进一步增加密度获益及减少尺寸。多阶电荷在晶体管单元的浮动栅极中储存多个电荷阶。每一阶相当于单元中的多个位。因此，每个单元可储存更多的位，进而增加密度，并降低尺寸。
然而，传统闪存存储器件的应用仍需更进一步增加密度，以降低尺寸及成本。也必须培养新的技术以满足所增加新应用的需求。
发明内容
一种包含垂直存储器单元的存储器阵列，在单元之间不需任何的隔绝层。因此，可形成一种非常小型化高密度的存储器阵列。
一方面，存储器阵列中的每个存储器单元则构建成每个单元可储存四位数据。
另一方面，多位技术则用以增加每个单元的位数，进而增加存储器阵列的密度。
本发明的特征、外观及实施例将在实施方式中详细描述。
附图说明
本发明所述的特征、外观及实施例则与附图结合，其中：
图1显示垂直存储器单元的实施例；
图2显示包含符合实施例的垂直单元的存储器阵列；
图3显示一种对图2阵列的第一晶体管结构中一位进行编程的方法；
图4显示一种对图2阵列的第一晶体管结构中第二位进行编程的方法；
图5显示一种对图2阵列的第一晶体管结构中一位进行擦除的方法；
图6显示一种对图2阵列的第一晶体管结构中第二位进行擦除的方法；
图7显示一种对图2阵列进行块擦除的方法；
图8显示一种读取图2阵列的第一晶体管结构中一位的方法；
图9A显示符合实施例的图2阵列制造过程；
图9B系显示符合实施例的图2阵列制造过程；
图9C系显示符合实施例的图2阵列制造过程；
图9D系显示符合实施例的图2阵列制造过程；以及
图10显示可用于图2阵列的多阶电荷(MLC)技术的实施例。
【主要器件符号说明】
100 半导体衬底 102 沟槽
104 第一源极/漏极区 106 第二源极/漏极区
108 公共源极/漏极区 110 氧化硅层
114 氧化硅层 116 栅极导电层
118 主体(body) 120 主体
200 存储器阵列 202 单元
201 单元 204 主体区
206 漏极区 208 源极线
210 氧化物-氮化物-氧化物层 212 多晶硅栅极区
214 氧化物-氮化物-氧化物层 216 主体区
218 漏极区 220 氧化物-氮化物-氧化物层
222 栅极层 224 氧化物-氮化物-氧化物层
226 漏极区 228 主体区
230 p型衬底 236 漏极接触
240 位 250 电荷
252 电荷 904 氧化层
902 氮化硅层 906 氧化层
908 氧化层 910 沟槽
912 沟槽 914 储存层
924 热氧化层 926 热氧化层
928 薄氧化层 930 厚氮化硅层
1002 临界电压 1004 临界电压
1006 临界电压 1008 临界电压
11 数据模式 10 数据模式
01 数据模式 00 数据模式
具体实施方式
下文详述了密集闪存存储器单元阵列的实施例，包含每个单元可储存四位的垂直存储器单元。换而言之，单元晶体管形成垂直般的结构。即晶体管沟道亦呈垂直方向。因此，可如下所述调整沟道长度，以达成所需的结电容并提升器件表现。此种提升不需增加器件的整体尺寸，亦不需影响存储器阵列密度。
本申请案专利权人共同拥有的美国专利No.6,486,028描述了垂直闪存存储器单元。美国专利No.6,486,028的图6则为在此所述的图1。图1是描述垂直单元结构的构建实施例。参照图1，提供半导体衬底100。可使用传统光刻及蚀刻工艺，在半导体衬底100中形成沟槽102。如图1所示，利用离子注入在衬底100中形成第一源极/漏极区104，以及第二源极/漏极区106。如图所示，亦可利用离子注入在衬底100中形成公共源极/漏极区108。举例而言，可将传统注入工艺已知剂量及能量阶的氟化硼、砷、或磷离子注入源极/漏极区104，106及108。
可在衬底100及沟槽102上形成捕捉或介电层。举例而言，捕捉层包含氧化物-氮化物-氧化物(ONO)层，其中氮化硅层112包夹在两氧化硅层110及114之间。栅极导电层116则形成在衬底100之上，并如图示，在氧化物-氮化物-氧化物层上填满沟槽102。
因此，如图1所示的单元包含双重晶体管结构。栅极导电层116则作为两个晶体管结构的栅极。接着，剩余的第一晶体管结构则从主体118上的氧化物-氮化物-氧化物层形成，在适当的条件下，沟道则形成在主体118内，介于源极/漏极区104，及公共源极/漏极区108之间。第二晶体管结构的剩余部分则接着由位于栅极导电层116之下、以硅衬底100形成的主体120之上的氧化物-氮化物-氧化物层形成。在适当的条件下，沟道则形成于主体120内，介于源极/漏极区106，及公共源极/漏极区108之间。
当对栅极导电层116、源极/漏极区104及106、以及公共源极/漏极区108提供合适的编程电压时，可将电荷捕捉入双重晶体管结构的氮化层112中。在实施例中，每个晶体管结构则配置成可储存两位。因此，如图1所示的单元可将四位的数据储存在一起。
美国专利No.6,486,028则详述用于形成图1所示结构的工艺。尽管此工艺并未于此详述，但是在此将美国专利No.6,486,028引入作为参考。
图2显示与图1所述相关，包含垂直结构的存储器阵列实施例。如图1所述的结构，包含存储器阵列200的单元可在每个单元中储存四位，以产生小型高密度存储器阵列。用以构建存储器阵列200的单元不需与图1所述的单元一致。因此，用以构建存储器阵列200的单元及图1所述单元间的差异显见如以下的叙述。然而，可理解的是，这种差异是注入特性。此外，所示的存储器阵列200分别包含两个单元202，201。然而，可理解的是，在此所述的系统及方法可应用于包含任意数目单元的存储器阵列，以及图2所例示的两个单元。因此，图2实施例不应被看作是限制在此所述的用于包含任何特定数目的单元阵列的系统及方法。
每个单元202及201包含两个垂直晶体管结构，每个晶体管结构用以储存两位240的数据。因此，所示的每个单元为四位单元。因此，单元201包含由多晶硅栅极区212所构建而成的第一晶体管结构，多晶硅栅极区212利用氧化物-氮化物-氧化物层210与主体区204分离。第一晶体管结构亦包含在p型衬底230中注入的源极线208及漏极区206。单元201还包含第二晶体管结构，该第二晶体管结构包含以氧化物-氮化物-氧化物层214从主体区216分隔的控制栅极区212。第二晶体管结构亦包含源极线208及漏极区218。
单元202包含两个垂直晶体管结构，其中第一个结构从以氧化物-氮化物-氧化物层220从主体区216分隔的控制栅极层222构建而成。单元202的第一晶体管结构亦包含漏极区218及位于源极线208的源极区。因此，可知单元202的第一晶体管结构及单元201的第二晶体管结构使用相同的漏极区218、主体216、源极区及源极线208。反之，传统存储器阵列的单元阵列中，单元之间则包含隔绝层。由于存储器阵列200不需这种隔绝结构，因此，以在此所述的系统及方法可实现较高密度及更小型阵列。单元202的第二晶体管结构包含以氧化物-氮化物-氧化物层224从主体区228所分离的控制栅极区222。在源极线208下，第二晶体管结构还包含漏极区226及源极区。
图3至图8显示编程、擦除及读取存储器阵列200中单元的方法。尽管图3至图8涉及编程、擦除及读取存储器阵列200的特定系统，当所理解的是，其它和/或更进一步的系统亦可应用于存储器阵列200。
参照图3，是利用所述沟道热电子技术，用电荷250对第一位进行编程的方法。如图3所述的实施例，对控制栅极区212提供8伏特的编程电压，然而仅对漏极区206经由漏极接触236提供5伏特的编程电压。源极区则接地或为0伏特，如同主体区204。同时，控制栅极区222则接地或为0伏特，如同主体区216。未选择单元的漏极区218及源极区则可浮置。对栅极区212、漏极区206、主体区204、及源极线202所提供的编程电压则使沟道形成在氧化物-氮化物-氧化物区域210下的主体204中，以及使电荷累积在氧化物-氮化物-氧化物层210中的氮化层中。累积电荷250会产生使晶体管结构改变的临界电压。可在读取操作的过程中检测到这种临界电压的改变。上述电压皆为近似值或仅为例示。因此，所述电压不应受到在此所述方法的任一特定电压的局限，也可以根据注入使用其它电压。
图4是根据在此所述的系统及方法，由电荷252呈现对数据第二位进行编程的过程。在图4中，沟道热电子方法再次用以储存电荷。然而，当所理解的是，可根据在此所述的系统及方法，使用其它方式储存电荷250及252。
首先，可对控制栅极区212提供8伏特的编程电压，以及对源极区208提供5伏特的编程电压。接着，源极区206则接至0伏特，如同主体区204。同时，控制栅极区222则接至0伏特，如同主体区216，而漏极区218则可浮置。主体区216接至0伏特，如同主体区216，而未选择阵列的源极区则可浮置。对控制栅极区212、漏极区206、主体区204、以及源极线208所提供的编程电压则使沟道形成在主体204中介于漏极区206及源极区208之间。沟道热电子效应则将电子捕捉入氧化物-氮化物-氧化物层210中的氮化层中，进而形成电荷252。因此，所述电压不应受到在此所述方法的任一特定电压的局限，也可以根据注入使用其它电压。
相近的电压可接着提供至连结的控制栅极区、漏极区、主体区及源极区，以根据需求在存储器单元200中储存剩余的电荷。应该注意的是，图3及图4示出的相关的特定编程电压仅为示范之用。因此，图3与图4所提供的例示不应视为对在此所述方法及系统的任一特定电压的限制，也可以在所述方法及系统之中使用其它电压。
图5则显示利用价电子带到传导带的热空穴技术，存储器单元200的擦除操作。因此，当连结漏极区206至+5伏特时，可将控制栅极区212连结至-5伏特，进而将电荷250移除。在擦除操作时，源极区及主体区204连结至0伏特。当漏极区218浮置并且未选择单元的源极区连结至2伏特时，控制栅极区222则如主体区216而连结至0伏特。上述电压皆为近似值并仅为例示之用。因此，所述电压不应受到在此所述方法的任一特定电压的局限，也可以根据注入使用其它电压。
在图6中，可利用价电子带到传导带的热空穴技术，在源极区连结至+5伏特时，将控制栅极区212连结至-5伏特，进而移除电荷252。漏极区206及主体区204可接着连接至0伏特。对于未选择的单元，当漏极区218连接至2伏特时，控制栅极区222亦可连接至0伏特。当移除电荷252时，未选择源极区及主体区216可接着连接至0伏特。此外，上述电压皆为近似值并仅为例示之用。因此，所述电压不应受到在此所述方法的任一特定电压的局限，也可以根据注入使用其它电压。
图7则显示利用富特-诺得翰(Fowler-Nordheim)技术进行擦除操作的另一实施例。图7所显示的富特-诺得翰技术可用以块擦除操作。因此，当主体区216及204连接至+7伏特时，控制栅极区222及212可连结至-7伏特。漏极区218、206以及源极区亦可浮置，以在块擦除时移除电荷。此外，上述电压皆为近似值并仅为例示之用。因此，所述电压不应受到在此所述方法的任一特定电压的局限，也可以根据注入使用其它电压。
图8涉及电荷或者位250的读取操作。因此，为了读取位250，当将1.6伏特的读取电压提供至源极区时，可对控制栅极区212提供5伏特的读取电压。漏极区206及主体204可接着连接至0伏特。当漏极区218及未选择单元的源极区可浮置时，未选择单元的控制栅极222亦可如主体区216连接至0伏特。接着，所述的供应电压会根据电荷250所产生的临界电压，产生流经垂直晶体管结构的电流。可检测此电流以确定是否有出现电荷250。可提供类似的读取电流以检测存储器阵列200中的剩余位。再次，上述电压都是近似值并仅用于示例。因此，所述电压不应受到在此所述方法的任一特定电压的局限，也可以根据注入使用其它电压。
再次，应该理解的是图3至图8所述的电压仅用于示例，所述的系统及方法不应被视为市队特定编程、擦除及/或读取电压的局限。
图9A至图9D显示根据在此所述的系统及方法的实施例，构建存储器阵列200的流程。在图9A至图9D中，器件符号则维持与图1至图8相同。如图9A所示，可利用P型衬底230构建存储器阵列200。可利用光阻定义源极线208及注入掩膜。源极线208可利用如在美国专利No.6,486,028中所熟知的注入技术进行注入。如图示，氧化层904及氮化硅层902可沉积在主体区204、216及228上方。光阻则可定义字线沟槽及蚀刻掩膜。因此，字线沟槽及蚀刻掩膜可在衬底230中形成沟槽910及912。
沟槽910及912可沿着分别包含氧化层906、908，氮化硅层914、920，及氧化层916、922的介电层排列。接着，沟槽910及912可以采用栅极多晶硅层212及222填充。传统回蚀刻过程则在形成介电层后进行。
参照图9B，可使用所熟知的技术，移除氧化层904及硅化层902，并在控制栅极多晶硅区222及212上采用热氧化形成热氧化层924及926。接着则沉积薄氧化层928及厚氮化硅层930，以形成掩膜，覆盖主体区204、216及228的P+隔绝注入。
参照图9C，在注入及形成P+隔绝区204、206及208后，则在P+隔绝区上沉积高密度氧化硅(HDP oxide)，并可移除厚氮化硅层930。
参照图9D，可移除氧化硅，以进行单元临界(P-)注入及n+浅漏极注入。接着，层间介电层(ILD)沉积及传统光刻及蚀刻工艺则用以定义金属触点232、234及236。进而，以掩膜上的定义为基础，进行金属接触232、234及236的沉积。
应该注意的是，实际上储存层914可如所述经由多晶硅、氮化硅所形成，或者氧化铝(Al2O3)、氧化铪(HfO2)、氧化铈(CeO2)或其它高-K(介电常数)金属所形成。此外，利用主体区204、216及228中的较长的沟道长度，在此所述的系统及方法可具有较高的读取或编程电流。由于可按比例使栅极区212、222的宽度达到所需小型化和/或密度，因此也可以实现最小单元尺寸。应当注意的是，存储器阵列201、202包含使用单一多晶硅过程的4位单元，及在具有阵列200的单元之间不需隔绝结构。因此，可以实现较小的和/或较高密度的存储器擦除。
多阶电荷(MLC)技术则可更进一步增加存储器单元200密度。举例而言，利用可使每单元具有4位的结构变成每单元16位。相对于数字储存器件，多阶电荷(MLC)技术具有利用闪存单元为模拟储存器件的特性。换言之，闪存存储器单元储存的是电荷而不是位。利用受控编程技术，可在浮动栅极上放置精确数量的电荷，例如储存层914。在单一晶体管结构上准确的放置电荷(例如四种电荷状态之一或一个范围)可储存多个位。举例而言，每一种电荷状态与2位数据模式结合。可参见图10所示。
图10则显示多阶电荷(MLC)晶体管结构的临界电压分布。第一分布1002与擦除状态有关。在擦除之后，单元就可编程为三个编程状态之一，分别以临界电压1004、1006、1008分布代表。接着，由分布1002、1004、1006及1008所呈现的每一状态则映射为到数据模式11。举例而言，与分布1002结合的状态则可映射到数据模式11，与分布1004结合的状态则可映射到数据模式10，与分布1006结合的状态则可映射到数据模式01，与分布1008结合的状态则可映射到数据模式00。
因此，利用多阶电荷(MLC)技术，可增加存储器阵列200每个单元的位，进而增加存储器阵列200的密度。当多阶电荷(MLC)技术与垂直晶体管结构以及去除单元之间的隔绝层结合时，例如由于低晶体管结电容，则可达到具有高性能及相当高的密度的存储器阵列。
本发明不应该受到所示实施例的限制。本领域技术人员能够对本发明进行其它的修改及润饰，特别是，所有具有实质上等同于本发明的组合或新技术特征，都不会脱离本发明的精神范围，也就是落在本发明的权利要求及其等价物的范围之内。
Claims (37)
1.一种制造垂直存储器阵列的方法，所述方法包含：
提供衬底；
在所述衬底中形成第一沟槽；
在所述衬底中形成第二沟槽；
在所述衬底中进行离子注入，以在所述第一及第二沟槽之间形成接合(joint)漏极区；
在所述衬底及所述第一沟槽上形成电荷捕捉结构；
在所述衬底及所述第二沟槽上形成电荷捕捉结构；
进行离子注入以便在所述第一和第二沟槽间形成接合主体区；以及
在所述第一及第二沟槽中形成多晶硅栅极层。
2、如权利要求1所述的方法，其中，所述电荷捕捉结构包含第一介电层，电荷捕捉层，以及第二介电层。
3、如权利要求1所述的方法，其中，形成所述捕捉层包括形成至少包含氮化物、氧化铝、氧化铪或氧化铈其中之一的层。
4、如权利要求1所述的方法，其中，形成所述捕捉层包括形成包含高介电常数材料的层。
5、如权利要求1所述的方法，还包含进行离子注入以形成公共源极线。
6、如权利要求1所述的方法，还包含在所述衬底中进行离子注入，以在每一个所述第一及第二沟槽的外侧上形成漏极区。
7、如权利要求6所述的方法，还包含进行离子注入，以在所述第一沟槽的外侧及所述第二沟槽的外侧上形成主体区。
8、如权利要求1所述的方法，还包含配置所述第一及第二沟道的深度，以使其达到所需的沟道长度。
9、如权利要求8所述的方法，其中，选取所述所需沟道长度，以实现所需的读取或编程电流。
10、如权利要求1所述的方法，还包含配置所述第一及第二沟槽的宽度，以实现所需的栅极宽度。
11、如权利要求10所述的方法，其中，选取所述所需栅极宽度，以实现所需的单元尺寸。
12、一种存储器阵列，包含：
包含第一多个晶体管结构的第一垂直存储器单元；
包含第二多个晶体管结构的第二垂直存储器单元；
介于所述第一及第二存储器单元之间的接合漏极区；以及
介于所述第一及第二存储器单元之间的接合主体区。
13、如权利要求12所述的存储器阵列，其中，所述第一及第二多个晶体管结构中的每一个被配置为用以储存多个位的数据。
14、如权利要求12所述的存储器阵列，其中，所述第一及第二多个晶体管结构中的每一个被配置为用以储存两个位的数据。
15、如权利要求12所述的存储器阵列，其中，所述第一及第二多个晶体管结构中的每一个利用多阶电荷技术来储存多个位的数据。
16、如权利要求12所述的存储器阵列，其中，所述第一及第二多个晶体管结构中的每一个是硅-氧化物-氮化物-氧化物-硅(SONOS)晶体管结构。
17、如权利要求12所述的存储器阵列，其中，所述第一及第二垂直存储器单元被配置为每个单元可储存四位的数据。
18、如权利要求12所述的存储器阵列，其中，所述第一及第二垂直存储器单元被配置为每个单元可储存十六位的数据。
19、如权利要求12所述的存储器阵列，其中，所述第一垂直存储器单元包含第一晶体管结构，所述第一晶体管结构包括：
公共源极区；
主体区，其设置在所述公共源极区上；
第一漏极区，其设置在所述主体区上；
电荷捕捉结构，其设置在所述公共源极区上，且与所述主体区及所述第一漏极区相邻；以及
传导栅极区，其设置在所述电荷捕捉结构上。
20、如权利要求19所述的存储器阵列，其中，所述电荷捕捉结构包含第一介电层、电荷捕捉层、以及第二介电层。
21、如权利要求19所述的存储器阵列，其中，所述电荷捕捉结构至少包含氮化物、氧化铝、氧化铪或氧化铈其中之一。
22、如权利要求19所述的存储器阵列，其中，所述电荷捕捉层包含高介电常数材料。
23、如权利要求19所述的存储器阵列，其中，所述第一垂直存储器单元包含第二晶体管结构，所述第二晶体管结构包括：
所述公共源极区；
所述接合主体区，其设置在所述公共源极区上；
所述接合漏极区，其设置在所述接合主体区上；
第二电荷捕捉层，其设置在所述公共源极区上，且与所述接合主体区及所述接合漏极区相邻；以及
所述传导栅极区，其设置在所述第二电荷捕捉层上。
24、如权利要求23所述的存储器阵列，其中，所述第二电荷捕捉层包含氧化物-氮化物-氧化物(ONO)层。
25、如权利要求23所述的存储器阵列，其中，所述第二捕捉层至少包含氮化物、氧化铝、氧化铪或氧化铈其中之一。
26、如权利要求23所述的存储器阵列，其中，所述第二捕捉层包含高介电常数材料。
27、如权利要求23所述的存储器阵列，其中，所述第二垂直存储器单元包含第一晶体管结构，所述第一晶体管结构包括：
所述公共源极区；
所述接合主体区，其设置在所述公共源极区上；
所述接合漏极区，其设置在所述接合主体区上；
第三电荷捕捉层，其设置在所述公共源极区上，且与所述接合主体区及所述接合漏极区相邻；以及
第二传导栅极区，其设置在所述第三电荷捕捉层上。
28、如权利要求27所述的存储器阵列，其中，所述第三电荷捕捉层包含氧化物-氮化物-氧化物(ONO)层。
29、如权利要求27所述的存储器阵列，其中，所述第三捕捉层至少包含氮化物、氧化铝、氧化铪或氧化铈其中之一。
30、如权利要求27所述的存储器阵列，其中，所述第三捕捉层包含高介电常数材料。
31、如权利要求23所述的存储器阵列，其中，所述第二垂直存储器单元包含第一晶体管结构，所述第一晶体管结构包括：
公共源极区；
第二主体区，其设置在所述公共源极区上；
第二漏极区，其设置在所述主体区上；
第四电荷捕捉层，其设置在所述公共源极区上，且与所述第二主体区及所述第二漏极区相邻；以及
第二传导栅极区，其设置在所述第四电荷捕捉层上。
32、如权利要求31所述的存储器阵列，所述第四电荷捕捉层包含氧化物-氮化物-氧化物(ONO)层。
33、如权利要求31所述的存储器阵列，其中，所述第四捕捉层至少包含氮化物、氧化铝、氧化铪或氧化铈其中之一。
34、如权利要求31所述的存储器阵列，其中，所述第四捕捉层包含高介电常数材料。
35、如权利要求12所述的存储器阵列，其中，所述第一及第二多个晶体管结构可利用沟道热电子技术进行编程。
36、如权利要求12所述的存储器阵列，其中，所述第一及第二多个晶体管结构可利用价电子带到传导带的热空穴技术进行擦除。
37、如权利要求12所述的存储器阵列，其中，所述第一及第二晶体管结构可利用富特-诺得翰技术进行块擦除。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/327,792 | 2006-01-06 | ||
| US11/327,792 US7608886B2 (en) | 2006-01-06 | 2006-01-06 | Systems and methods for a high density, compact memory array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101005050A CN101005050A (zh) | 2007-07-25 |
| CN100481400C true CN100481400C (zh) | 2009-04-22 |
Family
ID=38233240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2007100021421A Active CN100481400C (zh) | 2006-01-06 | 2007-01-04 | 高密度小型存储器阵列的系统及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7608886B2 (zh) |
| CN (1) | CN100481400C (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8848442B2 (en) * | 2006-03-06 | 2014-09-30 | Sandisk Il Ltd. | Multi-bit-per-cell flash memory device with non-bijective mapping |
| US7388781B2 (en) | 2006-03-06 | 2008-06-17 | Sandisk Il Ltd. | Multi-bit-per-cell flash memory device with non-bijective mapping |
| JP2008192804A (ja) * | 2007-02-05 | 2008-08-21 | Spansion Llc | 半導体装置およびその製造方法 |
| US7795673B2 (en) * | 2007-07-23 | 2010-09-14 | Macronix International Co., Ltd. | Vertical non-volatile memory |
| US20120181600A1 (en) * | 2007-08-17 | 2012-07-19 | Masahiko Higashi | Sonos flash memory device |
| KR101030974B1 (ko) | 2008-08-21 | 2011-05-09 | 서울대학교산학협력단 | 수직 게이트를 갖는 4비트 메모리 셀 및 이를 이용한 노아 플래시 메모리 어레이와 그 제조방법 |
| CN102222524B (zh) * | 2010-04-14 | 2014-07-16 | 旺宏电子股份有限公司 | 记忆胞的操作方法 |
| TWI426600B (zh) * | 2010-05-13 | 2014-02-11 | Macronix Int Co Ltd | 記憶胞的操作方法 |
| US9773922B1 (en) * | 2016-10-28 | 2017-09-26 | United Microelectronics Corp. | Memory device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105453B2 (ja) * | 1989-07-13 | 1995-11-13 | 株式会社東芝 | 半導体記憶装置のセル構造 |
| US5936274A (en) | 1997-07-08 | 1999-08-10 | Micron Technology, Inc. | High density flash memory |
| US5973356A (en) | 1997-07-08 | 1999-10-26 | Micron Technology, Inc. | Ultra high density flash memory |
| US6580124B1 (en) * | 2000-08-14 | 2003-06-17 | Matrix Semiconductor Inc. | Multigate semiconductor device with vertical channel current and method of fabrication |
| JPWO2003028112A1 (ja) * | 2001-09-20 | 2005-01-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置及びその製造方法 |
| US6486028B1 (en) | 2001-11-20 | 2002-11-26 | Macronix International Co., Ltd. | Method of fabricating a nitride read-only-memory cell vertical structure |
| US6853587B2 (en) * | 2002-06-21 | 2005-02-08 | Micron Technology, Inc. | Vertical NROM having a storage density of 1 bit per 1F2 |
| US7050330B2 (en) | 2003-12-16 | 2006-05-23 | Micron Technology, Inc. | Multi-state NROM device |
| US7269072B2 (en) * | 2003-12-16 | 2007-09-11 | Micron Technology, Inc. | NROM memory cell, memory array, related devices and methods |
| US7163863B2 (en) * | 2004-06-29 | 2007-01-16 | Skymedi Corporation | Vertical memory cell and manufacturing method thereof |
-
2006
- 2006-01-06 US US11/327,792 patent/US7608886B2/en active Active
-
2007
- 2007-01-04 CN CNB2007100021421A patent/CN100481400C/zh active Active
-
2009
- 2009-09-17 US US12/561,395 patent/US8178407B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8178407B2 (en) | 2012-05-15 |
| US7608886B2 (en) | 2009-10-27 |
| CN101005050A (zh) | 2007-07-25 |
| US20100009504A1 (en) | 2010-01-14 |
| US20070161193A1 (en) | 2007-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100481400C (zh) | 高密度小型存储器阵列的系统及其制造方法 | |
| US10847533B2 (en) | Three-dimensional structured memory devices | |
| US7838362B2 (en) | Method of making an embedded trap direct tunnel non-volatile memory | |
| US6740927B1 (en) | Nonvolatile memory capable of storing multibits binary information and the method of forming the same | |
| US20080002475A1 (en) | Non-volatile memory devices having a vertical channel and methods of manufacturing such devices | |
| TW200837887A (en) | Trench memory structures and operation | |
| US8653581B2 (en) | HTO offset for long Leffective, better device performance | |
| US8779503B2 (en) | Nonvolatile semiconductor memory | |
| CN1992235A (zh) | Nor型闪存单元阵列及其制造方法 | |
| CN113437080B (zh) | 闪存单元及其制造方法 | |
| US20110169069A1 (en) | Hto offset and bl trench process for memory device to improve device performance | |
| CN1992233A (zh) | 具有垂直分裂栅结构的闪存装置及其制造方法 | |
| CN113689893A (zh) | 闪存阵列 | |
| CN113707205A (zh) | 闪存阵列的擦除方法 | |
| CN1215565C (zh) | 形成浮动栅存储单元的存储器阵列自对准法和存储器阵列 | |
| KR20010045232A (ko) | 플래시 메모리 셀 및 그 제조방법 | |
| US20240355396A1 (en) | Flash memory cell, writing method and erasing method therefor | |
| CN102610617A (zh) | 一种多比特sonos闪存单元、阵列及操作方法 | |
| US7718491B2 (en) | Method for making a NAND Memory device with inversion bit lines | |
| KR100917816B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| CN116634768A (zh) | 一种nor型存储组及其制备方法、存储芯片 | |
| JP2024532599A (ja) | フラッシュメモリセルならびにその製造方法、書き込み方法、及び消去方法 | |
| CN117916805A (zh) | 薄膜铁电晶体管的三维nor存储器串阵列 | |
| KR20100018875A (ko) | 플래시 메모리 소자의 제조방법 | |
| KR20100078876A (ko) | 플래시 메모리 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |