JP2000049238A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 多値データを記憶する不揮発性半導体記憶装
置の、データ書き込み後におけるセル電流値のばらつき
を低減し、電流値差を明確にすることにより、多値デー
タの読み出しを容易にするとともに、データ書き込みか
ら製品完成までに要する時間を短くすることができる不
揮発性半導体記憶装置の製造方法を提供する。 【解決手段】 ２値又は多値データを書き込むために、
非晶質層を、又は非晶質層と多結晶層等のウエハ上成膜
をスルーして、メモリーセルトランジスタのチャネル領
域へ不純物を導入し、しきい値電圧又は電流値を制御す
るイオン注入工程であって、該イオン注入工程における
データ書き込みのためのイオン注入工程１回につき、レ
ジストマスクの再コーティングを行わずに２回続けてイ
オン注入する２重打ち込みイオン注入を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法に係り、特に、不揮発性情報を記憶する半導体
記憶装置における、多値データの書き込み方法に関する
ものである。

【０００２】

【従来の技術】マスクＲＯＭの高集積化を図るために、
記憶する情報を多値とする技術が提案されている。例え
ば、ＮＯＲ型メモリーセル構造のマスクＲＯＭにおい
て、しきい値電圧Ｖ _t を制御するためのイオン注入工程
及びそのホトリソグラフィー工程の組合せを、ウエハプ
ロセス中で複数回行い、ＭＯＳＦＥＴのしきい値電圧Ｖ
_t をメモリーセルトランジスタごとに変えることで、多
値データの記憶が可能である。すなわち、４値の情報を
記憶しようとするのであれば、チャネル領域のＰ型不純
物濃度を４通りとしてしきい値電圧Ｖ_t がそれぞれ異な
る４つのＮｃｈメモリーセルトランジスタを形成する。
そして、その結果、４種類のセル電流が、多値データと
して読み出されることになる。

【０００３】

【発明が解決しようとする課題】一方、マスクＲＯＭで
は、最終的なデータの書き込みから製品出荷までの時
間、すなわち、ＴＡＴ（納期：ターン・アラウンド・タ
イム）を製品の性格上短くしたい。そのため、その様な
マスクＲＯＭの場合、多値データ書き込み工程をウエハ
プロセスのできるだけ後半に設定し、例えば、セルトラ
ンジスタのゲート電極上から、あるいは中間絶縁膜上か
ら、あるいはメタル層間絶縁膜上等からしきい値電圧Ｖ
_t 制御用不純物をイオン注入する必要がある。

【０００４】ところが、ウエハ上の成膜の膜厚にばらつ
きがあると、ＬＳＩチップ内でイオン注入後のセル電流
値にもばらつきが発生する。そのため、多値データを記
憶したメモリーセルトランジスタごとのセル電流値差が
不安定となり、多値情報の読み出しが困難となる。従
来、この読み出しの困難さが、多値情報記憶デバイスの
製品化を妨げていた。

【０００５】本発明は、上記問題点を除去し、多値デー
タを記憶する不揮発性半導体記憶装置の、データ書き込
み後におけるメモリーセルトランジスタごとのセル電流
値のばらつきを低減し、電流値差を明確にすることによ
り、多値データの読み出しを容易にするとともに、デー
タ書き込みから製品完成までに要する時間を短くするこ
とができる不揮発性半導体記憶装置の製造方法を提供す
ることを目的とする。

【０００６】

【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕マスクプログラム方式により２値又は多値データ
をメモリーセルトランジスタに記憶する不揮発性半導体
記憶装置の製造方法において、２値又は多値データを書
き込むために、非晶質層、又は非晶質層と多結晶層等の
ウエハ上成膜をスルーして、メモリーセルトランジスタ
のチャネル領域へ不純物を導入し、しきい値電圧又は電
流値を制御するイオン注入工程であって、このイオン注
入工程におけるデータ書き込みのためのイオン注入工程
１回につき、レジストマスクの再コーティングを行わず
に２回続けてイオン注入する２重打ち込みイオン注入を
行うようにしたものである。

【０００７】〔２〕上記〔１〕記載の不揮発性半導体記
憶装置の製造方法において、前記データ書き込みのため
のイオン注入工程１回につき、１回目と２回目のイオン
注入との間にエネルギー差を設定し、前記データ書き込
みのためのイオン注入工程１回につき、２回のイオン注
入による重ね合わせのプロファイルが２つのピークをも
つようにしたものである。

【０００８】〔３〕上記〔２〕記載の不揮発性半導体記
憶装置の製造方法において、前記２つのピークの谷底
が、メモリーセルトランジスタのゲート酸化膜／シリコ
ン基板界面付近に一致するようにエネルギー差を設定す
るようにしたものである。 〔４〕上記〔２〕記載の不揮発性半導体記憶装置の製造
方法において、前記２回のイオン注入による重ね合わせ
のプロファイルが２つのピークをもち、それら２つのピ
ーク濃度が基板深さ方向に対してフラットな分布となる
ように、１回目と２回目のイオン注入との間にドーズ量
差を設定するようにしたものである。

【０００９】〔５〕マスクプログラム方式により２値又
は多値データをメモリーセルトランジスタに記憶する不
揮発性半導体記憶装置の製造方法において、２値又は多
値データを書き込むために、非晶質層、又は非晶質層と
多結晶層等のウエハ上成膜をスルーして、メモリーセル
トランジスタのチャネル領域へ不純物を導入し、しきい
値電圧又は電流値を制御するイオン注入工程であって、
このイオン注入工程におけるデータ書き込みのためのイ
オン注入工程１回につき、レジストマスクの再コーティ
ングを行わずに３回続けてイオン注入する３重打ち込み
イオン注入を行うようにしたものである。

【００１０】〔６〕上記〔５〕記載の不揮発性半導体記
憶装置の製造方法において、前記データ書き込みのため
のイオン注入工程１回につき１回目と２回目と３回目の
イオン注入との間にエネルギー差を設定し、前記データ
書き込みのためのイオン注入工程１回につき、２回のイ
オン注入による重ね合わせのプロファイルが２つのピー
クをもち、それらピークの谷底が基板界面付近に一致
し、かつ２つのピーク濃度が基板深さ方向に対してフラ
ットな分布となるように、まず２重打ち込みイオン注入
を行い、さらに、これに続けて３回目のイオン注入を行
い、そのピークが基板界面付近に一致するようにエネル
ギー量を設定し、界面より浅い深さにピークが位置する
イオン注入よりは濃く、界面より深い深さにピークが位
置するイオン注入よりは薄くドーズ量を設定するように
したものである。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。まず、本発明の第１実施例について
説明する。 （１）まず、マスクＲＯＭのメモリーセルトランジスタ
となるＭＯＳＦＥＴを形成するために、シリコンウエハ
基板を熱酸化し、ゲート酸化膜を形成する。

【００１２】ただし、ＲＯＭデータ書き込み前のメモリ
ーセルトランジスタに対するしきい値電圧Ｖ_t 制御用Ｐ
型不純物は、既に、ゲート酸化膜下にイオン注入されて
いるものとする。また、このデータ書き込み前のメモリ
ーセルトランジスタを、ここではＥＭＯＳ₀ 〔ＥＭＯ
Ｓ：エンハンスメント形ＭＯＳＦＥＴ〕と呼ぶ。 （２）ポリシリコン／ＷＳｉｘから成るポリサイド構造
のゲート電極を、メモリーセル領域内に形成する。

【００１３】（３）イオン注入に対するプロテクト用と
して、熱酸化膜をウエハ表面に生成した後に、ゲート電
極をセルフアラインマスクとして利用し、砒素をイオン
注入する。次いで、熱拡散を行うことにより、ソース・
ドレインｎ⁺ 拡散層を形成する。 （４）セルトランジスタ形成後、ゲート電極上に中間絶
縁膜を生成する。

【００１４】（５）ホトリソグラフィー及びエッチング
技術によって、この中間絶縁膜に接続孔を形成する。 （６）次に、第１メタル配線用金属膜が生成されるが、
前記の接続孔を通じて、この金属膜とセルトランジスタ
のｎ⁺ 拡散層が接続する。 （７）第１メタル配線用金属膜は、ホトリソグラフィー
及びエッチング技術によって、第１メタル配線としてパ
ターニングされ、中間絶縁膜上に配置される。

【００１５】（８）更に、メタル層間絶縁膜を生成す
る。ただし、第１メタル配線はゲート電極上に位置せ
ず、少なくともゲート電極上では、中間絶縁膜とメタル
層間絶縁膜は互いに直接接触しており、それらの境界に
金属膜は一切存在しないものとする。 （９）メタル層間絶縁膜上に、第２メタル用バリア金属
膜を生成する。

【００１６】（１０）この第２メタル用バリア金属膜上
にレジストコーティングを行い、多値データを記憶する
ための、ホトリソグラフィー工程及びイオン注入工程を
行う。図１にセルゲート電極を含む前記工程までの断面
図を示す。ただし、多値データを書き込むイオン注入工
程より以前のウエハプロセス中での構成成膜それぞれの
膜厚を、ここではゲート酸化膜１（１３０Å）、ポリシ
リコン電極２（１５００Å）、ＷＳｉｘ３（１５００
Å）、イオン注入プロテクト用熱酸化膜４（４００
Å）、中間絶縁膜５（８０００Å）、メタル層間絶縁膜
６（７０００Å）、第２メタル配線用バリア金属膜７
（１０００Å）と設定する。なお、８はレジストマスク
である。

【００１７】ここでは、Ｐ型シリコンウエハにＮｃｈセ
ルトランジスタを形成するものとし、多値データの書き
込みは、ゲート電極上に位置するレジスト開口部からチ
ャネル領域へボロンをイオン注入することで行う。その
場合、データ書き込みのためのホトリソグラフィー工程
１回及びイオン注入工程１回の組み合せを２回続けて行
う。そして、イオン注入条件について、例えば、イオン
注入エネルギーを同一とし、組み合わせにおける２回目
の注入ドーズ量が、組み合わせにおける１回目の注入ド
ーズ量の２倍となるように設定する。

【００１８】すると、１回目、２回目共にボロンをイオ
ン注入されなかったセルトランジスタは、しきい値電圧
Ｖ_t が最も低く、セル電流値が最も多いセルトランジス
タとなる。繰り返し説明するが、データ書き込み前のこ
のセルトランジスタを、ここではＥＭＯＳ₀ と呼ぶ。

【００１９】１回目のみイオン注入されたセルトランジ
スタは、しきい値電圧Ｖ_t が２番目に低く、セル電流値
が２番目に多いセルトランジスタとなる。これをＥＭＯ
Ｓ₁と呼ぶ。２回目のみイオン注入されたセルトランジ
スタは、しきい値電圧Ｖ_t が３番目に低く、セル電流値
が３番目に多いセルトランジスタとなる。これをＥＭＯ
Ｓ₂と呼ぶ。

【００２０】１回目、２回目共にボロンをイオン注入さ
れたセルトランジスタは、しきい値電圧Ｖ_t が最も高
く、セル電流値が最も少ないセルトランジスタとなる。
これをＥＭＯＳ₃ と呼ぶ。このようにして、ホトリソグ
ラフィー工程１回及びイオン注入工程１回の組み合わせ
を２回行うことにより、４値のデータを記憶する。

【００２１】次いで、第２メタル配線用金属膜の生成、
ホトリソグラフィー及びエッチング技術による第２メタ
ル配線のパターニング、そしてパッシベーション膜の生
成を続け、ウエハプロセスを完了する。ただし、多値デ
ータを書き込むイオン注入工程以後から、ウエハプロセ
ス完了までの途中工程において、セルトランジスタのチ
ャネル領域へ、イオン注入されたボロンが、適当な加熱
処理を経ることにより、電気的に十分な活性化を受ける
こととする。

【００２２】これに対し、多値データ書き込み工程での
イオン注入条件を求めるため、プロセスシミュレーショ
ン用ファイルを作成し、そのファイル中でウエハ上の構
成成膜それぞれの膜厚を、図２に示すように、ゲート酸
化膜Ａ（１３０Å）、ポリシリコン電極Ｂ（１５００
Å）、中間絶縁膜Ｃ（８０００Å）、メタル層間絶縁膜
Ｄ（７０００Å）、換算用ＣＶＤ酸化膜Ｅ（５０００
Å）と設定する。

【００２３】以後、シミュレーション中で、ウエハ上の
膜厚が厚くばらつくのであれば換算用ＣＶＤ酸化膜Ｅを
５０００Å以上に、薄くばらつくのであれば５０００Å
以下に表記するものとする。そして、ＥＭＯＳ₃ セルト
ランジスタを想定し、２回のイオン注入工程におけるボ
ロンの合計ドーズ量を、ここで、２．５×１０¹³ｉｏｎ
ｓ／ｃｍ² 又は３．５×１０¹³ｉｏｎｓ／ｃｍ² と設定
する。

【００２４】そうすると、エネルギー１２００ｋｅＶの
場合及びエネルギー１３００ｋｅＶの場合に、前記構成
膜厚のウエハにおけるＥＭＯＳ₃ セルトランジスタＴＥ
Ｇ（テストエレメントグループ）の実測値しきい値電圧
Ｖ_t と、シミュレーションで得たＥＭＯＳ₃ セルトラン
ジスタのしきい値電圧Ｖ_t とが良く一致する。ただし、
シミュレーション値と実測値で、基板バイアスを０．２
Ｖ印加する。図３に、この結果を比較して示す。

【００２５】図３はイオン注入エネルギーに対するＥＭ
ＯＳ₃ −しきい値電圧Ｖ_t の特性図である。この図にお
いて、○は、２回のイオン注入工程におけるボロンの合
計ドーズ量が２．５×１０¹³ｉｏｎｓ／ｃｍ² の場合、
△は、２回のイオン注入工程におけるボロンの合計ドー
ズ量が３．５×１０¹³ｉｏｎｓ／ｃｍ² の場合の、シミ
ュレーション値をそれぞれ示している。一方、●は、ボ
ロンの合計ドーズ量が２．５×１０¹³ｉｏｎｓ／ｃｍ²
の場合、▲は、ボロンの合計ドーズ量が３．５×１０¹³
ｉｏｎｓ／ｃｍ² の場合の、実測値平均をそれぞれ示し
ている。また、●と▲のそれぞれの小さい印は、実測で
の最大値と最小値とを表示している。

【００２６】このことから、シミュレーションファイル
中に記述した換算用ＣＶＤ酸化膜Ｅのボロンに対する阻
止能は、セルトランジスタのゲート電極上において、ゲ
ート酸化膜Ａ、ポリシリコン電極Ｂ、中間絶縁膜Ｃ、メ
タル層間絶縁膜Ｄ等を除いた、ウエハ上の他の構成成膜
の阻止能に相当することが認められる。従って、シミュ
レーション用ファイルの記述内容は、第２メタル配線用
バリア金属膜上から、メタル層間絶縁膜Ｄ、中間絶縁膜
Ｃ、イオン注入プロテクト用熱酸化膜Ｅ、ゲート電極及
びゲート酸化膜をスルーしてボロンをイオン注入する、
マスクＲＯＭの多値データ書き込み工程に対応可能であ
る。

【００２７】ところで、多値データを記憶するマスクＲ
ＯＭにおいて、ＴＡＴを短くするために、上記したウエ
ハプロセス後半の工程でデータ書き込みのイオン注入を
行うと、ウエハ上における成膜膜厚のばらつきを原因と
して、多値データ書き込み後のセル電流値にもばらつき
が発生する。この電流値のばらつきは、セル電流値差を
明確にする妨げとなり、多値データの読み出しを困難に
する。

【００２８】そこで、シミュレーションを用いて、この
電流値のばらつきを可能な限り低減できるイオン注入条
件を求めたい。セル電流と同様に、その変動幅が膜厚ば
らつきに依存する電気的パラメータであることから、こ
こではＥＭＯＳ₃ トランジスタのしきい値電圧Ｖ_t をシ
ミュレーションから計算する。膜厚ばらつきに対して、
ＥＭＯＳ₃ −しきい値電圧Ｖ_t ができるだけフラットな
分布となるイオン注入条件を求める。

【００２９】そこで、まず、１回打ち込みのイオン注入
における膜厚ばらつきに対するＥＭＯＳ₃ −しきい値電
圧Ｖ_t の変動幅を、シミュレーションから計算して求め
る。ドーズ量を１回目／２回目のイオン注入工程におけ
る合計として、２．５×１０ ¹³ｉｏｎｓ／ｃｍ² 、エネ
ルギーを数通り設定する。このときイオン注入されたボ
ロンのプロファイルを基板不純物であるボロンの分布と
共に図４に示す。ただし、ＥＭＯＳ₀ にイオン注入され
たしきい値電圧Ｖ _t 制御用Ｐ型不純物のプロファイル
は、図４には一切表示せず、別途、基板不純物であるボ
ロンの分布と共に図５に示す。両図において、ゲート酸
化膜／Ｓｉ基板界面を横軸３．０μｍの位置とした。従
って、３．０μｍを境に左側にはポリシリコン／中間絶
縁膜／メタル層間膜／換算用ＣＶＤ酸化膜が成膜されて
おり、右側にはＳｉ基板が位置する。以後、プロファイ
ルを示す図では、これと同じ表記法を用いる。

【００３０】また、図６にシミュレーションからＥＭＯ
Ｓ₃ −しきい値電圧Ｖ_t を計算した結果を示す。この図
において、横軸はＣＶＤ酸化膜（Å）、縦軸はＥＭＯＳ
₃ −しきい値電圧Ｖ_t （Ｖ）を示しており、イオンエネ
ルギー（ｋｅＶ）をパラメータとしたＣＶＤ酸化膜に対
するＥＭＯＳ₃ −しきい値電圧Ｖ_t 特性が示されてい
る。

【００３１】図４に示すように、エネルギーを１２５０
ｋｅＶとした場合に、プロファイルのＲ_P は基板界面に
ほぼ一致する。また、図６に示すように、膜厚ばらつき
無しを想定している５０００Åを境に、換算用ＣＶＤ酸
化膜の膜厚がばらつき、厚くあるいは薄くなれば、しき
い値電圧Ｖ_t は徐々に低下する。そこで、２重打ち込み
によるイオン注入を行い、膜厚ばらつきに対して、ＥＭ
ＯＳ₃ −しきい値電圧Ｖ_t がさらにフラットな分布とな
るイオン注入条件を求める。２重打ち込みによるイオン
注入ではデータ書き込みのイオン注入工程１回につき、
レジストマスクの再コーティングを行わずに、２回続け
てイオン注入を行う。ドーズ量を１回目／２回目のイオ
ン注入工程における合計の２．５×１０¹³ｉｏｎｓ／ｃ
ｍ² とし、エネルギー差を数通り設定する。

【００３２】図７に、膜厚ばらつきが無く、換算用ＣＶ
Ｄ酸化膜厚を５０００Åとした時の、２重打ち込みイオ
ン注入におけるエネルギー差とＥＭＯＳ₃ −しきい値電
圧Ｖ _t との関係を示す。エネルギー差が２００ｋｅＶの
時に、エネルギーの組み合わせに依存することなく、し
きい値電圧Ｖ_t は最もフラットな分布となる。図８に、
２重打ち込みイオン注入における、膜厚ばらつきに対す
るＥＭＯＳ₃−しきい値電圧Ｖ_t の変動幅を示す。ただ
し、図７の結果からエネルギー差を２００ｋｅＶとして
いる。１回目と２回目のエネルギーの組み合わせが１２
５０ｋｅＶ／１４５０ｋｅＶの時に、しきい値電圧Ｖ_t
は最もフラットな分布となる。

【００３３】次に、第１実施例の動作について説明す
る。２重打ち込みによって得られる、膜厚ばらつきに依
存したＥＭＯＳ₃ −しきい値電圧Ｖ_t 値の変動幅を、プ
ロセスシミュレーションから計算して求める。１回打ち
込みの計算結果と比較して、図９に示す。膜厚が厚くば
らつく時には、１回打ち込みのイオン注入に比べ、しき
い値電圧Ｖ_t の変動幅は小さい。

【００３４】次に、図１０に、１回目／２回目のエネル
ギーの組み合わせを、１２５０ｋｅＶ／１４５０ｋｅＶ
とする２重打ち込みで得られる重ね合わせのプロファイ
ルを示す。ボロンの分布は、２つのピークを持つ形状と
なる。また、界面下浅くに位置するピークの濃度が、界
面下深くに位置するピークの濃度に比べ、濃くなってい
る。

【００３５】また、ＥＭＯＳ₀ セルトランジスタに対し
てイオン注入されたしきい値電圧Ｖ _t 制御用Ｐ型不純物
のプロファイルを図１０にさらに加えて、重ね合わせの
プロファイルを図１１に示す。このように、第１実施例
によれば、不純物イオンがスルーするウエハ上の成膜
が、目標値に比べ、ウエハ面内全域でたとえ厚く生成さ
れても、期待通りのデータ読み出しを実行できる程度の
変動幅にとどめて、ウエハ面内のセルトランジスタしき
い値電圧Ｖ_t を設定可能である。

【００３６】すなわち、この実施例の２重打ち込みイオ
ン注入によって、ウエハ面内でセル電流値のばらつきを
低減することができる。次に、本発明の第２実施例につ
いて説明する。多値データを記憶するマスクＲＯＭのメ
モリーセルトランジスタにおいて、ウエハ上の成膜構成
を第１実施例と同一とする。

【００３７】また、プロセスシミュレーション用ファイ
ルは第１実施例と同一であり、ウエハ上の成膜構成をス
ルーしてボロンをイオン注入し、マスクＲＯＭの多値デ
ータ書き込み工程に対応可能とする。データ書き込みの
イオン注入工程を１回行う度に、エネルギー差を設けた
２重打ち込みイオン注入を１回行い、プロファイルのピ
ーク濃度が、基板界面近辺で基板深さ方向に対して、さ
らにフラットな分布となるように設定する。

【００３８】まず、１回目のエネルギーを１１００ｋｅ
Ｖ、２回目のエネルギーを１３００ｋｅＶ、ドーズ量を
共に２．５×１０¹³ｉｏｎｓ／ｃｍ² に設定し、第１実
施例と同様に１回目と２回目のエネルギー差を２００ｋ
ｅＶとする。この２重打ち込みによって得られるプロフ
ァイルを図１２に示す。この図に示す重ね合わせのプロ
ファイルは、２つのピークの谷底が基板界面丁度に位置
する。

【００３９】図１２からも分かるように、基板界面より
深い位置では単結晶層であるため、界面より浅い位置の
非晶質層／多結晶層に比べ、イオンが広角散乱する確率
は減り、プロファイルの分布が基板内部側へ若干拡がり
やすくなる。すなわち、界面下の結晶基板内では、界面
上の非晶質層に比べ、より小さいエネルギーでプロファ
イルのピークが基板深くへ移動できる。

【００４０】従って、第１実施例では１回打ち込みのエ
ネルギーを１２５０ｋｅＶとすると、ピークが界面丁度
にほぼ一致するとしたが、２重打ち込みによって形成さ
れた２つのピークの谷底が浅い場合には、１回目と２回
目のイオン注入エネルギーの中間値が１２５０ｋｅＶに
一致しても、その谷底は界面丁度に必ずしも位置しな
い。

【００４１】このように、基板界面を境として、プロフ
ァイルが深さ方向へ、界面下では拡がりやすいこと、あ
るいは界面上では拡がり難いことを考慮して２つのピー
クの谷底が界面丁度に位置するように、１回目／２回目
のイオン注入におけるエネルギー及びエネルギー差が設
定される。本実施例では、１回目のイオン注入エネルギ
ーを１１００ｋｅＶ、２回目のエネルギーを１３００ｋ
ｅＶとまず設定した。

【００４２】しかし、図１２で、重ね合わせのプロファ
イルでは、界面より浅い位置でのピーク濃度が界面より
深い位置でのピーク濃度に比べ、濃くなっている。これ
に関して１つ目の理由としては、単結晶層である界面よ
り深い位置では、イオンの広角散乱する確率が減り、界
面より浅い位置に比べΔＲ_P が若干拡がることを先にも
記述したが、それに連れてピーク濃度もわずかに低下す
るということがある。

【００４３】２つ目の理由として、界面より深い位置の
ボロンプロファイルで、基板表面側に偏在する大半の分
布が、界面より浅い位置のボロンプロファイルと重なる
ため、重ね合わせのプロファイルでは、界面より浅い位
置のピークは、深い位置に比べ濃度が濃くなるというこ
とがある。そこで、界面より浅い位置に打ち込むイオン
注入のドーズ量を、界面より深い位置に打ち込むイオン
注入のドーズ量に比べてあらかじめ減らしておき、重ね
合わせのプロファイルにおける２つのピーク濃度を一定
にする。ここでは、界面より浅い位置でのドーズ量を
１．５×１０¹³ｉｏｎｓ／ｃｍ² 、深い位置でのドーズ
量を２．５×１０¹³ｉｏｎｓ／ｃｍ² とする。

【００４４】次に、第２実施例の動作について説明す
る。ドーズ量の変更で得られるプロファイルを図１３に
示す。この図で重ね合わせのプロファイルは、図１０と
比べても、２つのピークが基板深さ方向に対してフラッ
トな分布となる。ＥＭＯＳ₀ セルトランジスタに対し
て、イオン注入されたしきい値電圧Ｖ_t 制御用Ｐ型不純
物のプロファイルを図１３にさらに加えて、重ね合わせ
のプロファイルを図１４に示す。

【００４５】そして、膜厚ばらつきに依存したＥＭＯＳ
₃ −しきい値電圧Ｖ_t 値の変動幅を、プロセスシミュレ
ーションから計算して求める。これと、第１実施例の結
果と比較して、図１５に示す。このように、第２実施例
によれば、 （１）不純物イオンがスルーするウエハ上の成膜が、目
的値に比べウエハ面内全域でたとえ厚く生成されてもあ
るいはたとえ薄く生成されても、期待通りの変動幅にと
どめて、ウエハ面内のセルトランジスタしきい値電圧Ｖ
_t を設定可能である。

【００４６】すなわち、本実施例の２重打ち込みイオン
注入によって、ウエハ面内でセル電流値のばらつきを低
減できる。 （２）不純物イオンのスルーする成膜が目標値通り生成
されていても、この目標値はあくまで平均的な値であ
る。従って、そもそも平坦性の悪い膜種であったり、段
差形状が存在すると、ＬＳＩチップ内でも、大きな最大
／最小膜厚値差が発生する。これに対して、成膜が目標
値に比べ、チップ内で厚く生成された時、薄く生成され
た時、そのどちらに対しても同時に、期待通りのデータ
読み出しを実行できる程度の変動幅にとどめて、チップ
内のセルトランジスタしきい値電圧Ｖ_t を設定可能であ
る。

【００４７】すなわち、本実施例の２重打ち込みイオン
注入によってチップ内でもセル電流値のばらつきを低減
できる。従って、多値データを書き込むイオン注入工程
に応用することで、セル電流値差が明確になり、多値デ
ータの読み出しも容易になる。次に、本発明の第３実施
例について説明する。

【００４８】多値データを記憶するマスクＲＯＭのメモ
リーセルトランジスタにおいて、ウエハ上の成膜構成を
第１実施例と同一とする。また、プロセスシミュレーシ
ョン用ファイルは、多値データ書き込みのために３重打
ち込みのイオン注入工程が加わることを除いて第１実施
例と同一であり、ウエハ上の成膜構成をスルーしてボロ
ンをイオン注入する、マスクＲＯＭの多値データ書き込
み工程に対応可能とする。

【００４９】データ書き込みのイオン注入工程を１回行
う度に、エネルギー差を設けた３重打ち込みイオン注入
を１回行い、プロファイルのピーク濃度が、基板界面近
辺で膜厚方向に対して、さらにフラットな分布となるよ
うに設定する。まず、第２実施例と同一の手順で２重イ
オン注入を行う。ただし、重ね合わせのプロファイルに
おける２つのピークの谷底が、第１実施例や第２実施例
に比べさらに深くなるようなエネルギー差とする。する
と、界面より深い位置のプロファイルでは、基板表面側
にボロンの分布が偏在しているため、１回目と２回目の
イオン注入エネルギーの中間値が１２５０ｋｅＶとなれ
ば、第２実施例とは異なり、２つのピークの谷底が基板
界面のほぼ丁度に位置する。

【００５０】そこで、１回目のエネルギーを１０５０ｋ
ｅＶ、ドーズ量を１．７×１０¹³ｉｏｎｓ／ｃｍ² 、２
回目のエネルギーを１４５０ｋｅＶ、ドーズ量を２．５
×１０¹³ｉｏｎｓ／ｃｍ² に設定し、１回目と２回目の
エネルギー差を４００ｋｅＶとする。最初の２重打ち込
みで得られるプロファイルを図１６に示す。この図で示
す２つのピークの谷底は、確かに図１３に比べ深くなっ
ている。

【００５１】基板界面丁度にピークが位置するように、
３重打ち込みにおける最後のイオン注入を行う。ただ
し、ドーズ量は、界面より浅い位置へ打ち込むイオン注
入より濃くし、基板界面より深い位置へ打ち込むイオン
注入より薄くする。ここでは、エネルギーを１２５０ｋ
ｅＶ、ドーズ量を２．２×１０¹³ｉｏｎｓ／ｃｍ² とす
る。

【００５２】次に、第３実施例の動作について説明す
る。３重打ち込みによって得られるプロファイルを図１
７に示す。この図で重ね合わせのプロファイルは、ＥＭ
ＯＳ₀ のしきい値電圧Ｖ_t 制御用Ｐ型不純物も加わり、
３つのピークを持つ分布形状となっている。３つのピー
クは、膜厚方向に対して図１４に比べより幅広くフラッ
トな分布となっている。

【００５３】膜厚ばらつきに依存したＥＭＯＳ₃ −しき
い値電圧Ｖ_t 値の変動幅を、プロセスシミュレーション
から計算して求める。第１実施例、第２実施例の結果と
比較して、図１８に示す。厚くばらつくのか、あるいは
薄くばらつくのかに関わらず、１回打ち込みや２重打ち
込みのイオン注入に比べ、より幅広いばらつき範囲に渡
って、しきい値電圧Ｖ_t の変動を小さくできる。

【００５４】このように、第３実施例によれば、 （１）不純物イオンのスルーするウエハ上の成膜が、目
標値に比べウエハ面全域でたとえ厚く生成されてもある
いはたとえ薄く生成されても、期待通りのデータ読み出
しを実行できる程度の変動幅にとどめて、ウエハ面内の
セルトランジスタしきい値電圧Ｖ_t を設定可能である。

【００５５】すなわち、本実施例の３重打ち込みイオン
注入によって、ウエハ面内でセル電流値のばらつきを低
減できる。 （２）不純物イオンのスルーする成膜が目標値通り生成
されていても、この目標値はあくまで平均的な値であ
る。従って、そもそも平坦性の悪い膜種であったり段差
形状が存在すると、ＬＳＩチップ内でも大きな最大／最
小膜厚値差が発生する。これに対して、成膜が目標値に
比べ、チップ内で厚く生成された時、薄く生成された
時、そのどちらに対しても同時に、期待通りのデータ読
み出しを実行できる程度の変動幅にとどめて、チップ内
のセルトランジスタＶ_t を設定可能である。

【００５６】すなわち、本実施例の３重打ち込みイオン
注入によって、チップ内でもセル電流値のばらつきを低
減できる。従って、多値データを書き込むイオン注入工
程に応用することで、セル電流値差が明確になり、多値
データの読み出しも容易になる。 （３）換算用ＣＶＤ酸化膜は、中間絶縁膜／メタル層間
絶縁膜上に生成されるものと想定している。それにも関
わらず、想定膜厚から±５０％ものばらつき範囲で、期
待通りのデータ読み出しを実行できる程度の変動幅にと
どめて、セルトランジスタしきい値電圧Ｖ_t を設定可能
である。

【００５７】すなわち、本実施例の３重打ち込みイオン
注入によって、多値データ書き込み工程をウエハプロセ
スの後半に設定できる。従って、多値データを記憶する
マスクのＲＯＭのＴＡＴを短くできる。 （４）成膜を平坦化するために、ＣＭＰ等の工程を導入
することなく、膜厚ばらつきの影響を排除できる。従っ
て、ウエハプロセス全般のＴＡＴも短くなり、かつ、低
コスト処理ができる。また、本発明は、以下のような利
用形態を有する。

【００５８】第１実施例、第２実施例、第３実施例で
は、ボロンをイオン注入する具体例として、ＮＯＲ形マ
スクＲＯＭのデータ書き込み工程について説明した。他
の利用形態として、素子分離用フィールド酸化膜のチャ
ネルストッパーとして、中間絶縁膜上やメタル層間膜上
等から、ボロンをイオン注入する工程においても利用可
能である。

【００５９】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。

【００６０】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （Ａ）不純物イオンがスルーするウエハ上の成膜が、目
標値に比べ、ウエハ面内全域でたとえ厚く生成されても
あるいはたとえ薄く生成されても、期待通りのデータ読
み出しを実行できる程度の変動幅にとどめて、ウエハ面
内のセルトランジスタしきい値電圧Ｖ_t を設定可能であ
る。すなわち、２重打ち込みイオン注入によって、ウエ
ハ面内でセル電流値のばらつきを低減することができ
る。

【００６１】（Ｂ）更に、成膜が目標値に比べ、チップ
内で厚く生成された時、薄く生成された時、そのどちら
に対しても同時に、期待通りのデータ読み出しを実行で
きる程度の変動幅にとどめて、チップ内のセルトランジ
スタしきい値電圧Ｖ_t を設定可能である。 （Ｃ）３重打ち込みイオン注入によって、多値データ書
き込み工程をウエハプロセスの後半に設定できる。従っ
て、多値データを記憶するマスクのＲＯＭのＴＡＴを短
くできる。

【００６２】（Ｄ）成膜を平坦化するために、ＣＭＰ等
の工程を導入することなく、膜厚ばらつきの影響を排除
できる。従って、ウエハプロセス全般のＴＡＴも短くな
り、かつ、低コスト処理ができる。

【図面の簡単な説明】

【図１】本発明の実施例を示すセルゲート電極を含むデ
ータ書き込みイオン注入工程までを示す断面図である。

【図２】本発明にかかるセルゲート電極を含むデータ書
き込みイオン注入工程までのシミュレーション想定断面
図である。

【図３】本発明の実施例を示すイオン注入エネルギーと
ＥＭＯＳ₃ −しきい値電圧Ｖ_t特性（水準：シミュレー
ション値と実測値）図である。

【図４】本発明の実施例を示すボロンプロファイル（そ
の１）を示す図である。

【図５】本発明の実施例を示すボロンプロファイル（そ
の２）を示す図である。

【図６】本発明の実施例を示す換算用ＣＶＤ酸化膜膜厚
とＥＭＯＳ₃ −しきい値電圧Ｖ _t 特性（１回打込みイオ
ン注入）図である。

【図７】本発明の実施例を示すイオン注入エネルギーと
ＥＭＯＳ₃ −しきい値電圧Ｖ_t特性（水準：２回目のイ
オン注入とのエネルギー差）図である。

【図８】本発明の実施例を示す換算用ＣＶＤ酸化膜膜厚
とＥＭＯＳ₃ −しきい値電圧Ｖ _t 特性（２重打込みイオ
ン注入）図である。

【図９】本発明の実施例を示す換算用ＣＶＤ酸化膜膜厚
とＥＭＯＳ₃ −しきい値電圧Ｖ _t 特性（１回打込みと２
重打込みの比較）図である。

【図１０】本発明の実施例を示すボロンプロファイル
（その３）を示す図である。

【図１１】本発明の実施例を示すボロンプロファイル
（その４）を示す図である。

【図１２】本発明の実施例を示すボロンプロファイル
（その５）を示す図である。

【図１３】本発明の実施例を示すボロンプロファイル
（その６）を示す図である。

【図１４】本発明の実施例を示すボロンプロファイル
（その７）を示す図である。

【図１５】本発明の実施例を示す換算用ＣＶＤ酸化膜膜
厚とＥＭＯＳ₃ −しきい値電圧Ｖ _t 特性（１回打込み，
２重打込み，改良２重打込みの比較）図である。

【図１６】本発明の実施例を示すボロンプロファイル
（その８）を示す図である。

【図１７】本発明の実施例を示すボロンプロファイル
（その９）を示す図である。

【図１８】本発明の実施例を示す換算用ＣＶＤ酸化膜膜
厚とＥＭＯＳ₃ −しきい値電圧Ｖ _t 特性（１回打込み，
２重打込み，改良２重打込み，３重打込みの比較）図で
ある。

【符号の説明】

１ ゲート酸化膜１（１３０Å） ２ ポリシリコン電極（１５００Å） ３ ＷＳｉｘ３（１５００Å） ４ イオン注入プロテクト用熱酸化膜（４００Å） ５ 中間絶縁膜（８０００Å） ６ メタル層間絶縁膜（７０００Å） ７ 第２メタル配線用バリア金属膜（１０００Å） ８ レジストマスク

Claims (6)

【特許請求の範囲】
1. 【請求項１】 マスクプログラム方式により２値又は多
   値データをメモリーセルトランジスタに記憶する不揮発
   性半導体記憶装置の製造方法において、 ２値又は多値データを書き込むために、非晶質層、又は
   非晶質層と多結晶層等のウエハ上成膜をスルーして、メ
   モリーセルトランジスタのチャネル領域へ不純物を導入
   し、しきい値電圧又は電流値を制御するイオン注入工程
   であって、該イオン注入工程におけるデータ書き込みの
   ためのイオン注入工程１回につき、レジストマスクの再
   コーティングを行わずに２回続けてイオン注入する２重
   打ち込みイオン注入を行うことを特徴とする不揮発性半
   導体記憶装置の製造方法。
2. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
   の製造方法において、前記データ書き込みのためのイオ
   ン注入工程１回につき、１回目と２回目のイオン注入と
   の間にエネルギー差を設定し、前記データ書き込みのた
   めのイオン注入工程１回につき、２回のイオン注入によ
   る重ね合わせのプロファイルが２つのピークをもつよう
   にしたことを特徴とする不揮発性半導体記憶装置の製造
   方法。
3. 【請求項３】 請求項２記載の不揮発性半導体記憶装置
   の製造方法において、前記２つのピークの谷底が、メモ
   リーセルトランジスタのゲート酸化膜／シリコン基板界
   面付近に一致するようにエネルギー差を設定することを
   特徴とする不揮発性半導体記憶装置の製造方法。
4. 【請求項４】 請求項２記載の不揮発性半導体記憶装置
   の製造方法において、前記２回のイオン注入による重ね
   合わせのプロファイルが２つのピークをもち、それら２
   つのピーク濃度が基板深さ方向に対してフラットな分布
   となるように、１回目と２回目のイオン注入との間にド
   ーズ量差を設定することを特徴とする不揮発性半導体記
   憶装置の製造方法。
5. 【請求項５】 マスクプログラム方式により２値又は多
   値データをメモリーセルトランジスタに記憶する不揮発
   性半導体記憶装置の製造方法において、 ２値又は多値データを書き込むために、非晶質層、又は
   非晶質層と多結晶層等のウエハ上成膜をスルーして、メ
   モリーセルトランジスタのチャネル領域へ不純物を導入
   し、しきい値電圧又は電流値を制御するイオン注入工程
   であって、該イオン注入工程におけるデータ書き込みの
   ためのイオン注入工程１回につき、レジストマスクの再
   コーティングを行わずに３回続けてイオン注入する３重
   打ち込みイオン注入を行うことを特徴とする不揮発性半
   導体記憶装置の製造方法。
6. 【請求項６】 請求項５記載の不揮発性半導体記憶装置
   の製造方法において、前記データ書き込みのためのイオ
   ン注入工程１回につき１回目と２回目と３回目のイオン
   注入との間にエネルギー差を設定し、前記データ書き込
   みのためのイオン注入工程１回につき、２回のイオン注
   入による重ね合わせのプロファイルが２つのピークをも
   ち、それらピークの谷底が基板界面付近に一致し、かつ
   ２つのピーク濃度が基板深さ方向に対してフラットな分
   布となるように、まず２重打ち込みイオン注入を行い、
   さらに、これに続けて３回目のイオン注入を行い、その
   ピークが基板界面付近に一致するようにエネルギー量を
   設定し、界面より浅い深さにピークが位置するイオン注
   入よりは濃く、界面より深い深さにピークが位置するイ
   オン注入よりは薄くドーズ量を設定することを特徴とす
   る不揮発性半導体記憶装置の製造方法。