KR101084490B1 - 반도체 장치 및 이를 제조하기 위한 방법 - Google Patents

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Abstract

드레인 확산층(11b)은 저농도 불순물 영역(5a) 및 고농도 불순물 영역(5b)를 포함하며, 저농도 불순물 영역(5a)는 채널 영역 측에 위치한다. 드레인 확산층(11b)에 대한 반대의 도전형을 갖는 불순물층(7)이 채널 영역내의 간격 T만큼 저농도 불순물 영역으로부터 떨어진 위치에 형성된다. 다르게는, 저농도 불순물 영역(5a) 및 불순물층(7)은 서로 접촉하도록 위치된다. 또 다르게는, 경계 불순물층이 저농도 불순물 영역(5a)과 불순물층(7) 사이에 제공된다. 그러므로, 전류 구동 능력의 감소를 억제할 수 있고 안정적 구동을 수행할 수 있는 고내압 트랜지스터 및 이를 제조하는 방법이 제공될 수 있다.
채널 영역, 드레인 확산층, 고내압 트랜지스터

Description

반도체 장치 및 이를 제조하기 위한 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 도시하는 단면도.
도 2a 내지 도 2e는 도 1에 도시된 반도체 장치의 제조 단계를 도시하는 도면.
도 3은 본 발명의 제1 실시예에 따른 다른 반도체 장치의 구조를 도시하는 단면도.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 도시하는 단면도.
도 5a 내지 도5e는 도 4에 도시된 반도체 장치의 제조 단계를 도시하는 도면.
도 6은 종래 기술의 반도체 장치의 구조를 도시하는 단면도.
도 7은 다른 종래 기술의 반도체 장치의 구조를 도시하는 단면도.
본 발명은 반도체 장치 및 이를 제조하기 위한 방법에 관한 것이며, 보다 상세하게는 오프셋 구조를 갖는 고내압 트랜지스터를 포함하는 반도체 장치 및 이를 제조하기 위한 방법에 관한 것이다.
안정적인 내압 및 누설 특성을 가지는 트랜지스터서 오프셋 구조를 갖는 고내압 트랜지스터가 공지되어 있다(예를 들면, 일본 공개 공보 제9-223793호의 도 6). 그러한 고내압 트랜지스터에서, 드레인 확산층은 게이트 전극 측부에 위치된 불순물 영역(이하, "저농도 불순물 영역"이라 칭함)과 저농도 불순물 영역 보다 높은 불순물 농도를 갖는 영역(이하, "고농도 불순물 영역"이라 칭함)을 포함한다. 예를 들면 LOCOS(Local Oxidation of Silicon; 실리콘의 국부 산화법) 또는 STI(Shallow Trench Isolation)에 의한 트랜치 구조를 이용하여 소자 분리가 수행된다.
도 6은 LOCOS법에 따르는 소자 분리를 한, 오프셋 구조를 가지는 MOS형 트랜지스터를 포함하는 반도체 장치의 단면도이다. 도 6에서, 반도체 기판(1)은 고내압 트랜지스터(20d)를 형성하기 위한 베이스가 되는 기판이며, 그 위에는 제1 도전형의 웰 확산층(2)이 형성된다. 웰 확산층(2)의 표면에는, 소자 분리용의 절연막으로서 LOCOS 산화막(6a 및 6b)이 형성된다.
제2 도전형의 소스 확산층(11a)은 LOCOS 산화막(6a)과 접하도록 웰 확산층(2)의 내부에 형성된다. 제2 도전형의 드레인 확산층(11b)은 저농도 불순물 영역(5a)과 고농도 불순물 영역(5b)을 포함한다. 저농도 불순물 영역(5a)은 소스 확산층(11a)측부(즉, 저농도 불순물 영역(5a)은 고농도 불순물 영역(5b) 보다 소스 확산층(11a)에 더 가까움) 및 LOCOS 산화막(6b)의 하부에 배치된다. 이러한 구성을 가지는 저농도 불순물 영역(5a)은 "오프셋 드레인 확산층"이라고도 칭해진다.
소스 확산층(11a)과 드레인 확산층(11b)사이의 웰 확산층(2)의 내부의 영역은 채널 영역으로 동작한다(이하, "채널 영역"이라 칭함). 이 채널 영역 및 소스 확산층(11a)이 겹쳐지도록 제1 도전형의 불순물층(15)이 형성된다. 채널 영역 위에는 게이트 절연막(8)이 형성되고, 게이트 절연막(8) 위에는 게이트 전극(9)이 형성된다.
불순물층(15)은 고내압 트랜지스터(20d)의 임계 전압을 조정하는 임계 전압 조정용 불순물층이다. 이 불순물층(15)은 이온 주입법 등에 의해 소스 확산층(11a) 및 채널 영역으로 제1 도전형의 불순물을 도입하고, 도입한 불순물을 열확산함에 의해 형성된다. 이와 같이 채널 영역에 불순물층(15)이 형성되므로, 게이트 전극(9) 또는 드레인 확산층(11b)에 고전압을 인가하는 것이 가능하다.
그러나, 상기와 같은 구성을 가지는 고내압 트랜지스터(20d)는 전류 구동능력이 쉽게 저하되는 심각한 문제를 갖는다. 도 6에서의 원형 부분은 LOCOS 산화막(6b)의 채널 영역측의 부분에 대한 확대도이다. 원형으로 도시된 것처럼, 불순물층(15)의 단부는 저농도 불순물 영역(5a)의 단부와 겹치고 있다. 이하, 양자가 겹친 부분을 중복부(30)로 칭한다. 불순물층(15) 및 저농도 불순물 영역(5a)는 서로 반대 도전형을 가진다. 따라서, 중복부(30)에서는 전도에 기여하는 캐리어 농도가 낮아지고 기생 저항이 생겨, 고저항이 된다. 이것에 의해서 고내압 트랜지스터의 전류 구동 능력이 저하된다.
일본 특허 공개 공보 제9-223793호는 상기와 같이 구성된 반도체 장치의 채널 영역에 다른 불순물층을 마련하는 기술을 상기 과제를 해결하는 수법으로 제안하고 있다. 도 7은 이러한 구성을 가지는 반도체 장치의 단면도이다. 도 7에서, 도 6에 도시된 반도체 장치와 실질적으로 동일하게 구성된 반도체 장치의 채널 영역에는 드레인 확산층(11b)과 동일 도전형을 가지는 고농도 불순물층(40)이 형성된다. 이 고농도 불순물층(40)은 불순물층(15)을 형성한 후에, 채널 영역에 드레인 확산층(11b)과 동일 도전형을 가지는 불순물을 도입하고, 이 불순물을 열 확산함에 의해 형성된다.
이러한 구성을 가지는 고내압 트랜지스터(20e)에서, 불순물 영역(15)의 불순물은 저농도 불순물 영역(5a)의 불순물을 보상하고, 중복부(30)에 있어서의 공핍층(60)을 연장시킨다. 그러므로, 드레인 확산층(11b) 혹은 게이트 전극(9)의 고내압을 확보할 수 있다. 한편, 임계 전압이 고농도 불순물층(40)에 의해 소망되는 레벨로 조절되므로, 고내압 트랜지스터(20e)의 전류 구동 능력이 개선될 수 있다.
그러나, 상술한 기술은 아래의 문제점을 갖는다. 불순물층(15) 및 고농도 불순물층(40)을 형성하는 경우, 반도체 기판의 깊이 방향으로의 불순물 분포는 열 확산에 의해 제어된다. 불순물층(15)의 불순물 농도는 중복부(30)에서 소망된 것처럼 공핍층(60)을 수득하도록 제어될 필요가 있다. 그러나, 열확산에 의해 불순물 농도를 적절한 레벨이 되도록 제어하는 것은 용이하지 않다. 또한, 채널 영역에는, 불순물층(15)과 고농도 불순물 영역(40)이 서로 겹치며, 이는 채널 영역의 표면부의 농도 제어를 어렵게 한다.
그러므로, 본 발명의 목적은, 드레인 확산층의 저농도 불순물 영역의 단부 및 채널 영역에 있어서의 불순물 농도가 용이하게 제어되고, 드레인 확산층 혹은 게이트 전극의 고내압이 확보되고, 트랜지스터의 전류 구동 능력의 저하를 억제할 수 있는 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명은 상술한 목적을 수득하기 위하여 아래의 특징을 갖는다.
본 발명의 제1 특성은 고내압 트랜지스터를 포함하는 반도체 장치에 관한 것이다. 반도체 장치는 제1 도전형 표면부 갖는 반도체 기판; 상기 반도체 기판 상에 형성된 제2 도전형 소스 확산층, 드레인 확산층 및 제1 도전형 불순물층; 및 상기 반도체 기판 상에 제공된 게이트 전극 및 게이트 절연막을 포함한다. 드레인 확산층은 소스 확산층 측부에 형성된 제2 도전형 저농도 불순물 영역 및 저농도 불순물 영역 보다 높은 불순물 농도를 갖는 제2 도전형 고농도 불순물 영역을 포함한다. 소자 분리용 절연막이 반도체 기판내에 제공될 수 있고, 저농도 불순물 영역은 절연막 아래에 형성되는 드레인 확산층과 중복될 수 있다.
본 발명에 따른 반도체 장치의 일 특징은 저농도 불순물 영역 및 불순물 층이 서로의 불순물을 보상하지 않도록 위치된다는 점이다. 그러한 구조로, 저농도 불순물 영역은 불순물층의 불순물에 의해 보상되는 것이 방지될 수 있다. 결과적으로, 기생 저항의 생성이 제한되고, 따라서 전류 구동 능력을 감소가 억제될 수 있다. 또한, 게이트 전극 및 드레인 확산층으로 고전압이 인가될 수 있다.
저농도 불순물 영역 및 불순물층이 서로의 불순물을 보상하지 않도록 위치되는 구조는 예를 들면 저농도 불순물 영역과 불순물층이 각자로부터 떨어져 있음을 의미한다. 저농도 불순물 영역과 불순물층 사이에는 제2 도전형 경계(border) 불순물층이 더 제공될 수 있다.
본 발명의 제2 특징은 상술한 구조를 갖는 반도체 장치를 제조하는 방법에 관한 것이다. 이 방법에 따르면, 먼저, 제2 도전형 불순물이 제1 도전형 표면부를 갖는 반도체 기판으로 도입되어, 반도체 기판내에 저농도 불순물 영역을 형성한다. 다음으로, 한 쌍의 소자 분리용 절연막이 형성되어, 절연막 쌍 중 하나는 저농도 불순물 영역에 있다. 다음으로, 저농도 불순물 영역 상에 형성된 절연막 쌍 중 하나에 레지스트 패턴이 형성되고, 이 레지스트 패턴은 또한 채널 영역 역할을 하는 영역의 일부를 덮는다. 다음으로, 이 레지스트 패턴 및 절연막을 일종의 마스크로서 이용하여 반도체 기판으로 제1 도전형 불순물이 도입되어, 반도체 기판내에 있으며 저농도 불순물 영역으로부터 떨어진 위치에서 불순물층이 형성된다. 다음으로, 레지스트 패턴이 제거되고, 게이트 절연막이 반도체 기판내의 채널 영역의 역할을 하는 영역상에 형성된다. 게이트 전극이 게이트 절연막 상에 형성된다. 제2 도전형 불순물이 한 쌍의 절연막과 게이트 전극을 마스크로 이용하여 반도체 기판으로 도입되어, 반도체 기판내에 소스 확산층 및 드레인 확산층을 형성한다.
게이트 전극을 형성하는 단계 이후에, 불순물이 서로 접촉할 때까지 반도체 기판의 주면을 따르는 방향으로의 열처리에 의해 불순물층내에 포함된 불순물 및 저농도 불순물 영역내에 포함된 불순물이 확산될 수 있다.
본 발명은 또한 반도체 장치를 제조하는 다른 방법을 제공한다. 이 방법에 따르면, 먼저, 제2 도전형 불순물이 제1 도전형 표면부를 갖는 반도체 기판으로 도입되어, 반도체 기판내에 저농도 불순물 영역을 형성한다. 다음으로, 한 쌍의 소자 분리용 절연막이 반도체 기판내에 형성되어, 절연막 쌍 중 하나는 저농도 불순물 영역에 있다. 다음으로, 한쌍의 절연막을 마스크로 이용하여 반도체 기판으로 제1 도전형 불순물이 도입되어, 불순물층을 형성한다. 다음으로, 반도체 기판상에 레지스트 패턴이 형성되며, 이 레지스트 패턴은 채널 영역의 역할을 하는 영역의 적어도 일부분 상의 개구부를 가지며, 이 일부분은 저농도 불순물 영역 측부에 있다. 레지스트 패턴을 마스크로 이용하여 제2 도전형 분순물이 반도체 기판으로 도입되어, 반도체 기판내에 경계 불순물층을 형성한다. 다음으로, 레지스트 패턴이 제거된다. 채널 영역의 역할을 하는 영역상에 게이트 절연막이 형성된다. 게이트 절연막 상에 게이트 전극이 형성된다. 다음으로, 한쌍의 절연막 및 게이트 전극을 마스크로서 이용하여 반도체 기판으로 제2 도전형 불순물이 도입되어, 반도체 기판내에 소스 확산층 및 드레인 확산층을 형성한다.
그러한 제조 방법에 의해, 드레인 확산층의 저농도 불순물 영역의 단부 및 채널 영역에서의 불순물 농도가 용이하게 제어된다. 우수한 전류 구동 능력을 갖는 고내압 트랜지스터를 포함하는 반도체 장치가 용이하게 제조될 수 있다.
상술한 것처럼, 본 발명에 따르면, 드레인 확산층의 저농도 불순물 영역과 채널 영역내에 형성된 저농도 불순물 영역과는 반대인 도전형을 갖는 불순물층이 서로 불순물을 보상하지 않도록 위치된다. 그러므로, 게이트 전극 혹은 드레인 확산층에 고전압이 인가되도록 하고 채널 영역에서의 전류 구동 능력의 저하를 억제할 수 있는 고내압 트랜지스터를 포함하는 반도체 장치 및 그 제조방법이 제공될 수 있다.
본 발명의 상술한 및 다른 목적, 특징, 특성과 이점은 첨부된 도면과 결부하여 설명된 이하의 본 발명의 상세한 설명으로부터 보다 명확해질 것이다.
(제1 실시예)
도 1은 LOCOS법에 의해 소자 분리 처리되고 오프셋 구조를 갖는 MOS형 트랜지스터를 포함하는 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 도시하는 단면도이다. 도 1에서, 반도체 기판은 제1 도전형의 불순물 표면부를 갖는다. 여기서, 반도체 기판은 고내압 트랜지스터(20a)를 형성하기 위한 베이스로 이용되는 반도체 베이스(1)과 그 위에 형성되는 제1 도전형 웰 확산층(2)을 포함한다. 웰 확산층(2)의 표면 상에, LOCOS 산화막(6a 및 6b)이 소자 분리용 절연막으로서 형성된다.
제2 도전형 소스 확산층(11a)은 LOCOS 산화막(6a)과 접촉하도록 웰 확산층(2)내에 형성된다. 제2 도전형 드레인 확산층(11b)은 저농도 불순물 영역(5a) 및 고농도 불순물 영역(5b)을 포함한다. 저농도 불순물 영역(5a)은 소스 확산층(11a)의 측부 및 LOCOS 산화막(6b) 하부에 위치된다. 그러한 구조를 갖는 저농도 불순물 영역(5a)은 또한 "오프셋 드레인 확산층"이라고도 칭한다.
불순물층(7)은 저농도 불순물 영역(5a)와 반대의 도전형의 불순물 즉, 제1 도전형 불순물을 이온 주입법 등에 의해 소스 확산층(11a) 및 채널 영역으로 도입함에 의해 형성된다. 불순물층(7)은 고내압 트랜지스터(20a)의 임계 전압을 조정하기 위한 임계 전압 조정 불순물층 이다. 채널 영역 상에, 게이트 절연막(8)을 개입시켜 게이트 전극(9)이 형성된다.
이 실시예에 따른 반도체 장치에 있어서, 도 6 및 도 7에 도시된 종래 기술의 반도체 장치와는 다르게, 불순물층(7) 및 저농도 불순물 영역(5a)이 서로의 불순물을 보상하지 않도록 위치된다. 즉 서로 간격 T만큼 떨어진다. 불순물층(7)과 저농도 불순물 영역(5a) 사이의 그러한 위치 관계로 인하여, 종래 기술의 문제점인 중복부(30)가 제거된다. 그러므로, 채널 영역측의 저농도 불순물 영역(5a)의 단부에서의 기생 저항의 생성 문제가 해결될 수 있다.
채널 영역내에 제공된 불순물층(7)으로 인하여, 임계 전압은 소망된 레벨로 조절될 수 있으며, 따라서 고내압 트랜지스터(20a)의 전류 구동 능력이 개선될 수 있다. 오프셋 드레인 확산층이 형성되므로, 고 전압이 게이트 전극(9) 또는 드레인 확산층(11b)에 인가될 수 있다. 채널 영역내에 불순물층(7)만이 형성되므로, 채널 영역의 표면부의 농도를 제어하는 것은 용이하다.
도 2a 내지 도 2e는 도 1에 도시된 반도체 장치의 제조 단계에 있어서의 반도체 기판 및 그 위에 형성된 소자의 단면도이다. 이하, 도 2a 내지 도 2e를 참조로, 제1 실시예에 따른 반도체 장치의 제조 방법이 설명된다.
도 2a는 실리콘 산화막 및 실리콘 질화막이 반도체 기판 상에 형성되는 상태를 도시한다. P형의 반도체 베이스(1)의 표면상에, P형의 웰 확산층(2)이 형성된다. 다음으로, 웰 확산층(2)의 표면 상에, SiO2(실리콘 산화물)막(3) 및 SiN(실리콘 질화물)막(4)이 산화법 또는 CVD(화학 기상 증착법)에 의해 순서대로 증착된다.
도 2b는 저농도 불순물 영역(5a)을 형성하기 위한 마스크 패턴이 반도체 기판 상에 형성되는 상태를 도시한다. 그러한 구조는 아래와 같이 수득된다. SiO2막(3) 및 SiN막(4)이 예를 들면 포토리쏘그라피 및 건식 에칭 처리되어, LOCOS 산화막(6a 및 6b)이 형성될 위치에 개구부를 형성한다. 다음으로, 드레인 확산층(11b)이 형성될 측부의 개구부를 유지시키고 다른 개구부는 덮도록 레지스트가 도포하여, 레지스트 막을 형성한다. 레지스트막이 노광(exposure) 및 현상(development)으로 처리되어, 소망된 형태로 패턴화되는 레지스트 패턴을 형성한다. 패턴 처리된 SiO2막(3), SiN막(4) 및 레지스트 패턴(12)을 마스크로서 이용하여, N형 불순물의 이온(예를 들면, 인, 비소, 안티몬)이 웰 확산층(2)으로 주입된다. 그러므로, 저농도 불순물 영역(5a)가 웰 확산층(2)내에 형성된다.
도 2c는 LOCOS 산화막(6a 및 6b)이 웰 확산층(2)의 표면에 형성되는 상태를 도시한다. 이러한 구조는 이하와 같이 수득된다. 레지스트 패턴(12)이 제거된다. 이에 의한 구조는 1000℃ 온도에서 열처리되어, SiN막(4)을 안티산화 마스크로서 이용하여 웰 확산층(2)의 표면을 열산화하고, 저농도 불순물 영역(5a)의 N형 불순물을 열확산한다. 그러므로, 약 70nm 두께를 갖는 LOCOS 산화막(6a 및 6b)이 웰 확산층(2)의 표면에 형성되며, 동시에, 저농도 불순물 영역(5a)은 더 깊게 형성된다. SiN막(4) 및 SiO2막(3)은 에칭법에 의해 제거된다.
도 2d는 소망된 형태로 패턴 처리된 레지스트 패턴(13)이 반도체 기판 상에 형성되고 불순물층(7)이 웰 확산층(2)내에 형성되는 상태를 도시한다. 그러한 구조는 아래와 같이 수득된다. 레지스트 패턴(13)이 LOCOS 산화막(6b) 상에 형성되고 또한 채널 영역의 일부를 또한 덮는다. 레지스트 패턴(13) 및 LOCOS 산화막(6a)를 마스크로 이용하여, P형 불순물의 이온(즉, 붕소, 알루미늄)이 웰 확산층(2)으로 주입된다. 그러므로, 불순물층(7)이 웰 확산층(2)내에서 간격 T만큼 저농도 불순물 영역(5a)로부터 떨어진 위치에 형성된다.
도 2e는 소스 확산층(11a) 및 드레인 확산층(11b)이 웰 확산층(2)내에 형성되고, 게이트 절연막(8) 및 게이트 전극(9)이 반도체 기판상에 형성되는 상태를 도시한다. 그러한 구조는 아래와 같이 수득된다. 먼저, 레지스트 패턴(13)이 제거된다. 다음으로, SiO2막이 LOCOS 산화막(6a 및 6b) 사이의 웰 확산층(2)의 표면상에 열산화법 또는 CVD에 의해 증착된다. SiO2막 상에, 폴리실리콘막이 CVD에 의해 증착된다. 이들 막은 포토리쏘그라피 및 건식 에칭 처리되어, 각각의 막들을 소망된 형태로 패턴 처리한다. 그러므로, 게이트 절연막(8) 및 게이트 전극(9)이 형성된다.
다음으로, 게이트 전극(9) 및 LOCOS 산화막(6a 및 6b)을 마스크로서 이용하여, N형 불순물의 이온이 웰 확산층(2)으로 주입되어, 고농도 불순물 영역(5b) 및 소스 확산층(11a)을 형성한다. 그러므로, 오프셋 구조를 갖는 고내압 트랜지스터(20a)가 형성된다.
상술한 구조를 갖는 고내압 트랜지스터(20a)의 대표적인 표면 불순물 농도는: 웰 확산층(2)에서는 약 3×1015원자/㎤; 저농도 불순물 영역(5a)에서는 약 5×1016원자/㎤; 소스 확산층(11a) 및 고농도 불순물 영역(5b)에서는 약 5×1020원자/㎤; 불순물층(7)에서는 약 1×1017원자/㎤이다.
이제, 본 실시예에 따른 반도체 장치의 일 특징인 불순물층(7)과 저농도 불순물 영역(5a) 사이의 간격 T가 상세히 설명된다. 도 1에서, 불순물층(7)과 저농도 불순물 영역(5a) 사이의 간격 T는 예를 들면 약 1㎛ 이하이다. 그 이유는 영역(5a)와 층(7) 사이의 간격이 1㎛ 이하인 경우, 임계 전압이 낮고 따라서 저항 증가를 초래하지 않기 때문이다.
또한, 불순물층(7)과 저농도 불순물 영역(5a) 사이에는 임계 전압 조정을 위한 불순물이 주입되지 않는 부분이 형성된다. 그러므로, 저농도 불순물 영역의 P형 불순물과 불순물층(7)의 N형 불순물은 서로 보상하지 않는다. 이는 채널 영역층 상의 저농도 불순물 영역의 단부에서의 캐리어 농도의 감소를 억제하여, 높은 전류 구동 능력을 갖는 트랜지스터를 구현한다.
도 3에 도시된 것처럼, 저농도 불순물 영역(5a) 및 불순물층(7)은 서로 접촉할 수 있다. 도 3에 도시된 반도체 장치는 아래와 같이 수득된다. 도 2e에 도시된 단계에서, 불순물층(7) 및 저농도 불순물 영역(5a)내에 포함된 불순물은 열처리에 의해 반도체 기판의 주면을 따르는 방향으로 확산되어, 불순물층(7) 및 저농도 불순물 영역(5a)은 서로 접촉하게 된다. 그러한 구조는 양호한 방식으로 열처리의 정도를 제어함에 의해 용이하게 구현될 수 있다.
그러한 구조를 갖는 고내압 트랜지스터(20b)에서, 저농도 불순물 영역(5a)와 불순물층(7) 사이에는 간격이 없다. 상술한 것처럼, 영역(5a)와 층(7) 사이의 간격이 1㎛ 이하인 부분에서 임계전압이 낮으므로, 저항은 증가되지 않는다.
상술한 설명에서, 불순물층(7)은 채널 영역 및 소스 확산층(11a)과 겹친다. 그러나, 불순물층(7)은 임계 전압 조정 불순물층의 역할을 하기 위해서는 채널 영역내에만 형성되면 된다.
(제2 실시예)
본 실시예에서, 저농도 불순물 영역(5a)와 불순물층(7) 사이에 경계 불순물층을 포함하는 반도체 장치가 설명된다. 본 실시예에 따른 반도체 장치는 제1 실시예에 따른 반도체 장치의 것과 실질적으로 동일한 구조를 가지며, 그 차이점이 아래에 후술된다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 구조의 단면도이다. 도 4에서, 제2 도전형 경계 불순물층(10)이 저농도 불순물 영역(5a)과 불순물층(7) 사이에 제공된다.
도 5a 내지 도 5e는 도 4에 도시된 반도체 장치의 제조 단계에서의 반도체 기판 및 그 위에 형성되는 소자들의 단면도이다. 이하, 도 5a 내지 도 5e를 참조로, 제2 실시예에 따른 반도체 장치의 제조 방법이 설명된다. 도 5a 내지 5c에서 도시된 단계는 제1 실시예의 도 2a 내지 도 2c에서 도시된 단계와 동일하며, 그 설명은 생략된다.
도 5d는 소망된 형태로 패턴 처리된 레지스트 패턴(14)이 형성되고, 불순물층(7) 및 경계 불순물층(10)이 웰 확산층(2)내에 형성되는 상태를 도시한다. 먼저, LOCOS 산화막(6a 및 6b)을 마스크로 이용하여, N형 불순물(예를 들면, 인, 비소)의 이온이 웰 확산층(2)으로 주입되어, 웰 확산층(2)내에 N형 불순물층을 형성한다. LOCOS 산화막(6a 및6b) 사이에 존재하는 N형 불순물층의 일부는 임계 전압을 조정하기 위한 불순물층(7)이 된다.
다음으로, 그 결과 구조의 표면을 덮도록 레지스트가 도포되어, 적어도 저농도 불순물 영역(5a) 측부의 채널 영역의 단부 위에 개구부(50)을 갖는 레지스트 패턴을 형성한다. 다음으로, 레지스트 패턴(14) 및 LOCOS 산화막(6b)를 마스크로서 이용하여, P형 불순물의 이온이 주입되어, 표면 불순물 농도는 약 1×1017원자/㎤가 된다. 그러므로, 경계 불순물 영역(10)은 저농도 불순물 영역(5a)와 불순물층(7) 사이에 형성된다. 경계 불순물층(10)은 저농도 불순물 영역(5a)와 불순물층(7) 모두에 겹친다. 경계 불순물층(10)은 바람직하게는 약 1㎛ 이하의 폭을 갖는다.
도 5e에 도시된 단계는 도 2e에 도시된 단계와 동일하며, 설명은 생략한다. 도 2e를 참조로 상술한 것과 동일한 처리를 수행함에 의해, 오프셋 구조를 갖는 고내압 트랜지스터(20c)가 형성된다.
상술한 구조를 갖는 고내압 트랜지스터(20c)를 포함하는 반도체 장치에서, 불순물층(7)과 저농도 불순물 영역(5a)가 서로 겹치더라도, 저농도 불순물 영역(5a)의 불순물 농도는 경계 불순물층(10)으로 인하여 증가된다. 그러므로, 기생 저항의 생성이 억제되고, 따라서 임계 전압은 낮아진다. 경계 불순물층(10)의 폭이 약 1㎛ 이하의 정도로 극단적으로 좁기 때문에, 채널 영역의 표면 농도는 용이하게 제어된다.
상술한 설명에서, 경계 불순물층(10)은 저농도 불순물 영역(5a)와 불순물층(7)이 서로 겹치는 부분내에 제공된다. 별도로, 불순물층(7) 및 저농도 불순물 영역(5a)은 제1 실시예에서 설명된 것처럼 서로 떨어져 있을 수 있으며, 경계 불순물층(10)이 그 사이의 틈에 제공될 수 있다.
상술한 실시예에서, LOCOS법에 의한 소자 분리 처리되고 오프셋 구조를 갖는 MOS형 트랜지스터가 설명되었다. 본 발명은 또한 STI에 의해 소자 분리 처리되고 오프셋 구조를 갖는 MOS형 트랜지스터에도 적용된다.
상술한 실시예에서, P형 MOS 트랜지스터가 설명되었다. 본 발명은 또한 N형 MOS 트랜지스터에도 적용된다. N형 MOS 트랜지스터에서, 반도체 기판내의 불순물 표면부는 N형이며, 소스 확산층 및 드레인 확산층은 P형이다. CMOS 트랜지스터를 포함하는 고내압 트랜지스터는 상술한 트랜지스터와 실질적으로 동일한 방식으로 구성될 수 있다.
본 발명에 따른 반도체 장치는 채널 영역측의 드레인 확산층의 일부의 기생 저항의 생성을 억제하여 고내압 트랜지스터의 안정적 전류 구동 능력을 유지하는 특징을 갖는다. 그러므로, 본 발명은 예를 들면, LOCOS 또는 STI에 의해 구현되는 오프셋 구조를 갖는 고내압 트랜지스터를 포함하는 반도체 장치 및 이를 제조하는 방법에서 유용하다.
본 발명의 상세히 설명되었지만, 전술한 설명은 개략적인 것으로 제한적이지는 않다. 다양한 다른 개조물 및 변형물이 본 발명의 범위에서 벗어나지 않고 도출될 수 있다.

Claims (9)

  1. 고내압 트랜지스터를 포함하는 반도체 장치에 있어서,
    제1 도전형 표면부를 갖는 반도체 기판;
    상기 반도체 기판내에 형성된 제2 도전형 소스 확산층;
    제2 도전형 저농도 불순물 영역 및 상기 저농도 불순물 영역보다 높은 불순물 농도를 갖는 제2 도전형 고농도 불순물 영역을 포함하는 드레인 확산층 - 상기 저농도 불순물 영역은 상기 소스 확산층 측에 형성됨 -
    상기 반도체 기판내의, 상기 소스 확산층과 상기 저농도 불순물 영역 사이에 제공된 제1 도전형 불순물층;
    상기 제1 도전형 불순물층 상에 제공되는 게이트 절연막; 및
    상기 게이트 절연막 상에 제공되는 게이트 전극을 포함하며,
    상기 불순물층은, 그 일부가 상기 소스 확산층에 중첩하도록 형성되고,
    상기 저농도 불순물 영역 및 상기 불순물층은 서로의 불순물에 대해 보상하지 않는 위치에 형성되는 반도체 장치.
  2. 제1항에 있어서, 상기 저농도 불순물 영역 및 상기 불순물층은 서로 떨어져 있는 반도체 장치.
  3. 삭제
  4. 제1항에 있어서, 상기 저농도 불순물 영역과 불순물층 사이에 제2 도전형 경계 불순물층을 더 포함하는 반도체 장치.
  5. 제1항에 있어서, 상기 반도체 기판내에 소자 분리용 절연막을 더 포함하며, 상기 저농도 불순물 영역은 상기 절연막 아래에 제공되는 반도체 장치.
  6. 고내압 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서,
    제1 도전형 표면부를 갖는 반도체 기판으로 제2 도전형 불순물을 도입하여, 상기 반도체 기판내에 저농도 불순물 영역을 형성하는 단계;
    상기 반도체 기판내에 한 쌍의 소자 분리용 절연막을 형성하는 단계 - 상기 한 쌍의 절연막 중 하나의 절연막은 저농도 불순물 영역 상에 있음 - ;
    상기 저농도 불순물 영역 상에 형성된 상기 한 쌍의 절연막 중 상기 하나의 절연막 상에 레지스트 패턴을 형성하는 단계 - 상기 레지스트 패턴은 또한 채널 영역의 역할을 하는 영역의 일부분을 덮음 - ;
    상기 레지스트 패턴 및 절연막을 마스크로서 이용하여 제1 도전형 불순물을 상기 반도체 기판으로 도입하여, 상기 반도체 기판내에 있고 상기 저농도 불순물 영역으로부터 떨어진 위치에 불순물층을 형성하는 단계;
    상기 레지스트 패턴을 제거하는 단계;
    상기 불순물층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
    상기 한 쌍의 절연막 및 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판으로 제2 도전형 불순물을 도입하여, 상기 반도체 기판내에 소스 확산층 및 드레인 확산층을 형성하는 단계를 포함하며,
    상기 불순물층은, 그 일부가 상기 소스 확산층에 중첩하도록 형성되는, 반도체 장치 제조 방법.
  7. 삭제
  8. 고내압 트랜지스터를 포함하는 반도체 장치를 제조하는 방법에 있어서,
    제1 도전형 표면부를 갖는 반도체 기판으로 제2 도전형 불순물을 도입하여, 상기 반도체 기판내에 저농도 불순물 영역을 형성하는 단계;
    상기 반도체 기판내에, 한 쪽이 저농도 불순물 영역 상에 있도록, 한 쌍의 소자 분리용 절연막을 형성하는 단계;
    상기 한 쌍의 절연막을 마스크로 이용하여 제1 도전형 불순물을 상기 반도체 기판으로 도입하여, 불순물층을 형성하는 단계;
    상기 반도체 기판 상에 레지스트 패턴을 형성하는 단계 - 상기 레지스트 패턴은 채널 영역의 역할을 하는 영역의 적어도 일부분 위에 개구부를 가지며, 상기 일부분은 상기 저농도 불순물 영역 측부에 위치함 -
    상기 레지스트 패턴을 마스크로 이용하여 상기 반도체 기판으로 제2 도전형 불순물을 도입하여, 상기 반도체 기판내에 경계 불순물층을 형성하는 단계;
    상기 레지스트 패턴을 제거하는 단계;
    상기 불순물층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
    상기 한 쌍의 절연막과 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판으로 제2 도전형 불순물을 도입하여, 상기 반도체 기판내에 소스 확산층 및 드레인 확산층을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  9. 고내압 트랜지스터를 포함하는 반도체 장치에 있어서,
    제1 도전형 표면부를 갖는 반도체 기판;
    상기 반도체 기판내에 형성된 제2 도전형 소스 확산층;
    제2 도전형 저농도 불순물 영역 및 상기 저농도 불순물 영역보다 높은 불순물 농도를 갖는 제2 도전형 고농도 불순물 영역을 포함하는 드레인 확산층 - 상기 저농도 불순물 영역은 상기 소스 확산층 측에 형성됨 -
    상기 반도체 기판내의, 상기 소스 확산층과 상기 저농도 불순물 영역 사이에 제공된 제1 도전형 불순물층;
    상기 저농도 불순물 영역과 상기 불순물층과의 사이에 형성된 제2 도전형 경계 불순물층;
    상기 제1 도전형 불순물층 상에 제공되는 게이트 절연막; 및
    상기 게이트 절연막 상에 제공되는 게이트 전극을 포함하고,
    상기 저농도 불순물 영역 및 상기 불순물층은 서로의 불순물에 대해 보상하지 않는 위치에 형성되는, 반도체 장치.
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