TW200535950A - Semiconductor device and method for fabricating the same - Google Patents

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TW200535950A TW094106390A TW94106390A TW200535950A TW 200535950 A TW200535950 A TW 200535950A TW 094106390 A TW094106390 A TW 094106390A TW 94106390 A TW94106390 A TW 94106390A TW 200535950 A TW200535950 A TW 200535950A
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low impurity
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Mitsuhiro Suzuki
Minoru Morinaga
Yukihiro Inoue
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Matsushita Electric Ind Co Ltd
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Description

200535950 九、發明說明： [發明所屬之技術領域] 本發明係有關於一種半導體裝置及其制 -種包含具有偏離結構（offset structure)':二::尤指 體之半導體裝置及其製造方法。 回电塵電晶 [先前技術] 結構之耐高電壓電晶體作為具有穩定的財 j及漏琶特性之電晶體係已為習知（例如第6圖，日本已 之編號為9-223 793之專利)。於此類 中，有沒極擴散層包括位於問電極側方之 “低雜質濃度區，，）及比低雜f、 （乂下稱為 作所低亦隹貝/辰度區的雜質濃度更高之 雜為“高雜質濃度區”）。此種電晶體係以例 ：的局部氧化)或使用STI(淺通道隔離)結構進 灯哀置隔 _ (device isolation)。 第二圖係顯示一橫斷面示意圖’係為具有補償裝置的 M0S笔日日體之半導體梦署么 牛广以置U由LOCOS進行裝置隔 〇弟@所不，半導體基板包括用於形成耐高電壓電 曰曰體20d之半導體基極】以及於其上方形成的第一導電型 井區擴散層2。於該井區擴散層2之表層上，形成了用於 裝置隔離之LOCOS氧化膜6a及6b。 第一‘電型源極擴散層u a形成於該井區擴散層2 中a ^為了與该L0C0S氧化膜6a相連。第二導電型汲極 &放f <!】b包括低雜質濃度區5a及高雜質濃度區5b。該 低雜質濃度區53係位於該源極擴散層】】a侧方（即該低雜 316835 5 200535950 質濃度區5a較該高雜質濃度區％1靠近該源極擴散層 11 a)及該LOCOS氧化膜6a下方。該低雜質濃度區&因其 具有如此之結構也可稱作“補償汲極擴散層”。 於該井區擴散層2中，且位於該源極㈣層山及該 汲極擴散I 間的區域係作為通道區(以下就稱為
“通道區”）。第一導電型雜質層15形成為覆蓋該通道區 及該源極擴散層lla。於該通道區上方，形成閘絕緣膜8, 並且於該閘絕緣膜8上，形成閘電極9。 該雜質層15係為—臨限電壓（thresh〇id v〇ita㈣調整 =雜質層，用以調整該耐高電麗電晶體2Qd之臨限電壓。 猎由離子注人方式或其他方式將第__導電雜質導入該源極 擴散層11 a和該通道區中，廿 Ύ 亚猎由熱擴散該導入雜質，從 而形成該雜質層1 5。由於兮崎所恳〗ς〆 力…系喊貝層1 5係於該通道區中形 成，因此可以將高壓施加於 刀万…亥閘電極9或該汲極擴散層 11 b 〇 如I然而’具有上述結構之耐高電Μ電晶體2Gd存在-個 二：問題，因爲電流驅動性能很容易降低。“圖中箭 係為通道區側方之Locos氧化膜6b中 端二 如::部分所示，該 ;，與，雜質濃度…互重疊之部分㈣“重疊區 之導=_=與該低雜質濃度區w互間具有相反 的濃度會降:二產！促成導電之載體(car㈣ 可生黾阻（卩31-35出(：resistance)，並 316835 6 200535950 =:高電阻。這樣會降低該耐高電壓電晶體之電流驅動 為解決上述問題，日本已公開的 利提出-項技術，即給具有上述之^ 223793之專 「咖另一種雜質層。第7圖係==咖 體裳置之橫斷面示意圖。如第7圖所；：=、=半導 通道區具有第6圖所示之半導 "導版装置之 成且古命版通逼區相同之結構，並形 ，= = = :=型相同之高雜質濃度區 將鱼兮、及極nh方、^質層15形成之後形成，係 H及極擴放層llb具有相同 區並以熱處理擴散該雜質而形成。 4…该通道 於具有這結構之耐高電愿電晶體20e，該雜 诔質補償了該低雜質濃度區 、曰 擴展了空乏声60。之亦隹貝，亚於該重疊區30 之古…i 而，該汲極擴散層1lb或該閘電極9 之;軸可以得到保證，，因為該 星電日邮μ + 值達到—期望水準，使得該耐高電 '曰曰體施之電流驅動性能可以得到改善。 及該古，准所存在以下問題。當形成該雜質層15 以熱 得所期望之重疊區…广貝，辰編加以控制以獲 雜質濃度。另外，該：“ 6〇。但是」艮難以熱擴散控制該 重叠，造成該通道區^ 及5亥南雜質濃度區40相互 [發明内容] 表層‘刀之濃度難以控制。 316835 7 200535950 - 4=Γ::之缺點，本發明之主要目的係提供 ;::衣置，俾易於控制汲極擴散層之低雜質濃度區 :通逼區之雜質濃度，俾保證該汲極擴散層或該 ，高耐電壓，並抑制該電晶體電流驅動性能之降低程 又。本發明亦提供該半導體裝置之製造方法。 為達上述目的，本發明具有以下之功效。 發：ί第一方面係關於具有耐高電壓電晶體之半導 •:二〃半導體裝置包含具有第-導電型表層部分之半 =基板；形成於該半導體基板之第二導電㈣極擴散 丄方及第一導電型雜質層；並且對半導體基板 上方故有閘笔極及閘絕緣膜。該沒極擴 擴散層側方形成之第二導電型 枯方…亥源極 質濃度區之雜質濃度高之：；：!：：度區，及較該低雜 有用以#^-= ⑮度該半導體基板設 =，_vlceiS0latl01— 辰度&可以係形成在該絕緣膜下方之偏 • (offset drain diffusion fi]m) 〇 L 政層 及，=…體裝置之特徵之-係將該低雜質濃度區 及“貝區女置成可以防止雜質相互補償之位置 :° : V防止该雜質層之雜質補償該低雜質濃度區之雜 =因此，可以限制寄生電阻之產生，進而抑制電流離動 散Τ’降低。另外’可將高壓施加至該間電極及該汲極擴 為防止該低雜質濃度區及該雜質區相互 補償所安置之結構，即為該低雜質濃度區及該：質 3J6835 200535950 互分隔亦相互關聯之結構。於該低雜質濃度區及該雜質層 之間可能進一步設第二導電型邊界雜質層。 本發明之第二方面係關於具有上述結構之半導體裝置 製造方法。於該方法步驟中，首先，令第二導電型雜質導 入具有第一導電型表層部分之半導體基板中，從而於該半 導體基板中形成一低雜質濃度區。其次，於該半導體基板 中^成對用於裝置隔離（device isolation)之絕緣膜，這樣 其中之一對絕緣膜並可位於該低雜質濃度區上方。接著， 於形成於該低雜質濃度區上方之一對絕緣膜之一個之上方 形成一抗蝕圖案（resist pattern)，該抗蝕圖案也覆蓋了作為 通迢區的-部分。然後，使用抗钱圖案及絕緣膜作為罩膜 (mask)將第—導電型雜質導人半導體基板中，從而於、 導體基板中形成一雜質層並與該低雜質濃度區隔離。再 而’去除該抗姓圖案，並且於半導體基板中作為通道區的 區間形成閘絕緣膜。閘電極於該問絕緣膜上方形成。使用 該對絕緣膜及該閘電極作為罩膜而令第二導電型雜 半導體基板中，從而於該半導體基板中形成 散 汲極擴散層。 L成漕和 形成該閘電極步驟之後，向 Φ ^^ 個方向沿者該半導體 =之主表層作熱處理，使該雜質層之雜質及該低 度區生擴散運動直至這兩種雜質相互接觸為止。 “ J 供了另一種半導體裝置製造方法。於哕方 法步驟中，首先，令第二導電 二方 型表層部分之半導體基板，從而㈣半：:弟夕電類 、Θ牛蛉體基板中形成低 316835 200535950 雜質漠度區’·接著，形成一對用於半導體基 (deV1CeiS〇]^ 純雜質濃度區上·，然後，使用該對絕緣膜作為罩膜而令 弟一導電型雜質導入半導體基板中，從而形成、 =於該半導體基板上方形成—抗物，該抗㈣宰 在至二位於作為一通道區之_部分上方有—開口，該部 位於該低雜質濃度區側方。使用抗蝕 刀 Γ二導:半導體基板中一半導體 成 層（bGrder lmpurity Iayer)。 姓圖案。於作爲通道區之區域上形成—閉絕緣膜 :::ί:形成一開電極。最後’使用該對絕緣膜及該閉 :極作為罩膜令第二導電型雜質導入半導體基板中，從而 於该半導體基板中形成源極擴散層和沒極擴散層。 Λ用。玄衣方法，易於控制汲極擴散層之低雜質濃声 =:==:;雜質濃度。而包含具有極好的電流二 月b而、1^电壓電晶體之半導體裝置可以容易製成。 依據本發明，如上述，該沒極擴散層之低雜質濃度區 質層具有相反之導電型，將於通道區形成之低雜質 二又品及雜質區定位成可以防止雜質相互補償之位置。因 明提供半導體裝置，係包含允許將高電壓施加於 Μ1包極或該汲極擴散層並抑制該通道區之電流驅動性能 、牛低之耐回電壓電晶體，還提供半導體裝置之製造方法。 以下係藉由特定的具體實例結合附圖說明本發明 他優點與功效。 /、 316835 10 200535950 [實施方式] 實施例1 如第1圖所示，係用以說明本發明之半導體裝置及其 製造方法之實施例1之半導體裝置結構之橫斷面示意圖， 該半導體裝置包括具有偏離結構並藉由L〇c〇s形成裝置 隔喊的電晶體。如第1圖所示，具有第一導電型雜 質表層部分之半導體基板。於本圖中，半導體基板包括用 於形成耐高電壓電晶體20a之半導體基極丨以及於其上方 形成的第一導電型井區擴散層2。於該井區擴散層2之表 層上f，形成了用於裝置隔離之LOCOS氧化膜63及6b。 第二導電型源極擴散層lla形成於該井區擴散層2 中俾”。亥LOCOS氧化膜6a相連。第二導電型汲極# & 層括—低雜質濃度區5a及一高雜質濃度區外。該 低雜質濃度區5a係位於該源極擴散@ n
LOCOS氧化膜6a下方曲 U gi m h “ 雜貝濃度區5a因具有如此之 、、ό構也可彳冉作 偽a# u 〇 偏硪/及極擴散層（offset draln dlffusi〇】] layer) 〇 雜貝層7係錯由蔣盘兮/江、曲— 棺田將與遠低濃度雜質區5&導 雜質，即第一導電型雜斯 ^ 守私尘相反之
入該源極擴散層lla和哕诵、#卩+ 凡八他万式V „ RB D玄通迢區中而形成。該雜質層7係 一 S品限笔塵調整雜暂 、 /、 • -t ,、 貝層（threshoId v〇】tage adJustma 卿，y ^調整㈣高電壓電晶艮: 麗。閘電極9形成於該通道 區之間夾設一問絕緣膜8。 万、閉包杬與逋迺 316835 200535950 本員例之半導體裝置與第6圖及第7圖所示之習知半 導體裝置不同，該雜質層7及該低雜質濃度區5a係定位成 可以防止雜貝相互補償之位置，即相互間有一個距離τ予 以Pw _。由於s玄雜質層7及該低雜質濃度區&採用了這樣 一個位置關係’ f知技術裏的重疊區3G之問題得以排除。 因此’該通道區側方之低雜質濃度區5a末端的寄生電「阻 產生問題可以得到解決。 • 由於設在該通道區之該雜質I 7’該臨限電壓可以被 调整至期望水準，而且該耐高電壓電晶體2〇a之電流驅動 性能可以得到改善。因為形成了該偏離汲極擴散層Γ言帝 壓便可轭加於該閘電極9或該汲極擴散層"b 道區僅僅形成該雜晳厗1 „ . 哀通 分之濃度。亦隹貝層7，所以便於控制該通道區表層部 第2 A至2E圖係為如第！圖所示之半導體裝置 步驟中形成的半導體基板及A 。 翁 也、断面不意圖。參閱 :至2ΕΘ，描述了本實施例1之半導體裝置之製造方 氧化顯示—狀態，係於該半導體基板上方形成一 ^ 和—氮切膜之狀態。由以下方式可以得到此社 構。於該ρ型半導許美才 ° ,2。接英：基極1之表層，形成該Ρ型井區擴散 層2 接者，於該Ρ型井區擴散声2之矣·β _丄 CVD( e月文層2之表層，猎由氧化或 =7 “沉積）過程順序沉積Si〇2(氧化石夕）膜
SiN(虱化矽）膜4。 弟2B圖顯示一狀態，係於該半導體基板上方形成用 J2 316835 200535950 以形：該低雜質濃度區5a之罩膜圖案之狀態。由以 此Γ構。該Sl〇2膜3及該siN膜4例如使用絲 :〇= 式餘刻法予以處·，而後形成開口， 要來威：:广6a及6b即於該開口形成。然後，為了保持 ^成錢極擴散層llb《―側之開口益覆蓋其他之開 乃匕加抗蝕劑’而形成抗蝕膜。經曝光和顯像處理該 抗姓膜，形成可生成期望形狀之圖案之抗姓圖案12。使用 =形成罩膜圖案之Sl〇2膜3、SlN膜4及抗姓圖案⑴ =型雜質離子（如H録）注人該井區擴散層2中。於 疋亥井區擴散層2上方形成該低雜質濃度區化。 第2C圖顯示一狀態，係於該井區擴散層2之表層形 ocos氧化膜6&及6b之狀態。藉由以下方式可以得 =結構。去除該抗姓圖案12。在職溫度下，熱處理 二成結構’因此使用_膜4作為抗氧化膜熱氧化該井 區擴散層2之表層，同時熱擴散該低雜f濃度@ 5a^ '雜質。從而，於該井區擴散層2之表層形成厚度大約達 :之L〇C〇S氧化膜63及6b，同時，該低雜質濃度區 m寻更深。經錢刻移除該叫膜3及該SlN膜4。 …第2D圖顯示-狀態，係於該半導體基板上方形成可 形成期望形狀的圖案之抗蝕圖案]3並於井區擴散層2中形 成該雜質層7之狀態。藉由以下方式可以得到此結構。該 ―圖案U於LOCOS氧化膜6b上方形成，俾覆蓋一部 分通運區。使用該抗！虫圖案13及該L〇c〇s氧化膜以作 為罩膜，將p型雜質離子（如硼、銘）注入該井區擴散層2 316835 ]3 .200535950 中。於該井區擴散層2上方形成該雜質層7，其位置與該 低雜^ )辰度區5 a相差一 T距離。 第2E圖顯示一狀態，係於該井區擴散層2中形成該 源極擴散層11a及該汲極擴散層llb，並於半導體基板上 方形成5亥閘纟巴緣膜8及該閘電極9之狀態。藉由以下方式 可以得到此結構。首先，去除該抗蝕圖案丨3。於該井區擴 月欠層2之表層於该LOCOS氧化膜6a及6b之間，藉由熱 修氧化或CVD過程沉積一 Si〇2膜。藉由CVD過程於該以〇2 朕上方沉積一多矽膜。使用光蝕刻法及乾式蝕刻法處理這 些膜，將每個膜生成一期望之圖案。便形成該閘絕緣膜8 及该問電極9。
、 使用該閘電極9及該LOCOS氧化膜6a和0D 作為罩膜，將N型雜質離子注人該井區擴散層2中，而形 成該高雜質濃度區5bA該源極擴散層na。從而，具有一 偏離結構之耐高電壓電晶體20a便形成。 所曲具有上述結構之耐高電壓電晶體20a之代表性表層雜 貝/辰度心、有·在邊井區擴散層2中，大約有3χ】〇]5源子/ 立方f分⑼⑽SW);於該低雜質濃度區5a中，大約有5 X 1 〇】6肩+ / ☆古八乂 ，、 方A刀；於該源極擴散層〗]a及該高雜質濃 t，大約有5x 1〇2°原子/立方公分；於該雜質層7 中，大：有】X】〇]7原子/立方公分。 Μ本實例之半導體裝置特徵之-係介於該雜質戶7及該 低雜質濃度區5 貝廣 a之間存在該距離丁，將於此加以详述。如 Θ不，列如，介於該低雜質濃度區5a及該雜質層7 14 316835 200535950 隹丁係大約小於或等於1//H]。因爲介於 區5a及該層7之 卜 舄彳丨於该 仏、一間存在之距離丁大約小於或等於， 所以运樣會有低的 ^ Ώ _ 笔壓，因而不可能引起一電阻增加。 另外，介於該雜暂Jg 7 n , 力 -區間，但並不:田 嘴濃度區&之間形成 ,_ .....於臨限電壓調整之雜質注入該區。田 匕’石亥低雜質濃度區5 a之p刑％ ^ 雜質不會相互間進^二，隹質及該雜質層7之n型 ，質濃度區5a末端之載卿貝曲戶大而抑制通道區側方之該低雜 流驅動性能之電晶體 ㈣’從而可獲得具有高電 可以：第3圖所示’該低雜質濃度區5a及於該雜質声7 可以相互接觸。通過以下方式可以得到圖3所干之=7 裝置。於如第2E _ 3所不之+導體 所不之步驟中，該雜質層7及該低雜 二-度區5a之雜質經由熱處理向同—個方向沿著，：：
體基板之主表層擴散，從 + V r r 雜貝層7及該低雜皙、、曹疮 品a相互接觸。此結構可經由 埶、/又 度而實現。 田您万式才工制熱處理之程 於具有此結構之耐高電壓電晶體鳥中， 該低雜質濃度區5a及該雜質層7 , 在”方； 介八兮卩< η外既 間之工隙。因為如上述 "方“玄區5a及该層7之間之距離 位於該區狀臨限電㈣低的，因此電㈣^—’ ]]t上所述’ 7重疊該通道區及該源極擴散層 :。。而該雜質層7僅需於該通道區形 二 電壓調整雜質層。 卜局s°°丨民 實施例2 316835 15 200535950 於本實例中，半導體努η於^ t ^ 、且i了、包括設在該低雜質濃度區 5 a及$玄雜貝層7間之邊界雜暂思 l » .. i，丨滩貝層。本實例之半導體裝置有 很多與實施例1之半導體梦罢4 卞〒旦衣置相同之處，以下僅對不同之 處予以描述。 弟4圖係一谱斷面元音同 分θ 一 …，…· w圖，其頒示本發明半導體裝置 及其製，方法之實施例2之半導體裝置結構之橫斷面示意 圖。如第4圖所示，第二導雷 令电型邊界雜質層10設在該低雜 貝 >辰度區5a及該雜質層7之間。 第5A至5Ε@係為如第4圖所示之半導體裝置之 ㈣中形成的半導體基板及其元件之橫斷面示意圖。參閱 第5二至5Ε圖，描述了本實例2之半導體裝置之製造方 法。第5AS5C圖所示之步驟與本實施例】之第2八至％ 圖所示之步驟相同，因此將不予以描述。 弟5D圖顯示一狀態，係形成可生成期望形狀的圖案 之抗㈣t 14’並於井區擴散層2中形成該雜質層7及該 邊界雜質層1G之狀態。藉由以下方式可以得到此結構。首 使用該LOCOS氧化膜6a及6b作為罩膜，將N型雜 質離子(如磷、砷)注入該井區擴散層2中，而於該井區擴 散層2上方形成N型雜質層。介於該L〇c〇s氧化膜心及 b之間的n型竑貝層之一部分係為用於調整該臨限電壓 之雜質層7。 接著，施加抗蝕劑以覆蓋該合成結構之表層，從而形 成具有通道50之抗蝕圖案]4,該通道5〇係至少位於該低 雜質濃度區5a側方之通道區末端之上方。然後，使用該抗 316835 16 200535950 蝕圖案14及該LOCOS氧化膜6b作為一罩膜，注入一 p 型雜質離子，這樣該表層雜質濃度大約係1χ ι〇η原子/立 方公分。從而，形成了介於該低雜質濃度區化及該雜 7之間之邊界雜質層10。該邊界雜質層1〇重疊了該雜質^ 度區5a及該雜f層7。該邊界雜質層1G更適宜具有大約 小於或等於1 // m之寬度。 一如帛5E圖所示之步驟與第2E目所示之步驟相同，這 晨將不予以描述。參閱f 2E圖’通過執行如上所述之相 同處理方式，便形成具有偏離結構之耐高電壓電晶體I。 於包含具有上述結構之对高電壓電晶體2〇c之半導體 裝置中，儘管該雜質層7與該低雜質濃度區&相互重爲， 但是由於該邊界雜質層1〇，該低雜質濃度區^ : 度得以增加。因此，抑制該寄生電阻的產 氏’ 該臨限電壓。因為該邊 牛低了 之〜“上 、◎隹貝層10八有小於或等於1 // m 見：上；。之小’所以該通道區之嶋度易於控制。 5a及該雜ir/r界雜質層1〇係設於該低雜質濃度區 7及今… 重疊之區域。代替方案為，該雜質層 /及ό亥低雜質道庚f < 、 的，並且二:所述可能相互間係分開 空隙内。邊界雜質層]。可設在該…該層7之間之 別述之貫例，描述了具有偏離結構且Α τ 行裝置隔離之ΜΩς + ^ 稱且猎由L〇C〇S進 由如進”置二“體。本發明對具有偏離結構且藉 二丁衣置隔雄之M〇s電晶體仍然有效。
刖述之實例，描述了 P型M0S電晶體。本發明對N 316835 ]7 200535950 型M〇S電晶體同樣實用。在N型MOS電晶體中，該半導 體基板之雜質表層部分係N型，該源極擴散層及該汲極擴 散層係P型。包含CMOS電晶體之耐高電壓電晶體可以以 如前所述之電晶體大量相同之方式建構。 本發明之半導體裝置具有抑制於該通道區上方之汲極 擴散層之一部分之寄生電阻的產生之功效，以維持該耐高 電壓電晶體之電流驅動性能之穩定性。因此，本發明用於 $例如包含具有偏離結構且以LOCOS或STI實現之耐高電 壓電晶體之半導體裝置及其製造方法中係實用的。 本發明已作詳細說明，但上述實施例僅例示性說明本 發明之原理及其功效，而非用於限制本發明。任何熟習此 項技藝之人士均可在不違背本發明之範疇下，對上述實施 例進行修飾與改變。 [圖式簡單說明] 第1圖係一橫斷面示意圖，其顯示本發明半導體裝置 •及其製造方法之實例1之半導體裝置結構之橫斷面示意 圖； 第2 A至2E圖係本發明半導體裝置及其製造方法之半 導體裝置製造流程示意圖； 第3圖係一橫斷面示意圖，其顯示本發明半導體裝置 及其製造方法之實例1之另一半導體裝置結構之橫斷面示 意圖； 第4圖係一橫斷面示意圖，其顯示本發明半導體裝置 及其製造方法之實例2之半導體裝置結構之橫斷面示意 316835 200535950 圖； 第5A至5E圖係第4圖所示之半導體裝置之製造流程 示意圖； 第6圖係一橫斷面示意圖，其顯示一習知半導體裝置 結構之橫斷面示意圖；以及 第7圖係一橫斷面示意圖，其顯示另一習知半導體裝 置結構之橫斷面示意圖。 k [主要元件符號說明] 1 半導體基極 2 井區擴散層 3 Si〇2膜 4 SiN膜 5a 低雜質濃度區 5b 、40 南雜質濃度區 6a、6b LOCOS氧乂匕月莫 7、 1 5雜質層 8 閘絕緣膜 9 閘電極 10 邊界雜質層 lli i 源極擴散層 lib 汲極擴散層 12 、13、14 抗蝕圖案 20a至 20e 耐高電壓電晶體 30 重疊區 60 空乏層 T 距離 31683$

Claims (1)

  1. 200535950 、申請專利範圍： 晶體，該半導體 一種半導體裝置，係包括一耐高電壓電 裝置包括.· 半導體基板，係包含第-導電型表層部分. 成 第二導電型源極擴散層，係於該半導體基板中形 :極擴散層’係包括第二導電型低 ^有較该低雜質濃度區之雜質濃度 /、 質澧声F甘山 门之弟一導電型高雜 I成 其中，該低㈣濃度區於該源極擴散層側方 第一導電型雜質層，設在半導她Ι4ΙΓ 及低雜質濃度區之間；在丰、基板之源極擴散層 閘緣膜’設在該第一導電型雜質層上；以及 閘電極，係設在該閘絕緣膜上； 其中’將該低雜質濃度區及該雜質 質相互補償之位置。 风+使雜 其中，該低雜質 其中，該低雜質 復包括第二導電 2·如申請專利範圍第1項之半導體裝置 濃度區和該雜質層係分離開的。 3·如申請專利範圍第〗項之半導體裝置 /辰度區和该雜質層係相互接觸的。 4.如申請專利範圍第1項之半導體裝置 — :邊界雜質層，係位於該低雜質濃度區和該:質:之 5·如申請專利範圍第1項之半導體裝置，復包括用於半導 316835 20 200535950 月豆基板之4且隔離之絕緣膜，苴巾 /、中，於该絕緣膜下方設 該低雜質濃度區。 6 · —種半導體裝置製造方法，传向知 念ί丁、包括耐咼電壓電晶體，該 方法包括以下步驟： 令弟一導電型雜暂墓入冬古势 、若 ^ ^ /g罘一導電類型表層部 分之半導體基板中，從而於該半導 、、曲· 叩々…％千¥肢基板中形成低雜質 〉辰度區， :成：對用於半導體基板之裝置隔離之絕緣膜，該 一對絕緣膜中之-係位於該低雜質濃度區上； 形成抗#圖案’係位於該低雜質濃度區上方形成的 5亥一對絕緣膜之一之古 ..r λα 上方，该杬蝕圖案也覆蓋了作為通 迢區的一部分； V〜 使用抗蝕圖案及絕緣膜作為罩 Γ 、曰亚人该低雜質濃度區分隔； 去除該抗钱圖案案； 於雜質層上方形成閘絕緣膜； 方、孩閘硙緣膜上方形成閘電極，·以及 電型、Γ :亥對粑緣胺及該閘電極作為罩膜而令第二導 貝蛉入半導體基板中，從而於該半導卿φ 成源極擴兴息4 攸叻万、3牛V肢基板中形 I放層和汲極擴散層。 如申請專利範圍第6項之半導 該閉電片丰Μ 3<牛&脰表置製造方法，於形成 宅極步驟之後，復包括： 。同個方向沿著該半導體基板之主表層，藉由熱 3]6835 2] 200535950 處l，使邊雜質層之雜質及該低雜質濃度區之雜質擴散 直至這兩種雜質相互接觸為止。 8·種半導體裝置製造方法，係包括财高電壓電晶體，該 方法包括以下步驟： 、^第—‘迅型雜質導入含有第一導電類型表層部 分之半導體基板，從而於該半導體基板中形成低雜質漢 度區； ' x • 形成一對用於半導體基板之裝置隔離之絕緣膜，使 該一對絕緣膜之一位於該低雜質濃度區上，· 使用該對絕緣膜作為罩膜而令第一導電型雜所 入半導體基板中，從而於該半導體基板中形成雜質’層、; 於該半導體基板上形成—抗㈣案，該抗敍圖案曰在 夕位於作為通道區之—部分上方有—開口 於該低雜質濃度區側方； “位 。本、·：用抗蝕圖案作為罩膜而令第二導電型雜質導入 + V體基板中，從而於該半、 層； 卞命月丑基扳中形成邊界雜質 去除該抗蝕圖案； 方；雜質層上方形成閘絕緣膜； 々該閘絕緣膜上方形成閘電極 吏用遠對絕緣膜及該間電極作為 -型雜質導入半導體基板中，從而於 ：广導 成源極擴散層^及極擴散1。 …基板中形 316835 22
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