DE69115118T2 - Verfahren zum Herstellen eines Dünnfilm-Transistors. - Google Patents

Verfahren zum Herstellen eines Dünnfilm-Transistors.

Info

Publication number
DE69115118T2
DE69115118T2 DE69115118T DE69115118T DE69115118T2 DE 69115118 T2 DE69115118 T2 DE 69115118T2 DE 69115118 T DE69115118 T DE 69115118T DE 69115118 T DE69115118 T DE 69115118T DE 69115118 T2 DE69115118 T2 DE 69115118T2
Authority
DE
Germany
Prior art keywords
insulating layer
substrate
layer
sides
island
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69115118T
Other languages
English (en)
Other versions
DE69115118D1 (de
Inventor
Tatsuo Morita
Keiji Tarui
Shuhei Tsuchimoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Application granted granted Critical
Publication of DE69115118D1 publication Critical patent/DE69115118D1/de
Publication of DE69115118T2 publication Critical patent/DE69115118T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen eines Dünnfilmtransistors, und sie ist insbesondere auf ein Verfahren zum Herstellen von Dünnfilmtransistoren (nachfolgend als "TFT" bezeichnet) bei niedriger Temperatur anwendbar, wobei die TFTs zur Verwendung in Anzeigevorrichtungen und Bildsensoren ausgebildet sind.
  • TFTs, wie sie zum Ansteuern von Flüssigkristall-Anzeigevorrichtungen und Bildsensoren verwendet werden, werden auf dieselbe Weise hergestellt, wie ein IC-Herstellprozeß ausgeführt wird. ICs müssen bei ungefähr 1000 ºC bearbeitet werden, um Kristallisierung, Ausbildung von Isolierschichten und Aktivierung von Fremdstoffen zu erzielen, was es erfordert, daß das Substrat, auf dem ICs ausgebildet werden, aus Materialien ausgewählt werden muß, die hohen Temperaturen standhalten können. Das üblichste Material ist Quarz. Dieses Erfordernis erschwert es, ein großes Substrat zu verwenden, auf dem los ausgebildet werden. Um die Schwierigkeiten zu überwinden, wie sie bei hohen Temperaturen auftreten, wird eine amorphe oder polykristalline Substanz als Ausgangsmaterial verwendet, das durch Festphasenwachstum oder Lasertempern kristallisiert wird.
  • Ein TFT ist ein Transistor vom MOS-Typ. Die Funktionen von Transistoren hängen vom Grenzflächenzustand der Gateisolierschicht und der Halbleiterschicht ab. Wenn Transistoren bei niedrigen Temperaturen bearbeitet werden, werden auch die Gateisolierschichten bei entsprechend niedrigen Temperaturen bearbeitet.
  • Dünne Halbleiterschichten werden mit gewünschter Form auf einem Substrat ausgebildet und einer Oberflächenbehandlung unter Verwendung von Fluorwasserstoffsäure usw. unterzogen. Dann werden Gateisolierschichten durch Sputtern oder ein CVD-V erfahren hergestellt. Diese Verfahren sind zum Verringern der Grenzflächen-Niveaudichte aus einem unbekannten Grund nicht geeignet. Der Grund hierfür wurde untersucht. Die Untersuchung lehrt, daß auf dünne Halbleiterschichten die Herstellung von Gateisolierschichten ohne Pause erfolgen sollte, bevor die dünnen Halbleiterschichten der Atmosphäre ausgesetzt werden.
  • Um das Funktionsvermögen von bei niedrigen Temperaturen hergestellten TFTs zu verbessern, ist es erforderlich, die Grenzf lächen-Niveaudichte zwischen dem Halbleiter und den Gateisolierschichten zu verringern. Um dies zu erzielen, muß der Herstellung dünner Halbleiterschichten das Überlagern durch Gateisolierschichten folgen. Um die obenliegenden Schichten als TFT auszubilden, wird eine obenliegende Schicht mit gewünschtem Inselmuster hergestellt, wobei die Seiten der Halbleiterschicht nach außen freiliegen. Wenn eine Gateelektrode in diesem Zustand hergestellt wird, ist es wahrscheinlich, daß die freiliegenden Seiten der Halbleiterschicht und der Gateelektrode in Kontakt miteinander treten, wodurch Stromlecks zunehmen. Um ein solches Stromleck zu verhindern, ist es erforderlich, die freiliegenden Seiten der Halbleiterschicht mit einer Isolierschicht 8 abzudecken, wie in Fig. 9 dargestellt, bevor die Gateelektrode herge stellt wird. In Fig. 9 ist ein isolierendes Substrat 1 dargestellt, auf dem eine Halbleiterschicht 2, eine Gateisolierschicht 3 und eine Gateelektrode 4 einander überlappen. Wenn die Isolierschicht 8 aus SiO&sub2; besteht, das ein Material ist, wie es üblicherweise zum Herstellen von Gateisolierschichten verwendet wird, wird das SiO&sub2; der Gateisolierschicht 3 gleichzeitig geätzt. Dieses gleichzeitige Ätzen verhindert das Formen der Isolierschicht 8, und selbst wenn SiO&sub2; und SiO&sub2; ein großes Ätzselektionsverhältnis aufweisen, ist die Herstellung durch Ätzen schwierig. In der Technik ist PSG bekannt, das durch Dotieren von SiO&sub2; einer Isolierschicht durch Phosphor hergestellt wird. Je größer die Menge zugegebenen Phosphors ist, umso größer wird das selektive Ätzverhältnis, jedoch diffundiert der Phosphor von den Seiten der Halbleiterschicht 2 ein, wodurch sich die Charakteristik des Dünnfilmtransistors (TFT) ändert.
  • Aus EP-A-0 165 863 ist bereits ein Verfahren zum Herstellen eines Dünnfilm-Feldeffekttransistors bekannt, bei dem ein mehrschichtiger Körper auf einem Substrat ausgebildet wird, wobei die Mehrfachschicht eine Halbleiterschicht, eine Gateisolierschicht und eine untere Dünnschicht beinhaltet, und dieser mehrschichtige Körper zu Inseln gemustert wird, wobei die anderen Teile des mehrschichtigen Körpers entfernt werden.
  • Gemäß der Erfindung ist ein Verfahren zum Herstellen eines Dünnfilmtransistors gemäß Anspruch 1 geschaffen.
  • Bei einer bevorzugten Ausführungsform wird das Substrat so hergestellt, daß ein inselförmiger Film auf einer Oberfläche vorliegt, und der mehrschichtige Körper wird auf dem Inselfilm des Substrats hergestellt.
  • Die Herstellung des mehrschichtigen Körpers wird vorzugsweise in Vakuum oder einem mit Inertgas gefüllten Raum ausgeführt, um dadurch zu verhindern, daß der mehrschichtige Körper der Atmosphäre ausgesetzt wird.
  • Vorteilhafterweise besteht der Isolierfilm und die Isolierschicht des Substrats aus verschiedenen Materialien.
  • Bei einer Ausführungsform wird die Isolierschicht zu beiden Seiten der Insel dadurch hergestellt, daß sie auf die gesamte Oberfläche des Subtrats aufgebracht wird und andere Bereiche als ein Bereich zu beiden Seiten der Insel durch anisotropes Ätzen entfernt werden.
  • Vorzugsweise ist der anisotrope Ätzvorgang ein Plasmaätzvorgang, wobei die spektroskopischen Eigenschaften des auf die Isolierschicht angewandten Plasmas während des gesamten Ätzprozesses erfaßt werden, um eine Änderung der spektroskopischen Eigenschaften zu erfassen, wie sie auftreten, wenn die erste Isolierschicht freigelegt ist, um dadurch die Zeitspanne einzustellen, während der der Plasmaätzvorgang auf die Isolierschicht angewandt wird.
  • Vorzugsweise besteht die Isolierschicht an den Seiten der Insel aus Si&sub3;N&sub4;.
  • Vorzugsweise wird der mehrschichtige Bereich mit einem reaktiven Ionenätzmittel geätzt, damit die Seiten der Insel rechtwinklig zum Substrat stehen.
  • Die Gateelektrode wird vorzugsweise aus Metall oder polykristallinem Silizium hergestellt.
  • So ermöglicht es die hier beschriebene Erfindung, das Ziel zu erreichen, ein TFT-Herstellverfahren zu schaffen, mit dem TFTs auf einfache Weise in einem relativ großen Bereich eines Substrats mit hoher Herstellausbeute hergestellt werden können.
  • Die Erfindung wird beispielhaft weiter unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
  • Fig. 1 eine Draufsicht ist, die einen erfindungsgemäß herzustellenden Dünnfilmtransistor zeigt;
  • Fig. 2 bis 8 schematische Schnittansichten entlang Linien A A' und B-B' in Fig. 1 sind, die Herstelischritte für einen Dünnfilmtransistor veranschaulichen;
  • Fig. 9 eine Schnittansicht ist, die einen bekannten Dünnfilmtransistor zeigt;
  • Fig. 10 eine Draufsicht ist, die einen Dünnfilmtransistor 10 gemäß einem zweiten Beispiel der Erfindung zeigt;
  • Fig. 11 bis 17 schematische Schnittansichten entlang Linien A-A' und B-B' in Fig. 10 sind, die Schritte zum Ausführen des zweiten Beispiels veranschaulichen; und
  • Fig. 18 ein Kurvendiagramm ist, das die sich zeitlich ändernde Intensität von Emissionslicht zeigt.
  • Unter Bezugnahme auf die Fig. 1 bis 8 wird nun ein erstes Beispiel der Erfindung beschrieben.
  • Wie in den Fig. 2(a) und 2(b) dargestellt, wird ein Substrat 1, nachdem es gereinigt wurde, in einem Plasma-CVD-Apparat angeordnet. Das Substrat 1 wird auf eine Temperatur im Bereich von 400 ºC bis 600 ºC erhitzt, und SiH&sub4;-Gas wird durch Wärme und Plasma zerlegt, um eine amorphe Si-Schicht mit einer Dicke von ungefähr 1000 Å (10 Å = 1 nm) auf dem Substrat 1 herzustellen. Die abgeschiedene amorphe Si-Schicht wird in Vakuum oder Inertgasatmosphäre für ungefähr 50 Stun-30den bei 600 ºC getempert, um eine polykristalline Siliziumschicht 2 auszubilden. Dann wird durch Sputtern eine SiO&sub2;- Schicht mit einer Dicke von ungefähr 1000 Å hergestellt, die zu einer Gateisolierschicht 3 wird. Im Verlauf der Ausführung der vorstehend beschriebenen Schritte wird das Glassubstrat 1 in einer umschlossenen Kammer, die unter Vakuum ge halten wird oder mit einem Inertgas gefüllt ist, um dadurch sicherzustellen, daß das Substrat nicht der Atmosphäre ausgesetzt wird, vom Plasma-CVD-Apparat über einen Temperofen zu einem Sputterofen transportiert.
  • Dann wird durch einen Vakuum-CVD-Apparat eine polykristalline Siliziumschicht mit einer Dicke von ungefähr 1000 Å hergestellt, die eine untere Gateelektrode 4a wird. Die sich ergebende Dreischichtstruktur ist in den Fig. 2(a) und 2(b) dargestellt.
  • Der nächste Schritt ist in den Fig. 3(a) und 3(b) veranschaulicht, durch den die dreischichtige Schicht unter Verwendung eines im Transistorbereich hergestellten Resistmusters zu einer Inselform gemustert wird. Der Ätzvorgang ist ein reaktiver Jonenätzvorgang, der als anisotropes Ätzen bezeichnet wird, bei dem die Seiten des inselförmigen Mehrschichtbereichs rechtwinkig zur Oberfläche des Substrats stehen. Das Ätzmittel kann für eine polykristalline Siliziumschicht eine gasförmige Mischung aus 5F&sub6; und CCl&sub4; sein, und CHF&sub3;-Gas für eine SiO&sub2;-Schicht.
  • Die Schritte schreiten zu dem fort, was in den Fig. 4(a) und 4(b) dargestellt ist, gemäß denen die gesamte Oberfläche des Substrats 1 durch eine SiO&sub2;-Schicht 5 bedeckt wird, die durch Sputtern oder ein Normaldruck-CVD-Verfahren mit einer Dicke von ungefähr 5000 Å hergestellt wird. Dann wird anisotropes Ätzen mit einem reaktiven Ionenätzmittel so ausgeführt, daß das SiO&sub2; nur an den Seiten des inselförmig gemusterten Mehrschichtbereichs verbleibt, wie in den Fig. 5(a) und 5(b) dargestellt.
  • Dann wird, wie es in Fig. 6(a) dargestellt ist, eine Schicht aus polykristallinem Silizium durch ein Vakuum-CVD-Verfahren mit einer Schicht von ungefähr 2000 Å als obere Gateelektrode 4b abgeschieden, und dann werden die obere Gateelektrode 4b und die untere Gateelektrode 4a durch einen Schritt mit reaktivem lonenätzen mittels eines als Gateelektrode geformten Resistmusters geätzt. Die fertiggestellte Gateelektrode 4 ist in Fig. 1 dargestellt. Dann werden geeignete Fremdstoffe ionenimplantiert und es wird ein aktivierendes Tempern ausgeführt. Auf diese Weise wird dafür gesorgt, daß die obere Gateelektrode 4a, die untere Gateelektrode 4b und die polykristalline Siliziumschicht, die später zu einer Source und einem Drain an entgegengesetzten Seiten der Gateelektrode wird, niedrigen elektrischen Widerstand erhalten.
  • Der nächste Schritt betrifft das in den Fig. 7(a) und 7(b) dargestellte Stadium, in dem eine Isolierschicht 6 hergestellt wird. Genauer gesagt, wird eine Schicht aus SiO&sub2; oder PSG mit Phosphordotierung auf der gesamten Oberfläche des Substrats 1 durch ein Normaldruck-CVD-Verfahren hergestellt und Kontaktlöcher (nicht mit Zahlen versehen) werden an den Übergangsstellen der Elektroden in der Schicht 6 ausgebildet. Andere Kontaktlöcher werden in der Schicht 6 auf einer mit einer Al-Verdrahtung, die im nächsten Absatz beschrieben wird, verbundenen Gatelektrode 4 erzeugt.
  • Es wird zunächst eine Al-Schicht 7 mit einer Dicke von ungefähr 5000 Å durch Sputtern hergestellt, und dann wird diese durch Photoätzen zu Al-Schichtverdrahtungen 7a und 7b mit vorgegebenem Muster ausgebildet, wie in den Fig. 8(a) und 8(b) dargestellt. Auf diese Weise wird ein endgültiger TFT mit gewünschter Verdrahtung, wie in Fig. 1 dargestellt, erhalten.
  • Wie es aus der vorstehenden Beschreibung ersichtlich ist, bestehen die Isolierschicht an den Seiten der Insel, d.h. des inselförmig gemusterten Mehrschichtbereichs, und die Gateelektroden aus verschiedenen Materialien, wodurch die
  • Schwierigkeit vermieden ist, die von der Verwendung derselben Art von Material herrührt, wie beim bekannten Herstellverfahren.
  • Die Isolierschicht an den Seiten des inselförmigen Mehrschichtbereichs kann aus Si&sub3;N&sub4; oder einem anderen Material hergestellt werden, wenn dieses den Halbleiter nicht ungünstig beeinflußt. Die Gateelektrode kann aus Metall wie Ti oder W anstelle von polykristallinem Silizium bestehen, oder sie kann aus einer Kombination davon mit Silicid bestehen.
  • Unter Bezugnahme auf die Fig. 10 bis 18 wird ein zweites Beispiel beschrieben.
  • Auf dem Substrat 1 wird ein SiN-Film 22 mittels eines Plasma-CVD-Apparats mit einer Dicke von ungefähr 3000 Å hergestellt, nachdem das Substrat 1 gereinigt wurde. Dann wird auf der ersten SiN-Schicht bei einer Temperatur von 400 ºC bis 600 ºC unter Verwendung von mit H&sub2; verdünntem SiH&sub4;, das durch Wärme und Plasma zerlegt wird, eine amorphe Si-Schicht hergestellt. Diese Schicht ist ungefähr 1000 Å dick. Die Si- Schicht wird im Vakuum oder in Inertgasatmosphäre für ungefähr 50 Stunden bei 600 ºC getempert, um sie in eine polykristalline Si-Schicht 23 zu überführen. Dann wird durch Sputtern SiO&sub2; mit einer Dicke von ungefähr 1000 Å hergestellt, woraus in einem späteren Stadium eine Gateisolierschicht ausgebildet wird. Diese Prozesse werden ausgeführt, ohne daß ein Ausgesetztsein gegenüber der Atmosphäre besteht, wie oben angegeben.
  • Fig. 11 zeigt die Ausbildung einer polykristallinen Sihziumschicht mit einer Dicke von ungefähr 1000 Å, aus der eine erste Gateelektrode 25a ausgebildet wird. Auf diese Weise werden drei Schichten 23, 24 und 25a erhalten, die alle unter Verwendung desselben Resistmusters zu einem inselförmigen Bereich gemustert werden, der nachfolgend als Insel bezeichnet wird, wie in Fig. 12 dargestellt. Reaktives 10nenätzen wird genutzt und anisotropes Ätzen wird verwendet, so daß nach dem Ätzen jeder vertikale Abschnitt rechtwinklig zum Substrat 1 steht. Als Ätzgas wird für die polykristalline Siliziumschicht eine Gasmischung aus SF&sub6; und CCl&sub4; verwendet, und CHF&sub3;-Gas wird für das SiO&sub2; verwendet.
  • Dann wird, wie es in Fig. 13 dargestellt ist, die gesamte Oberfläche des Substrats 1 mit SiO&sub2; 26 mit einer Dicke von ungefähr 5000 Å mittels einer Sputtervorrichtung oder einer Normaldruck-CVD-Vorrichtung bedeckt. Danach wird ein reaktives Ionenätzmittel verwendet, um anisotropes Ätzen auszuführen, um das SiO&sub2; 26 zu entfernen, bis nur die Seiten der Insel verbleiben, wie in Fig. 14 dargestellt. Fig. 18 zeigt die zeitliche Änderung der Emissionslichtintensität ab dem Beginn des Ätzvorgangs für das Spektrum von 388 nm von CN, das sich aus dem Ätzgas CHF&sub3; und der SiN-Schicht 22 bildet, ausgewählt aus dem Plasmaemissionsspektrum. Wenn sich ein kritischer Wert herausstellt, bei dem die Emissionslichtintensität nicht mehr ansteigt, wird der Ätzprozeß beendet. Dies gewährleistet, daß sich an den Seiten der Insel eine konstant große SiO&sub2;-Schicht ausbildet.
  • Der nächste Schritt besteht darin, eine polykristalline Siliziumschicht mit einer Dicke von ungefähr 2000 Å mittels einer Niederdruck-CVD-Vorrichtung herzustellen, aus der eine zweite Gateelektrode 25b ausgebildet wird. Wie in Fig. 15 dargestellt, wird ein Resistmuster so ausgebildet, daß die Gateelektrode nach Wunsch geformt wird. Unter Verwendung des Musters werden die erste Gateelektrode 25a und die zeite Gateelektrode 25b gleichzeitig mit einem reaktiven Ionenätzmittel geätzt.
  • Dann werden Ionen in die Gateelektroden 25a und 25b injiziert, um aktiviertes Tempern zu bewirken, damit die polykristalline Siliziumschicht der zwei Gateelektroden und die polykristalline Siliziumschicht, aus der später ein Drain ausgebildet wird, so behandelt werden, daß sie niedrigen Widerstand aufweisen.
  • Dann wird durch Dotieren des Substrats 1 mit SiO&sub2; oder Phosphor eine PSG-Schicht ausgebildet, und Kontaktiöcher werden an gewünschten Orten erzeugt, um eine Zwischenschicht-Isolierschicht 7 zu erzeugen. Die Gateisolierschicht wird ebenfalls mit Löchern versehen, damit die Source und der Drain und eine unten genannte Al-Elektrode elektrisch angeschlossen werden können. Ein Kontaktioch wird in einer Schicht 27 auf der Gateelektrode 25, verbunden mit einer unten genannten (nicht dargestellten) Al-Verdrahtung, hergestellt.
  • Der nächste Schritt besteht darin, eine Al-Schicht mit einer Dicke von ungefähr 5000 Å durch Auf sputtern mit gewünschter Form für eine Sourceelektrode 28a und eine Drainelektrode 28b herzustellen, die für einen Dünnfilmtransistor und für eine Umfangsverdrahtung sind, wie in Fig. 17 dargestellt. Der endgültige TFT ist in Fig. 10 dargestellt.
  • Das Material der ersten Isolierschicht auf dem Substrat 1 und das Material der zweiten Isolierschicht an den Seiten der Insel können durch andere Materialien ersetzt werden, und andere Materialien können auch für die Isolierschichten verwendet werden, vorausgesetzt, daß sie verschiedene spektroskopische Eigenschaften aufweisen. Wie in bezug auf das erste Beispiel beschrieben, kann die Gateelektrode aus Metallen wie Ti oder W anstelle von polykristallinem Silizium bestehen.

Claims (10)

1. Verfahren zum Herstellen eines Dünnfilmtransistors, bei dem ein mehrschichtiger Körper auf einem Substrat (1) ausgebildet wird, der eine Halbleiterschicht (2, 23), eine Gateisolierschicht (3, 24) und eine erste Dünnschicht (4a, 25a) aufweist und zu Inseln gemustert wird, wobei die anderen Bereiche des mehrschichtigen Körpers entfernt werden, dadurch gelcennzeichnet, daß auf der erhaltenen Struktur eine Isolierschicht (5, 26) hergestellt wird und alles bis auf einen Bereich der Isolierschicht (5, 26) zu beiden Seiten des inselförmig gemusterten Mehrschichtbereichs durch selektives Ätzen der Isolierschicht (5, 26) und der ersten Dünnschicht (4a, 25a) entfernt wird, und daß eine zweite Dünnschicht (4b, 25b) auf der sich ergebenden Struktur hergestellt wird, die zweite und die erste Dünnschicht (4a, 4b, 25a, 25b) anschließend zu einer Gateelektrode mit einer oberen und unteren Gateelektrode, hergestellt aus der zweiten bzw. ersten Dünnschicht, unter Verwendung desselben Resistmusters geätzt werden, und ein Sourcebereich und ein Drainbereich zu beiden Seiten der Gateelektrode in der Haibleiterschicht (2, 23) ausgebildet werden.
2. Verfahren nach Anspruch 1, bei dem das Substrat (1) so hergestellt wird, daß es einen Isolierfilm (22) auf einer Fläche aufweist, und der mehrschichtige Körper auf dem Isolierfum (22) des Substrats (1) hergestellt wird.
3. Verfahren nach einem der Ansprüche 1 oder 2, bei dem die Herstellung des mehrschichtigen Körpers in Vakuum oder einem mit Inertgas gefüllten Raum ausgeführt wird, um dadurch zu verhindern, daß der mehrschichtige Körper der Atmosphäre ausgesetzt wird.
4. Verfahren nach einem der Ansprüche 2 oder 3, bei dem der Isolierfilm (22) und die Isolierschicht (5, 26, 26') des Substrats (1) aus verschiedenen Materialien bestehen.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die Isolierschicht (5, 26') zu beiden Seiten der Insel dadurch hergestellt wird, daß sie auf die gesamte Oberfläche des Substrats (1) aufgetragen wird und andere Bereiche als die Bereiche zu beiden Seiten der Insel durch anisotropes Ätzen entfernt werden.
6. Verfahren nach Anspruch 5, bei dem der anisotrope Ätzvorgang ein Plasmaätzvorgang ist und bei dem die spektroskopischen Eigenschaften des auf die Isolierschicht angewandten Plasmas während des ganzen Ätzprozesses erfaßt werden, um eine Änderung der spektroskopischen Eigenschaften zu erfassen, wie sie auftritt, wenn die erste Isolierschicht freigelegt ist, um dadurch die Zeitspanne zu überwachen, in der der Plasmaätzvorgang auf die zweite Isolierschicht angewandt wird.
7. Verfahren nach einem der vorstehenden Ansprüche, bei dem die Isolierschicht an den Seiten der Insel aus Si&sub2;N&sub4; hergestellt wird.
8. Verfahren nach einem der vorstehenden Ansprüche, bei dem der Mehrschichtbereich mit einem reaktiven Ionenätzmittel geätzt wird, damit die Seiten der Insel rechtwinkig zum Substrat stehen.
9. Verfahren nach einem der vorstehenden Ansprüche, bei dem die Gateelektrodenschicht (4a, 4b, 25a, 25b) aus Metall hergestellt wird.
10. Verfahren nach einem der Ansprüche 1 bis 9, bei dem die Gateelektrodenschicht (4a, 4b, 25a, 25b) aus polykristalinem Silizium hergestellt wird.
DE69115118T 1990-05-17 1991-05-16 Verfahren zum Herstellen eines Dünnfilm-Transistors. Expired - Fee Related DE69115118T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12997390 1990-05-17

Publications (2)

Publication Number Publication Date
DE69115118D1 DE69115118D1 (de) 1996-01-18
DE69115118T2 true DE69115118T2 (de) 1996-05-30

Family

ID=15023018

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69115118T Expired - Fee Related DE69115118T2 (de) 1990-05-17 1991-05-16 Verfahren zum Herstellen eines Dünnfilm-Transistors.

Country Status (3)

Country Link
US (1) US5120667A (de)
EP (1) EP0457596B1 (de)
DE (1) DE69115118T2 (de)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5753542A (en) * 1985-08-02 1998-05-19 Semiconductor Energy Laboratory Co., Ltd. Method for crystallizing semiconductor material without exposing it to air
JP2508851B2 (ja) * 1989-08-23 1996-06-19 日本電気株式会社 液晶表示素子用アクティブマトリクス基板とその製造方法
US5409851A (en) * 1992-05-04 1995-04-25 Goldstar Co., Ltd. Method of making a thin film transistor
KR940010384A (ko) * 1992-10-23 1994-05-26 이헌조 박막트랜지스터 제조방법
JPH0766420A (ja) * 1993-08-31 1995-03-10 Matsushita Electric Ind Co Ltd 薄膜の加工方法
KR0124958B1 (ko) * 1993-11-29 1997-12-11 김광호 액정용 박막트랜지스터 및 그 제조방법
JP3464285B2 (ja) * 1994-08-26 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3497627B2 (ja) * 1994-12-08 2004-02-16 株式会社東芝 半導体装置およびその製造方法
US6337229B1 (en) * 1994-12-16 2002-01-08 Semiconductor Energy Laboratory Co., Ltd. Method of making crystal silicon semiconductor and thin film transistor
FR2728390A1 (fr) * 1994-12-19 1996-06-21 Korea Electronics Telecomm Procede de formation d'un transistor a film mince
US5681761A (en) * 1995-12-28 1997-10-28 Philips Electronics North America Corporation Microwave power SOI-MOSFET with high conductivity metal gate
US6746905B1 (en) * 1996-06-20 2004-06-08 Kabushiki Kaisha Toshiba Thin film transistor and manufacturing process therefor
KR100349366B1 (ko) * 1999-06-28 2002-08-21 주식회사 하이닉스반도체 에스오아이 소자 및 그의 제조방법
JP4243455B2 (ja) * 2002-05-21 2009-03-25 日本電気株式会社 薄膜トランジスタの製造方法
US7374981B2 (en) 2003-04-11 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, electronic device having the same, and method for manufacturing the same
US6963083B2 (en) * 2003-06-30 2005-11-08 Lg.Philips Lcd Co., Ltd. Liquid crystal display device having polycrystalline TFT and fabricating method thereof
KR101860859B1 (ko) * 2011-06-13 2018-05-25 삼성디스플레이 주식회사 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5317069A (en) * 1976-07-30 1978-02-16 Fujitsu Ltd Semiconductor device and its production
JPS56116627A (en) * 1980-02-20 1981-09-12 Chiyou Lsi Gijutsu Kenkyu Kumiai Thin film semiconductor device
JPS58102560A (ja) * 1981-12-14 1983-06-18 Fujitsu Ltd 薄膜トランジスタの製造方法
FR2566583B1 (fr) * 1984-06-22 1986-09-19 Thomson Csf Procede de fabrication d'au moins un transistor a effet de champ en couche mince, et transistor obtenu par ce procede
JPH0622245B2 (ja) * 1986-05-02 1994-03-23 富士ゼロックス株式会社 薄膜トランジスタの製造方法
US4753896A (en) * 1986-11-21 1988-06-28 Texas Instruments Incorporated Sidewall channel stop process
JPS63308386A (ja) * 1987-01-30 1988-12-15 Sony Corp 半導体装置とその製造方法
JPH0687503B2 (ja) * 1987-03-11 1994-11-02 株式会社日立製作所 薄膜半導体装置
JPH0220820A (ja) * 1988-07-08 1990-01-24 Minolta Camera Co Ltd 画像形成装置
FR2651068B1 (fr) * 1989-08-16 1994-06-10 France Etat Procede de fabrication de transistor mos mesa de type silicium sur isolant

Also Published As

Publication number Publication date
EP0457596A3 (en) 1992-05-20
EP0457596B1 (de) 1995-12-06
DE69115118D1 (de) 1996-01-18
EP0457596A2 (de) 1991-11-21
US5120667A (en) 1992-06-09

Similar Documents

Publication Publication Date Title
DE69115118T2 (de) Verfahren zum Herstellen eines Dünnfilm-Transistors.
DE19842419B4 (de) Verfahren zum Bilden eines Halbleiterelements
EP0090318B1 (de) Verfahren zum Herstellen von integrierten MOS-Feldeffekttransistorschaltungen in Siliziumgate-Technologie mit Silizid beschichteten Diffusionsgebieten als niederohmige Leiterbahnen
DE69131570T2 (de) Verfahren zur Herstellung einer Dünnfilm-Halbleiteranordnung
DE19727212C2 (de) Herstellungsverfahren für einen Dünnschichttransistor, Dünnschichttransistor und daraus aufgebautes Flüssigkristallanzeigepaneel
DE2951734C2 (de)
DE69124009T2 (de) Dünnfilmtransistor und Verfahren zur Herstellung
DE68918773T2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit mindestens einer kleine Kontaktlöcher enthaltenden Leiterbahn.
DE69622607T2 (de) Flüssigkristall-Anzeige und Verfahren zu ihrer Herstellung
DE3872803T2 (de) Selbstjustierende metallisierung einer halbleiteranordnung und verfahren zur selektiven wolframabscheidung.
DE2213037C2 (de) Verfahren zur Herstellung eines MOS-Feldeffekttransistors mit einer polykristallinen Silizium-Gate-Elektrode
DE68916165T2 (de) Verfahren zum Herstellen von selbstjustierenden Metallhalbleiterkontakten in integrierten MISFET-Strukturen.
DE19860505A1 (de) ESD-Schutzschaltung und Verfahren zu deren Herstellung
EP0745271B1 (de) Verfahren zur herstellung eines einem graben benachbarten diffusionsgebietes in einem substrat
DE69015564T2 (de) Vollverdiefte verbindungsstruktur mit titanium/wolfram und selektivem cvd-wolfram.
DE69229314T2 (de) Halbleiteranordnung und Verfahren zur Herstellung
DE69622339T2 (de) Verfahren zum herstellen einer einrichtung, bei der ein substrat mit halbleiterelement und leiterbahnen auf ein trägersubstrat mit metallisierung aufgeklebt wird
DE3604368A1 (de) Verfahren zur herstellung eines duennfilm-transistors
DE69420791T2 (de) Dünnfilm-Halbleiteranordnung für Anzeigetafel mit aktiver Matrix und Verfahren zur Herstellung
DE69421492T2 (de) Verarbeitungsverfahren für einen dünnen Film
DE69116337T2 (de) Dünnfilmtransistorstruktur mit verbesserten source/drainkontakten
DE4445568C2 (de) Verfahren zur Herstellung eines Dünnfilmtransistors
DE3027954A1 (de) Integrierte mos-schaltung mit mindestens einer zusaetzlichen leiterbahnebene sowie ein verfahren zur herstellung derselben
DE4244115A1 (en) Semiconductor device - comprises silicon@ layer, and foreign atom layer contg. boron ions
DE3540452C2 (de) Verfahren zur Herstellung eines Dünnschichttransistors

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Free format text: PATENTANWAELTE MUELLER & HOFFMANN, 81667 MUENCHEN

8339 Ceased/non-payment of the annual fee